CN1641869A - 打线接合封装体 - Google Patents

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Abstract

本发明提供一种打线接合封装体，其包括一设有多个接脚的壳体、一设置在该壳体内的电路板、至少一设置在该电路板上的晶粒、以及至少一连接在该晶粒上的焊接垫及该电路板上的走线的接合导线，该接合导线可使该晶粒上的焊接垫得以电连接在该壳体上的接脚。

Description

打线结合封装体
技术领域
本发明涉及一种打线接合封装体(wire bonding package)，特别是涉及一种其内的晶粒可经由一电路板电连接至一壳体上的接脚的打线接合封装体。
背景技术
在现代的信息社会中，由集成电路所构成的微处理机系统早已被普遍运用于生活的各个层面，例如像是个人计算机、移动通讯设备、及自动控制的家电用品等，而集成电路中的最重要的部分即为经由半导体制作工艺所生产的晶粒(die)。晶粒可通过半导体制作工艺而形成：将一晶片(wafer)切割成多个区域，并在个别的区域上形成各种不同的电路，以形成晶粒。完成的晶粒除了可通过裸晶(bare chip)配置法直接地电连接至一电路板，以透过该电路板取得运作时所需的操作电压或其它数据外，也可被封装于一封装体(package)内，并通过封装体内的电连接通路以引脚插入(pin throughhole，PTH)的方式电连接至该封装体所在的电路板，以接收该操作电压或其它数据等。
近年来，在实时上市(time to market)的要求下，多个具有相互支持功能的晶粒往往必需整合至同一封装体内。请参阅图1及图2，图1为现有一内含一第一晶粒12及一第二晶粒14的四方扁平多晶粒打线接合封装体(quadflat multi-die wire bonding package)10的示意图，图2为多晶粒打线接合封装体10的侧视图。多晶粒打线接合封装体10另包括多条接合导线(bondingwire)24及一内含多个接脚(bonding pad)18的壳体16。第一晶粒12与第二晶粒14以堆栈(stacked)的方式设置在壳体16内，第一晶粒12及第二晶粒14都包括一用来执行一预定运算的核心电路(core circuit)(未显示)及多个用来处理存取于该核心电路内的数据的输入/输出电路(未显示)，第一晶粒12及第二晶粒14另分别包括多个用来通过接合导线24电连接至壳体16的接脚18的晶粒焊垫20及22。
一般而言，在被堆栈在一起且设置在壳体16内前，第一晶粒12及第二晶粒14通常必需被重新设计过，以避免如图1中箭头A及B所示的导线交错的情形发生，举例来说，即避免电连接于晶粒焊垫84与接脚94间的接合导线74交错于电连接于晶粒焊垫82与接脚92的接合导线72及电连接于晶粒焊垫80与接脚90间的接合导线70。第一晶粒12及第二晶粒14的重新设计实已抵触了实时上市对时间效率的要求。
此外，即便是第一晶粒12及第二晶粒14在被设置在壳体16内前，已被重新设计过而不会发生上述的导线交错的情形，然而，随着壳体(用于封装晶粒的封装体)及晶粒的体积越来越小，而晶粒内的电路又日趋复杂的情况下，传输在电连接于壳体16的接脚92与第一晶粒12的晶粒焊垫82间的接合导线72上的信号，常会因导线拥挤所引起的耦合效应(coupling effect)而受到传输于电连接于壳体16的接脚90与第一晶粒12的晶粒焊垫80间的接合导线70上的信号的影响，并间接地影响多晶粒打线接合封装体10的整体效能，尤其是当传输于接合导线72上的信号为一模拟信号时。
发明内容
因此本发明的主要目的在于提供一种内含一电路板的打线接合封装体，其内的晶粒可经由该电路板间接地电连接至一壳体上的接脚，以解决现有技术的导线交错及因导线拥挤所引起的耦合效应等缺点。
根据本发明的上述目的，本发明揭露了一种打线接合封装体，其包括一设有多个接脚的壳体、一设置于该壳体内的电路板、至少一设置在该电路板上的晶粒、以及至少一连接于该晶粒上的焊接垫及该电路板上的走线的接合导线，该接合导线可使该晶粒上的焊接垫得以电连接在该壳体上的接脚。
在本发明的较佳实施例中，该打线接合封装体包括二晶粒，该二晶粒可堆栈或都附着在该电路板上。
在本发明的较佳实施例中，该壳体可为一球格数组封装体(ball gridarray，BGA)、一四方扁平封装体(quad flat package，QFP)、或一双列直插式封装体(dual in-line package，DIP)，而该电路板上另设置有至少一被动组件。
由于本发明的打线接合封装体内，除了包括至少一晶粒外，另包括一电路板，该晶粒可设置在该电路板上，以使该打线接合封装体内的接合导线可将该晶粒上的焊接垫经由该电路板电连接至该壳体上的接脚。如此一来，该打线接合封装体内的多个晶粒(若该打线接合封装体包括多个晶粒)就可不需经过耗时的重新设计的过程而直接地整合在该壳体内，以真正达到实时上市的要求；此外，该打线接合封装体内的接合导线另可选择性地经由该电路板上的焊接点并以布局在该电路板上远离于其它接合导线的位置处的方式，将一晶粒上的晶粒焊垫电连接至一壳体上的接脚，以避免因导线拥挤所引起的耦合效应的情形发生，并提高其整体效能；最后，该打线接合封装体内的电路板上可设置有至少一依据该多个晶粒内的核心电路及输入/输出电路的电特性的需求而设置的被动组件，如此一来，插置有本发明的打线接合封装体的电路板在制作时，便不需另行设置经过适当调校而选定的被动组件，以节省制作时间及成本。
附图说明
图1为现有一打线接合封装体的示意图；
图2为图1所显示的打线接合封装体的侧视图；
图3为本发明的较佳实施例中一打线接合封装体的示意图；
图4为图3所显示的打线接合封装体的侧视图；
图5为本发明的第二实施例中一打线接合封装体的示意图。
具体实施方式
请参阅图3及图4，图3为本发明的较佳实施例中一打线接合封装体30的示意图，图4为打线接合封装体30的侧视图。除了第一晶粒12、第二晶粒14、壳体16及多条用来电连接第一晶粒12及第二晶粒14上的晶粒焊垫20及22至壳体16上的接脚18上的接合导线24外，打线接合封装体30另包括一设置于壳体16的导线框架46内的电路板48。
在本发明的较佳实施例中，壳体16为一四方扁平封装体(quad flatpackage，QFP)，而电路板48为一双层电路板。然而，在本发明的打线接合封装体中，壳体16也可为一球格数组封装体(ball grid array，BGA)或一双列直插式封装体(dual in-line package，DIP)，而电路板48也可为一单层或多于二层的多层电路板。
在图3所显示的打线接合封装体30中，原本在图1中所显示的交错于接合导线70及72的接合导线74改为先后经由一第一导电孔(via)62及一第二导电孔64并以布局(layout)于电路板48的下层(接合导线74中布局于电路板48下层的部分在图3中以虚线表示)的方式将第二晶粒14上的晶粒焊垫84电连接至壳体16的接脚94上，接合导线74中布局于电路板48下层的部分为壳体16上的走线(trace)；接合导线70的电连接方式不变，即，接合导线70仍将第一晶粒12上的晶粒焊垫80直接地电连接至壳体16的接脚90上；而原本在图1中所显示的将第一晶粒12上的晶粒焊垫82直接地电连接在壳体16上的接脚92的接合导线72则改为先后经由一第一焊接点66及一第二焊接点68并以布局在电路板48之上层(接合导线72中布局于电路板48上层的部分在图3中以实线表示)的方式将第一晶粒12上的晶粒焊垫82电连接至壳体16的接脚92上，以尽可能地远离接合导线72并降低该耦合效应。
在本发明的较佳实施例中，电路板48上另设置有至少一依据第一晶粒12及第二晶粒14内的核心电路及输入/输出电路的电性特性的需求而设置的被动组件50。
图3所显示的打线接合封装体30仅包括二堆栈配置的晶粒(第一晶粒12及第二晶粒14)，然而，本发明的打线接合封装体也可仅包括一个或二个以上堆栈配置的晶粒。当遇有导线交错的情形时，该打线接合封装体内的接合导线也可仿图3中接合导线74的布局方式，通过布局于一电路板的不同层的方式将一晶粒上的晶粒焊垫电连接至一壳体的接脚上，兹不赘述。
在图3所显示的打线接合封装体30中，第一晶粒12及第二晶粒堆栈在电路板48上，然而，本发明的打线接合封装体内的所有晶粒也可都直接附着设置在一电路板上。请参阅图5，图5为本发明的第二实施例中一打线接合封装体100的示意图。在打线接合封装体100中，除了第一晶粒12及第二晶粒同时通过裸晶配置法直接地附着设置在电路板48上外，其余的结构完全相同于打线接合封装体30的结构。
在打线接合封装体100中，一接合导线122将第一晶粒12上的晶粒焊垫102直接地电连接在壳体16的接脚112上、一接合导线124先后经由一第三焊接点136及一第四焊接点138并以布局于电路板48的上层的方式将第一晶粒12上的晶粒焊垫104电连接在壳体16的接脚114上、而接合导线126先后经由一第三导电孔132及一第四导电孔134并以布局于电路板48的下层的方式将第一晶粒12上的晶粒焊垫106电连接于壳体16的接脚116上。
与现有打线接合封装体相比，本发明的打线接合封装体除了包括至少一晶粒、至少一接合导线及一壳体外，另包括一允许该接合导线布局于其上的电路板。本发明的打线接合封装体的优点在于：
一、其内的接合导线可选择性地经由该电路板上的导电孔并以布局于该电路板的不同层的方式，将一晶粒上的晶粒焊垫电连接至一壳体上的接脚，以避免导线交错的情形发生，如此一来，该打线接合封装体内的多个晶粒就可不需经过耗时的重新设计的过程而直接地整合在该壳体内，以真正达到实时上市的要求；
二、其内的接合导线另可选择性地经由该电路板上的焊接点并以布局在该电路板上远离于其它接合导线的位置处的方式，将一晶粒上的晶粒焊垫电连接至一壳体上的接脚，以避免因导线拥挤所引起的耦合效应的情形发生，并提高其整体效能；以及
三、其内的电路板上可设置有至少一依据该多个晶粒内的核心电路及输入/输出电路的电性特性的需求而设置的被动组件，如此一来，插置有本发明的打线接合封装体的电路板在制作时，便不需另行设置经过适当调校而选定的被动组件，以节省制作时间及成本。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明专利的涵盖范围。

Claims (8)

1.一种打线接合封装体(wire bonding package)，其包括：
一壳体，其上设有多个接脚；
一电路板，设置于该壳体内，该电路板上设有至少一走线(trace)，连接在该壳体上的接脚；
至少一晶粒(die)，设置在该电路板上，该晶粒上设有多个焊接垫(bonding pad)；以及
至少一焊接线(bonding line)，连接在该晶粒上的焊接垫及该电路板上的走线，以使该晶粒上的焊接垫得以电连接在该壳体上的接脚。
2.如权利要求1所述的打线接合封装体，其中该壳体包括一导线框架(lead frame)，用来容纳该电路板。
3.如权利要求1所述的打线接合封装体，其包括多个晶粒，以堆栈的方式设置在该电路板上。
4.如权利要求1所述的打线接合封装体，其包括多个晶粒，附着在该电路板上。
5.如权利要求1所述的打线接合封装体，其中该壳体为一球格数组封装体(ball grid array，BGA)。
6.如权利要求1所述的打线接合封装体，其中该壳体为一四方扁平封装体(quad flat package，QFP)。
7.如权利要求1所述的打线接合封装体，其中该壳体为一双列直插式封装体(dual in-line package，DIP)。
8.如权利要求1所述的打线接合封装体，其中该电路板上另设置有至少一被动组件。
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