JPH0563089A - Ｌｓｉ設計装置 - Google Patents
Ｌｓｉ設計装置Info
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- JPH0563089A JPH0563089A JP3221636A JP22163691A JPH0563089A JP H0563089 A JPH0563089 A JP H0563089A JP 3221636 A JP3221636 A JP 3221636A JP 22163691 A JP22163691 A JP 22163691A JP H0563089 A JPH0563089 A JP H0563089A
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- Japan
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- wiring
- connection
- chip
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
Abstract
(57)【要約】
【目的】 製造工程における結線装置により結線に誤差
が生じた悪条件下においても断線，線間接触を回避でき
る結線精度を有する装置を選定し、設計したＩＣチップ
・フレーム間結線図の品質を高めて設計効率を上げる。 【構成】 結線図作成部４は、データ合成部３により合
成されたチップ図面データとフレーム図面データとの間
を結線した結線図を作成する。誤差データ作成部９は、
結線作業に適応可能な装置として適応装置設定部８に設
定されている結線装置が有する結線精度を装置精度設定
部７から読み込み、その結線装置により誤差が生じた場
合の結線データを作成する。ルールチェック部５が誤差
が生じた場合の結線データが結線ルールを満足するか否
かをチェックし、適応装置検出部10がチェックに合格し
た結線装置を検出する。
が生じた悪条件下においても断線，線間接触を回避でき
る結線精度を有する装置を選定し、設計したＩＣチップ
・フレーム間結線図の品質を高めて設計効率を上げる。 【構成】 結線図作成部４は、データ合成部３により合
成されたチップ図面データとフレーム図面データとの間
を結線した結線図を作成する。誤差データ作成部９は、
結線作業に適応可能な装置として適応装置設定部８に設
定されている結線装置が有する結線精度を装置精度設定
部７から読み込み、その結線装置により誤差が生じた場
合の結線データを作成する。ルールチェック部５が誤差
が生じた場合の結線データが結線ルールを満足するか否
かをチェックし、適応装置検出部10がチェックに合格し
た結線装置を検出する。
Description
【０００１】
【産業上の利用分野】本発明は、ＩＣチップの設計図と
ＩＣチップの外部引出し用端子であるフレームの設計図
とを合成してＩＣチップ・フレーム間の結線図を作成す
るＬＳＩ設計装置に関する。
ＩＣチップの外部引出し用端子であるフレームの設計図
とを合成してＩＣチップ・フレーム間の結線図を作成す
るＬＳＩ設計装置に関する。
【０００２】
【従来の技術】図１は、ＩＣチップ・フレーム間の結線
図を作成する従来のＬＳＩ設計装置の構成を示すブロッ
ク図である。図中１はＩＣチップのレイアウトを対話的
に設計するＩＣチップ設計部、また２はフレームを対話
的に設計するフレーム設計部である。
図を作成する従来のＬＳＩ設計装置の構成を示すブロッ
ク図である。図中１はＩＣチップのレイアウトを対話的
に設計するＩＣチップ設計部、また２はフレームを対話
的に設計するフレーム設計部である。
【０００３】データ合成部３はチップ設計部１からチッ
プ図面データを読み込んで、フレーム設計部２にて作成
済みの複数のフレーム図面データの中から、読み込んだ
チップ図面データに最適のフレーム図面データを選択し
て読み込み、フレーム図面データ上の理想的な位置にチ
ップ図面データを配した合成図面を作成する。
プ図面データを読み込んで、フレーム設計部２にて作成
済みの複数のフレーム図面データの中から、読み込んだ
チップ図面データに最適のフレーム図面データを選択し
て読み込み、フレーム図面データ上の理想的な位置にチ
ップ図面データを配した合成図面を作成する。
【０００４】図２は、データ合成部３にて合成された合
成図面の一例を示す図である。図中11はチップ設計部１
にて設計されたチップ図面であって、チップ図面上には
外部引出し用の接続電極であるパッド11a が形成されて
いる。チップ図面はフレーム設計部２にて設計されたフ
レーム図面の理想的な位置に配されている。
成図面の一例を示す図である。図中11はチップ設計部１
にて設計されたチップ図面であって、チップ図面上には
外部引出し用の接続電極であるパッド11a が形成されて
いる。チップ図面はフレーム設計部２にて設計されたフ
レーム図面の理想的な位置に配されている。
【０００５】結線図作成部４はデータ合成部３が作成し
た図２の如き合成図面のパッド11aとフレーム12とを自
動的に又は対話的に結線して結線図を作成する。
た図２の如き合成図面のパッド11aとフレーム12とを自
動的に又は対話的に結線して結線図を作成する。
【０００６】ルールチェック部５は、結線図作成部４に
て作成された結線図が、製造工程における断線，線間接
触を防止すべく結線位置の許容範囲を定めた結線ルール
を満足するか否かをチェックし、結線ルールを満足しな
い場合は結線図作成部４にて結線図を修正して再度チェ
ックを行う。
て作成された結線図が、製造工程における断線，線間接
触を防止すべく結線位置の許容範囲を定めた結線ルール
を満足するか否かをチェックし、結線ルールを満足しな
い場合は結線図作成部４にて結線図を修正して再度チェ
ックを行う。
【０００７】結線ルールを満足した結線図は完成結線図
格納部６に格納される。製造工程では、完成結線図格納
部６に格納されている結線図データに基づいて結線装置
がＩＣチップ・フレーム間を結線する。
格納部６に格納される。製造工程では、完成結線図格納
部６に格納されている結線図データに基づいて結線装置
がＩＣチップ・フレーム間を結線する。
【０００８】
【発明が解決しようとする課題】従来のＬＳＩ設計装置
は以上のような構成であるので、製造工程に用いられる
結線装置の結線精度は考慮に入れていない。従って、設
計段階で結線ルールを満足するＩＣチップ・フレーム間
の結線であっても、実際の製造工程において使用する結
線装置の結線精度によっては断線, 線間接触等のために
結線できなくなる可能性がある。
は以上のような構成であるので、製造工程に用いられる
結線装置の結線精度は考慮に入れていない。従って、設
計段階で結線ルールを満足するＩＣチップ・フレーム間
の結線であっても、実際の製造工程において使用する結
線装置の結線精度によっては断線, 線間接触等のために
結線できなくなる可能性がある。
【０００９】本発明はこのような問題点を解決するため
になされたものであって、ＬＳＩの製造工程における結
線装置の結線精度によって結線誤差が生じた場合にも断
線,線間接触等を生じずにＩＣチップ・フレーム間を結
線できるＬＳＩ設計装置の提供を目的とする。
になされたものであって、ＬＳＩの製造工程における結
線装置の結線精度によって結線誤差が生じた場合にも断
線,線間接触等を生じずにＩＣチップ・フレーム間を結
線できるＬＳＩ設計装置の提供を目的とする。
【００１０】
【課題を解決するための手段】本発明に係るＬＳＩ設計
装置は、実際の結線作業に使用する結線装置に結線誤差
が生じた場合の結線図を仮に作成して結線ルールを満足
するか否かをチェックし、結線誤差が生じた場合にも結
線ルールを満足する結線装置を選定することを特徴とす
る。
装置は、実際の結線作業に使用する結線装置に結線誤差
が生じた場合の結線図を仮に作成して結線ルールを満足
するか否かをチェックし、結線誤差が生じた場合にも結
線ルールを満足する結線装置を選定することを特徴とす
る。
【００１１】
【作用】本発明に係るＬＳＩ設計装置は、ＩＣチップ・
フレーム間の結線装置が有する結線精度を設定し、設定
した結線精度に基づき結線工程にて結線誤差が生じた場
合の結線図を作成し、この結線図が結線ルールを満足す
るか否かを判断し、結線ルールを満足する結線装置を結
線工程に用いる装置として選定する。
フレーム間の結線装置が有する結線精度を設定し、設定
した結線精度に基づき結線工程にて結線誤差が生じた場
合の結線図を作成し、この結線図が結線ルールを満足す
るか否かを判断し、結線ルールを満足する結線装置を結
線工程に用いる装置として選定する。
【００１２】
【実施例】以下、本発明をその実施例を示す図に基づい
て説明する。図３は本発明に係るＬＳＩ設計装置の構成
を示すブロック図である。図中１はＩＣチップのレイア
ウトを対話的に設計するＩＣチップ設計部、また２はフ
レームを対話的に設計するフレーム設計部である。
て説明する。図３は本発明に係るＬＳＩ設計装置の構成
を示すブロック図である。図中１はＩＣチップのレイア
ウトを対話的に設計するＩＣチップ設計部、また２はフ
レームを対話的に設計するフレーム設計部である。
【００１３】データ合成部３はチップ設計部１からチッ
プ図面データを取り込んで、フレーム設計部２にて作成
済みの複数のフレーム図面データの中から、取り込んだ
チップ図面データに最適のフレーム図面データを選択し
て取り込み、フレーム図面データ上の理想的な位置にチ
ップ図面データを配した図２に示す如き合成図面を作成
する。
プ図面データを取り込んで、フレーム設計部２にて作成
済みの複数のフレーム図面データの中から、取り込んだ
チップ図面データに最適のフレーム図面データを選択し
て取り込み、フレーム図面データ上の理想的な位置にチ
ップ図面データを配した図２に示す如き合成図面を作成
する。
【００１４】結線図作成部４はデータ合成部３が作成し
た図２の如き合成図面のパッド11aとフレーム12とを自
動的に又は対話的に結線して結線図を作成する。
た図２の如き合成図面のパッド11aとフレーム12とを自
動的に又は対話的に結線して結線図を作成する。
【００１５】装置精度設定部７は作成されたＩＣチップ
・フレーム間結線図に基づいて、結線工程に適用可能な
結線装置群がそれぞれ有する結線精度を装置別に設定す
る。適応装置設定部８は製造工程に適用可能な結線装置
群を設定する。
・フレーム間結線図に基づいて、結線工程に適用可能な
結線装置群がそれぞれ有する結線精度を装置別に設定す
る。適応装置設定部８は製造工程に適用可能な結線装置
群を設定する。
【００１６】誤差データ作成部９は適応装置設定部８に
設定してある結線装置それぞれの結線精度を装置精度設
定部７から読み込み、結線図作成部４にて作成されたＩ
Ｃチップ・フレーム間結線図に、結線装置の結線精度に
よって最大誤差が生じた悪条件時の結線データを追加し
た仮想結線図を作成する。
設定してある結線装置それぞれの結線精度を装置精度設
定部７から読み込み、結線図作成部４にて作成されたＩ
Ｃチップ・フレーム間結線図に、結線装置の結線精度に
よって最大誤差が生じた悪条件時の結線データを追加し
た仮想結線図を作成する。
【００１７】ルールチェック部５は、誤差データ作成部
９にて作成された仮想結線図に含まれる結線図作成部４
にて作成された結線データ及び悪条件時の結線データ
が、製造工程における断線，線間接触を防止すべく結線
の許容位置を定めた結線ルールを満足するか否かをチェ
ックする。
９にて作成された仮想結線図に含まれる結線図作成部４
にて作成された結線データ及び悪条件時の結線データ
が、製造工程における断線，線間接触を防止すべく結線
の許容位置を定めた結線ルールを満足するか否かをチェ
ックする。
【００１８】適応装置検出部10はルールチェック部５の
チェック結果から適応装置設定部８に設定した装置の中
で今回の結線作業に適応した装置を検出する。
チェック結果から適応装置設定部８に設定した装置の中
で今回の結線作業に適応した装置を検出する。
【００１９】以上のような構成のＬＳＩ設計装置の動作
について説明する。データ合成部３はチップ設計部１か
らチップ図面データを読み込み、またフレーム設計部２
から設計済みの複数のフレーム図面データのうち、チッ
プ設計部１から読み込んだ図面データに最適のフレーム
図面データを読み込み、このフレーム図面データの理想
的なチップ位置にチップ図面データを配置した合成図面
を作成する。結線図作成部４はこの合成図面上のＩＣチ
ップ・フレーム間を対話的又は自動的に結線し、ＩＣチ
ップ・フレーム間結線図を作成する。
について説明する。データ合成部３はチップ設計部１か
らチップ図面データを読み込み、またフレーム設計部２
から設計済みの複数のフレーム図面データのうち、チッ
プ設計部１から読み込んだ図面データに最適のフレーム
図面データを読み込み、このフレーム図面データの理想
的なチップ位置にチップ図面データを配置した合成図面
を作成する。結線図作成部４はこの合成図面上のＩＣチ
ップ・フレーム間を対話的又は自動的に結線し、ＩＣチ
ップ・フレーム間結線図を作成する。
【００２０】誤差データ作成部９は、装置精度設定部７
が予め設定している結線装置別の結線精度とＩＣチップ
・フレーム間結線図の結線データとに基づき、予め適応
装置設定部８が設定している結線装置により最大の結線
誤差が生じた悪条件時の仮の結線図データを自動作成し
て結線図作成部４が作成した結線図に追加する。
が予め設定している結線装置別の結線精度とＩＣチップ
・フレーム間結線図の結線データとに基づき、予め適応
装置設定部８が設定している結線装置により最大の結線
誤差が生じた悪条件時の仮の結線図データを自動作成し
て結線図作成部４が作成した結線図に追加する。
【００２１】図４は仮の結線図データを追加した結線図
の一部拡大図である。図中11はチップ設計部１より入力
したチップ図面データであって、チップ図面上には外部
引出し用の接続電極であるパッド11a が形成されてい
る。チップ図面はフレーム設計部２にて設計されたフレ
ーム図面の理想的な位置に配されている。
の一部拡大図である。図中11はチップ設計部１より入力
したチップ図面データであって、チップ図面上には外部
引出し用の接続電極であるパッド11a が形成されてい
る。チップ図面はフレーム設計部２にて設計されたフレ
ーム図面の理想的な位置に配されている。
【００２２】また、13はＩＣチップとフレーム間の結線
ルートを示す結線ワイヤ、14は装置精度設定部７に設定
された結線精度より求まる誤差範囲、15は誤差データ作
成部９で作成した最大の結線誤差発生時における悪条件
結線データを示す。
ルートを示す結線ワイヤ、14は装置精度設定部７に設定
された結線精度より求まる誤差範囲、15は誤差データ作
成部９で作成した最大の結線誤差発生時における悪条件
結線データを示す。
【００２３】ルールチェック部５は、この悪条件結線デ
ータ15及び結線図作成部４で作成した結線ワイヤ13が、
実際の結線工程において断線及び線間の接触を防止すべ
く結線位置の許容範囲を定めた結線ルールを満足するか
否かをチェックする。
ータ15及び結線図作成部４で作成した結線ワイヤ13が、
実際の結線工程において断線及び線間の接触を防止すべ
く結線位置の許容範囲を定めた結線ルールを満足するか
否かをチェックする。
【００２４】適応装置検出部10はルールチェック部５に
よるチェック結果より、適応装置設定部８に設定してい
る結線装置が結線ルールを満足しているか否かをチェッ
クし、結線ルールを満足している装置を適応可能な結線
装置として検出する。
よるチェック結果より、適応装置設定部８に設定してい
る結線装置が結線ルールを満足しているか否かをチェッ
クし、結線ルールを満足している装置を適応可能な結線
装置として検出する。
【００２５】適応装置検出部10により適応可能な装置が
検出できなかった場合、結線図作成部４で結線図を修正
して前記処理を繰り返す。適応装置検出部10で適応可能
な装置が検出できたＩＣチップ・フレーム間結線図は完
成結線図として完成結線図作成部６に格納される。
検出できなかった場合、結線図作成部４で結線図を修正
して前記処理を繰り返す。適応装置検出部10で適応可能
な装置が検出できたＩＣチップ・フレーム間結線図は完
成結線図として完成結線図作成部６に格納される。
【００２６】製造工程では、完成結線図格納部６に格納
されている結線図データに基づいて、適応装置検出部10
により検出された結線装置がＩＣチップ・フレーム間を
結線する。
されている結線図データに基づいて、適応装置検出部10
により検出された結線装置がＩＣチップ・フレーム間を
結線する。
【００２７】
【発明の効果】以上のように、本発明に係るＬＳＩ設計
装置は、製造工程の結線装置が有する結線精度を考慮し
た悪条件時の結線状態を予測して結線工程に適応する装
置を選定するので、結線装置の結線精度に起因する断
線, 線間接触等が発生せず、設計品質が向上するととも
に設計効率が向上するという優れた効果を奏する。
装置は、製造工程の結線装置が有する結線精度を考慮し
た悪条件時の結線状態を予測して結線工程に適応する装
置を選定するので、結線装置の結線精度に起因する断
線, 線間接触等が発生せず、設計品質が向上するととも
に設計効率が向上するという優れた効果を奏する。
【図１】従来のＬＳＩ設計装置の構成を示すブロック図
である。
である。
【図２】ＩＣチップのレイアウト図面とフレーム図面と
の合成図面を示す図である。
の合成図面を示す図である。
【図３】本発明に係るＬＳＩ設計装置の構成を示すブロ
ック図である。
ック図である。
【図４】本発明に係るＬＳＩ設計装置において作成され
た結線図の一部拡大図である。
た結線図の一部拡大図である。
１ チップ設計部 ２ フレーム設計部 ３ データ合成部 ４ 結線図作成部 ５ ルールチェック部 ６ 完成結線図格納部 ７ 装置精度設定部 ８ 適応装置設定部 ９ 誤差データ作成部 １０ 適応装置検出部
Claims (1)
- 【請求項１】 ＩＣチップと該ＩＣチップの外部端子で
あるフレームとの結線図を作成して該結線図が結線の許
容位置を定めた結線ルールを満足するか否かを判定する
ことにより、結線装置によるＩＣチップ・フレーム間の
結線工程に供給すべき、結線ルールを満足する結線図を
作成するＬＳＩ設計装置において、結線工程に適応可能
な結線装置の結線精度を設定する手段と、結線工程に適
応可能な結線装置による結線に誤差が生じた場合の仮想
結線図を設定された結線精度に基づいて作成する手段
と、該手段により作成された仮想結線図が結線ルールを
満足するか否かを判断する手段と、該手段の判断の結果
結線ルールを満足する仮想結線図が作成された結線装置
を検出する手段とを備えたことを特徴とするＬＳＩ設計
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3221636A JPH0563089A (ja) | 1991-09-02 | 1991-09-02 | Ｌｓｉ設計装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3221636A JPH0563089A (ja) | 1991-09-02 | 1991-09-02 | Ｌｓｉ設計装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0563089A true JPH0563089A (ja) | 1993-03-12 |
Family
ID=16769880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3221636A Pending JPH0563089A (ja) | 1991-09-02 | 1991-09-02 | Ｌｓｉ設計装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0563089A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7725847B2 (en) | 2004-11-01 | 2010-05-25 | Mitsubishi Denki Kabushiki Kaisha | Wiring design support apparatus for bond wire of semiconductor devices |
| CN112733486A (zh) * | 2021-01-20 | 2021-04-30 | 河南城建学院 | 一种用于芯片设计的智能布线方法及系统 |
-
1991
- 1991-09-02 JP JP3221636A patent/JPH0563089A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7725847B2 (en) | 2004-11-01 | 2010-05-25 | Mitsubishi Denki Kabushiki Kaisha | Wiring design support apparatus for bond wire of semiconductor devices |
| CN112733486A (zh) * | 2021-01-20 | 2021-04-30 | 河南城建学院 | 一种用于芯片设计的智能布线方法及系统 |
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