KR20090095484A - 반도체 디바이스 - Google Patents

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KR20090095484A
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pads
wire
probe
data
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간고 나가요시
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엘피다 메모리 가부시키가이샤
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Abstract

반도체 디바이스는 제 1 방향을 따라서 정렬된 복수의 제 1 및 제 2 패드를 포함한다. 제 1 방향과 평행한 제 1 패드의 길이는 제 1 방향과 평행한 제 2 패드의 길이보다 길다.
제 1 방향, 제 2 방향, 패드의 길이, 프로브 영역, 와이어-본딩 영역

Description

반도체 디바이스{SEMICONDUCTOR DEVICE}
본 발명은 회로 유닛 및 복수의 패드를 포함하는 반도체 디바이스에 관한 것이다.
2008년 3월 4일 및 2009년 1월 27일에 각각 출원된 일본 특허 출원 제2008-53601호 및 제2009-15531호에 대해 우선권이 주장되며, 그 전체가 참조로서 본 명세서에 통합된다.
일반적으로, 반도체 디바이스는 입력 및/또는 출력될 데이터 또는 신호에 대한 복수의 패드를 포함한다. 통상, 회로 유닛 및 복수의 패드를 포함하는 종래의 반도체 디바이스를 패키징하기 위한 와이어-본딩 및 웨이퍼 프로브 테스트 모두에 대해 동일한 패드가 타겟이 된다. 따라서, 프로브에 의한 스크래치는 디본딩을 야기하고, 이에 따라, 수율의 감소를 야기한다. 그러므로, 프로빙이 와이어 본딩에 영향을 미치지 않게 하는 것은 필수적이다.
추가적으로, 데이터의 입력과 출력의 수가 증가됨에 따라서 패드의 수는 증가되어야만 한다. 프로세싱 기술이 진보함에 따라 칩 크기가 더욱 작아지더라도, 데이터의 입력 및 출력에 요구되는 패드의 수는 더욱 많아질 것이며, 이는, 패 드들을 일렬로 정렬시켰을 때 칩 내부에 포함될 수 없는 문제를 야기한다. 이러한 이유로, 패드의 면적은 더욱 작아져야만 한다.
제 1 종래 기술로서, 일본 특허 공개 공보 평11-74464호에 기재된 반도체 디바이스는 도 8 에 도시된 바와 같이 패드 (P3 및 P4) 를 포함한다. 패드 (P4) 는 패드 (P3) 보다 크다. 패드 (P3 및 P4) 각각은 와이어-본딩 영역 (14), 프로브 영역 (15), 및 와이어 본딩 영역 (14) 과 프로브 영역 (15) 을 연결하는 연결 부분을 포함한다. 패드 (P3) 의 연결 부분 (16) 은 패드 (P4) 의 연결 부분 (17) 보다 짧다. 패드 (P3 및 P4) 는, 패드 (P3 및 P4) 가 정렬된 (이하, "정렬 방향") 에서 동일한 폭을 갖고, 정렬 방향에 대해 수직하는 방향에서 상이한 폭을 갖는다. 각각의 패드에 포함된 와이어-본딩 영역 (14) 및 프로브 영역 (15) 은 정렬 방향에 수직하는 방향에서 연결된다. 패드 (P3 및 P4) 는 회로 유닛 측 상의 패드 측면들이 일렬로 열거되도록 교대로 정렬시키고, 이에 따라, 좁은 피치로 프로빙할 수 있게 한다. 와이어-본딩 영역 (14) 이 프로브 영역 (15) 으로부터 이격되어 있기 때문에, 프로브에 의한 스크래치는 패키징에 영향을 미치지 않는다.
제 2 종래 기술로서, 일본 특허 공개 공보 제2006-222147호에 기재된 반도체 디바이스는 도 9 에 도시된 바와 같이 패드 (P5) 및 실질적으로-직사각형의 마크 (P6) 를 포함한다. 마크 (P6) 는 패드 (P5) 보다 작다. 패드 (P5) 각각은, 정렬 방향에 대해 수직하는 방향에서 서로 연결된 와이어-본딩 영역 (24) 및 프로브 영역 (25) 을 포함하고, 이에 따라, 프로브에 의한 스크래치로 인해 패키징에 영향을 주는 것을 예방한다. 마크 (P6) 는 와이어-본딩 영역 (24) 및 프로브 영역 (25) 사이의 경계를 식별하는데 이용된다.
제 3 종래 기술로서, 일본 특허 공개 공보 제2003-332450호에 기재된 반도체 디바이스는 도 10 및 도 11 에 도시된 바와 같이 제어 회로 (6), 제어 회로 (6) 에 연결된 패드 (P7), 및 패드 (P8 및 P9) 를 포함한다. 패드 (P8) 는 복수의 I/O (도시된 2 개의 I/O) 의 프로브 테스트에 대한 타겟이 된다. 패드 (P9) 는 패드 (P8) 보다 작다. 스위치 제어 회로 (6) 는, 패드 (P8 및 P9) 중 어느 패드가 내부 회로에 연결되는지를 제어한다. 패드 (P8 및 P9) 각각은 정렬 방향에 대해 수직하는 방향에서 더 길다.
제 4 종래 기술로서, 일본 특허 공개 공보 제2007-96216호에 기재된 종래의 반도체 디바이스는, 도 12 에 도시된 바와 같이, ESD 보호 소자 (P11), I/O 회로 (P12), 프로브 테스트에 대한 타겟이 된 패드 (P13), 및 와이어-본딩에 대한 타겟이 된 패드 (P14) 를 포함한다. 패드 (P13 및 P14) 는 동일한 기능을 갖지만, 프로브에 의한 스크래치가 패키징에 영향을 주지 않도록 서로 독립적이다.
"Shizuo Ito 의 VLSI 메모리, 183-185페이지 (Baihukan)" 에 기재된 것과 같이, 프로브 테스트 시간을 감소시키는 방법이 종래 이용되어 왔다. 통상적으로 현재의 웨이퍼 프로브 테스트에서, 동시에 측정된 칩의 수가 증가되어 테스트 비용을 감소시키도록 유도하는 I/O 감소를 달성하였다.
현재, 감소 테스트를 이용하는 다양한 테스트 방법이 확립되어 왔다. 웨이퍼 프로브 테스트에서 모든 패드를 프로빙할 필요는 없다.
그러나, 제 1 종래 기술에서, 모든 패드 내에 포함된 와이어-본딩 영역 (14) 과 프로브 영역 (15) 이 정렬 방향에 대해 수직하는 방향으로 연결되기 때문에, 패드 (P3 및 P4) 는 넓은 면적을 점유하며, 이에 따라 회로 유닛의 면적을 크게 감소시킨다. 회로 유닛 측 상의 패드 (P3 및 P4) 의 측면이 정렬되어 있지 않는 경우, 회로 유닛의 프로세싱은 복잡해질 것이다. 이러한 이유로, 회로 유닛 측 상의 패드 (P3 및 P4) 의 측면은 가장 내부에 위치된 패드의 측면에 정렬된다. 그 결과, 패드 주위의 넓은 면적이 낭비된다.
제 2 종래 기술에서, 마크 (P6) 는 프로브 테스트나 와이어-본딩 어디에도 이용되지 않고, 이에 따라, 제공되는 패드에 대한 면적이 축소될 수 있다. 추가적으로, 패드는 제 1 종래 기술과 유사하게 넓은 면적을 점유하며, 이에 따라, 회로 유닛의 면적을 크게 감소시킬 수 있다.
제 1 종래 기술 및 제 2 종래 기술에 대해 공통으로, 패드 (P3 내지 P5) 각각은 와이어-본딩 영역 (14) 및 프로브 영역 (15) 을 포함하고, 평면적으로 관찰했을 때 실질적으로 직사각형이다. 패드가 패드의 긴 측면이 정렬 방향을 따라 위치하도록 정렬된 경우, 유닛 길이마다 정렬될 수 있는 패드의 수는 감소하며, 이에 따라서, 모든 패드가 일렬로 정렬될 수 없다. 모든 패드를 일렬로 정렬하기 위해, 패드는 패드의 짧은 측면이 정렬 방향을 따라 위치하도록 정렬되어야만 한다. 그 결과, 패드는 더 넓은 면적을 점유하고, 이에 따라, 회로 유닛의 면적은 더 축소될 수 있다.
제 3 종래 기술에서, 프로빙되지 않을 패드는 프로빙될 패드보다 작게 제작 되고, 이에 따라, 패드의 피치를 축소시키고 정렬 방향에서의 공간을 절약할 수 있다. 그러나, 패드는 정렬 방향에 수직하는 방향으로 큰 면적을 점유하고, 이에 따라, 제 1 종래 기술 및 제 2 종래 기술의 경우와 유사하게 회로 유닛의 면적을 축소시킨다. 또한, 여기서 프로빙이 기재되는 반면에, 와이어-본딩에 대한 어떠한 교시도 없다.
제 4 종래 기술에서, 상이한 목적, 예를 들어, 웨이퍼 테스트 또는 와이어-본딩 용 패드는 별도로 제공된다. 따라서, 패드들 사이의 공간이 낭비된다.
요약하면, 서로 인접하거나 또는 서로 중첩하는 프로브 영역과 와이어-본딩 영역이 하나의 패드 내에 포함되는 경우, 프로브에 의한 스크래치는 패드들의 디본딩 및 수율의 감소를 야기한다.
또한, 프로세스 규칙이 감소함에 따라 칩 크기가 축소한다고 해도, 와이어-본딩되는 패드의 수는 감소하지 않고, 패드의 수는 수많은 I/O 를 갖는 제품을 위해 증가되어야만 한다. 모든 패드가 동일한 크기로 제작되는 경우, 모든 패드는 칩의 측면을 따라서 일렬로 정렬될 수 없다. 모든 패드가 복수의 라인으로 정렬되는 경우, 패드의 면적은 크게 증가한다. 또한, 패드가 일렬로 정렬되기 위해 더욱 소형으로 제작되는 경우, 프로브 영역 및 와이어-본딩 영역은 서로 더욱 중첩하고, 이는, 패드들의 디본딩을 야기한다.
일 실시형태에서, 제 1 방향을 따라서 정렬된 복수의 제 1 및 제 2 패드를 포함할 수도 있는 반도체 디바이스가 제공된다. 제 1 방향과 평행하는 제 1 패드의 길이는 제 1 방향과 평행하는 제 2 패드의 길이보다 길다.
다른 실시형태에서, 제 1 및 제 2 패드, 제 1 및 제 2 버퍼, 및 비교 회로를 포함할 수도 있는 반도체 디바이스가 제공된다. 제 1 패드는 제 2 패드보다 크다. 제 1 버퍼는 제 1 데이터를 제 1 패드에 출력한다. 제 2 버퍼는 제 2 데이터를 제 2 패드에 출력한다. 비교 회로는 제 1 데이터를 제 2 데이터와 비교하고, 그 비교 결과를 제 1 패드에 출력한다.
따라서, 패드의 면적은, 특히, 제 1 방향에 수직하는 제 2 방향에서 종래 패드 면적보다 작을 수 있다. 따라서, 제 1 및 제 2 패드는 일렬로 정렬될 수 있고, 종래 기술과 비교하여 회로 유닛에 대해 더 큰 면적이 절감될 수 있다.
본 발명의 전술한 특징 및 이점은 첨부된 도면과 관련하여 취해진 특정 바람직한 실시형태의 후술하는 설명으로부터 더욱 명백해질 것이다.
본 발명은, 예시적인 실시형태와 관련하여 본 명세서에서 설명된다. 첨부된 도면은, 반도체 디바이스 및 실시형태에서 그 반도체 디바이스를 제조하는 방법을 설명하고, 각각 설명된 부분에 대한 크기 및 두께 등은 실제 반도체 디바이스의 각 부분의 크기 및 두께 등과는 상이할 수도 있다.
당업자는, 수많은 대안적인 실시형태가 본 발명의 교시를 이용하여 성취될 수 있고, 본 발명이 예시적인 목적을 위해 본 명세서에 설명된 실시형태로만 제한 되지 않는다는 것을 인식할 것이다.
도 1 의 (a) 에 도시된 바와 같이, 본 발명의 제 1 실시형태에 따른 반도체 디바이스 (H) 는 주로, 반도체 기판 (10), 반도체 기판 (10) 상부에 제공된 회로 유닛 (1), 및 회로 유닛 (1) 의 양 측에 일렬로 정렬된 복수의 제 1 및 제 2 패드 (P1 및 P2) 를 포함한다. 패드 (P1 및 P2) 는 와이어링을 통해서 회로 유닛 (1) 에 연결된다. 예를 들어, 회로 유닛 (1) 은 메모리 회로 및 CPU (중앙 프로세싱 유닛), 즉, 반도체 디바이스 (H) 의 기능을 구현하기 위한 회로 소자를 포함한다.
X-축 방향은 패드가 정렬된 방향 (이하, "정렬 방향") 에 대해 수직하고, Y-축 방향은 X-축 방향에 대해 수직하며 반도체 디바이스 (H) 의 측면과 정렬 방향에 평행하다.
도 1 의 (b) 에 도시된 바와 같이, 제 1 패드 (P1) 는 와이어-본딩 영역 (4) 및 프로브 영역 (5) 을 포함한다. 제 2 패드 (P2) 는 와이어 본딩 영역 (4) 만을 포함한다. 제 1 및 제 2 패드 (P1 및 P2) 는 Y-축 방향을 따라서 일렬로 정렬된다. 스크라이브 영역 (2) 은 제 1 및 제 2 패드 (P1 및 P2) 의 라인 외부에 제공된다. 와이어-본딩 영역 (4) 은 본딩 와이어가 연결된 영역이다. 프로브 영역 (5) 은, 프로브 테스트시에 프로브 카드의 프로브가 접촉하는 영역이다.
패드 (P1 및 P2) 는 평면적으로 관찰할 때 직사각형이다. 제 1 패드 (P1) 는 제 2 패드 (P2) 보다 크다. 제 1 및 제 2 패드 (P1 및 P2) 는 X-축 방 향을 따라서 동일한 폭을 갖는다. 즉, X-축 방향을 따르는 제 1 패드 (P1) 의 길이 (L1) 는 X-축 방향을 따르는 제 2 패드 (P2) 의 길이 (L2) 와 실질적으로 동일하다. 한편, Y-축 방향을 따르는 제 1 패드 (P1) 의 길이 (L3) 는 Y-축 방향을 따르는 제 2 패드 (P2) 의 길이 (L4) 보다 길다. 제 1 패드 (P1) 는 평면적으로 관찰했을 때 실질적으로 직사각형이고, 제 1 패드의 긴 측변이 Y-축 방향을 따라서 위치하도록 정렬된다. 제 2 패드 (P2) 는 평면적으로 관찰했을 때 직사각형 또는 정사각형일 수도 있다.
제 1 패드 (P1) 의 수와 제 2 패드 (P2) 의 수의 비율은, 예를 들어, I/O 감소-테스트 모드에 기초하여 적절하게 선택될 수도 있고, 특별히 제한되지 않을 수도 있다. 예를 들어, 모든 패드에 대해서는 대략 P1:P2=1:3 이 바람직하고, I/O 패드만에 대해서는 P1:P2=1:7 내지 1:15 가 바람직하다.
제 1 패드 (P1) 에 포함된 와이어-본딩 영역 (4) 및 프로브 영역 (5) 은 Y-축 방향으로 정렬된다. 와이어-본딩 영역 (4) 과 프로브 영역 (5) 의 면적은 프로빙 및 와이어-본딩에 요구되는 면적에 기초하여 개별적으로 결정되고, 제 1 패드 (P1) 의 면적은 와이어-본딩 영역 (4) 및 프로브 영역 (5) 의 면적에 기초하여 결정된다. 프로브 영역 (5) 은, 프로빙의 정밀도에 기초한 신뢰도가 저하되지 않는 정도로 와이어-본딩 영역 (4) 을 부분적으로 중첩할 수도 있고, 이에 따라, 제 1 패드 (P1) 의 면적을 실질적으로 축소시킨다. 일반적으로, 프로브 영역 (5) 의 면적의 20 내지 30% 가 와이어-본딩 영역 (4) 을 중첩되도록 허용된다. 제 2 패드 (P2) 의 면적은 와이어-본딩에 요구되는 면적에 기초하여 결정된다.
패드 간격은, 패드 면적을 고려하여 프로브 카드의 프로브 인터벌의 최소값과 동일하거나 그 이상으로 결정된다. 프로브 테스트는, 프로브가 제 1 패드 (P1) 의 프로브 영역 (5) 과 접촉하는 I/O 감소-테스트 모드에서 수행된다. I/O 감소-테스트 모드에서, 제 1 패드 (P1) 에 대한 회로 유닛 (1) 의 테스트 및 제 2 패드 (P2) 에 대한 회로 유닛 (1) 의 테스트 모두는, 프로브가 제 1 패드 (P1) 와 접촉할 때 동시에 수행될 수 있다.
프로빙될 제 1 패드 (P1) 는 와이어-본딩 영역 (4) 및 프로브 영역 (5) 을 포함하고, 프로빙되지 않을 제 2 패드 (P2) 는 와이어-본딩 영역 (4) 만을 포함하는 방식으로 제 1 및 제 2 패드 (P1 및 P2) 가 정렬되기 때문에, 제공되는 패드의 면적은 종래 패드의 면적과 비교하여 축소될 수 있다.
I/O 감소-테스트 모드에 기초하여, 프로빙되지 않을 제 2 패드 (P2) 의 수는 프로빙될 제 1 패드 (P1) 의 수보다 많다. 이에 따라, 프로빙에 대해 타겟이 되는 전체 면적은 종래 기술에서의 면적보다 작다. 따라서, 프로빙될 제 1 패드 (P1) 제 1 패드 (P1) 의 긴 측면이 Y-축 방향 (정렬 방향) 을 따라서 위치하도록 일렬로 정렬될 수 있다.
이 방식으로 정렬되는 패드에 의해, 제 1 및 제 2 패드 (P1 및 P2) 의 짧은 측면은 X-축 방향과 평행하다. 즉, X-축 방향을 따르는 제 1 및 제 2 패드 (P1 및 P2) 의 폭은 종래 기술에서의 폭 보다 작다. 따라서, 회로 유닛 (1) 에 대한 면적은 최대로 절감될 수 있다. 또한, 제 1 및 제 2 패드 (P1 및 P2) 는 일렬로 정렬되고, 이는, 종래 기술과 비교하여 프로브 테스트 및 패키징을 간략화시 킬 수 있다.
추가적으로, 프로빙될 제 1 패드 (P1) 는 와이어-본딩 영역 (4) 및 프로브 영역 (5) 을 개별적으로 포함하고, 프로빙되지 않을 제 2 패드 (P2) 는 와이어-본딩 영역 (5) 만을 포함한다. 따라서, 웨이퍼 프로브 테스트시에 프로브 영역 (5) 만이 프로빙되고, 이는, 패키징시의 디본딩을 예방하여, 이에 따라 패키징의 수율을 개선시킨다.
도 2 는 종래 패드 (P21) 에서 순차적으로 수행된 프로브 테스트 및 와이어-본딩의 프로세스 흐름을 도시한다. 도 3 은 제 1 실시형태에 따라서 패드 (P1) 에서 순차적으로 수행된 프로브 테스트 및 와이어-본딩의 프로세스 흐름을 도시한다.
패키징 시에, 프로브 테스트를 위한 프로브 영역 및 와이어-본딩을 위한 와이어-본딩 영역은 도 2 에 도시된 패드 (P21) 에서와 동일하다. 도 2 의 (a) 에 도시된 바와 같이 프로브 테스트시에 프로브 (Pr) 가 패드 (P21) 에 접촉하는 경우, 도 2 의 (b)에 도시된 바와 같이 스크래치 (S) 가 패드 (P21) 의 와이어-본딩 영역에서 발생한다. 그 결과, 도 2 의 (c) 에 도시된 바와 같이 패드 (P21) 에 와이어-본딩된다고 해도, 도 2 의 (d) 에 도시된 바와 같이, 와이어 (W) 는 와이어-본딩 영역에 형성된 스크래치 (S) 로 인해 패드 (P21) 로부터 디본딩된다.
한편, 와이어-본딩 영역 (4) 및 프로브 영역 (5) 은 도 3 의 (a) 에 도시된 패드 (P1) 에 개별적으로 제공된다. 그 결과, 도 3 의 (b) 에 도시된 바와 같이 프로브 (Pr) 가 패드 (P1) 의 프로브 영역 (5) 과 접촉하는 경우, 도 3 의 (c) 에 도시된 바와 같이 스크래치 (S) 는 프로브 영역 (5) 에만 발생한다. 따라서, 스크래치 (S) 가 와이어-본딩 영역 (4) 에 형성되지 않기 때문에, 와이어 (W) 가 패드 (P1) 의 와이어-본딩 영역 (4) 에 본딩된 경우, 와이어 (W) 는 와이어-본딩 시에 그 영역으로부터 디본딩되지 않는다.
전술한 바와 같이, 제 1 실시형태에 따라서, 디본딩으로 인해 저하된 패키징 수율은 개선될 수 있다.
도 4a 및 도 4b 는 종래의 반도체 디바이스의 I/O 유닛을 도시한다.
도 4a 에 도시된 종래의 반도체 디바이스의 I/O 유닛은 패드 (P101 내지 P116) 및 회로 유닛 (100) 을 포함한다. I/O 패드만이 도시되고, 전력 패드는 도 4a 및 도 4b 에 도시되지 않는다. 도 4 에 도시된 패드 (P101 내지 P116) 는 와이어-본딩 영역 (4) 및 프로브 영역 (5) 모두를 각각 포함하는 제 1 패드이다.
회로 유닛 (100) 은 I/O 버퍼 (B101 내지 B116) 를 포함한다. 종래의 반도체 디바이스에 판독 명령이 입력되는 경우, 버퍼 (B101 내지 B116) 는 도 4a 에 도시되지 않은 메모리 셀로부터 판독된 데이터를 패드 (P101 내지 P116) 에 각각 출력한다. 웨이퍼-프로빙 시에, 예를 들어, 반도체 테스트 장치의 비교기는 패드 (P101 내지 P116) 에 전기적으로 연결된 프로브를 통해서 I/O 버퍼 (B101 내지 B116) 로부터 출력된 신호들의 논리 레벨을 결정하고, 이에 따라, 반도체 디바이스가 결함이 있는지의 여부를 결정한다.
도 4b 에 도시된 바와 같이 회로 유닛 (100) 의 크기가 축소된 경우, 패드 (P101 내지 P116) 의 크기가 변화될 수 없기 때문에, 데드스페이스 (DS) 가 발생한다. 한편, 후술하는 바와 같이 데드스페이스는 제 1 실시형태의 반도체 디바이스 H 에서 발생하지 않고, 이에 따라, 패드 (P101 내지 P116; 제 1 및 제 2 패드 (P1 및 P2)) 가 정렬될 수 있다.
도 5 는 제 1 실시형태에 따른 반도체 디바이스 (H) 의 I/O 유닛을 도시한다. 반도체 디바이스 (H) 상에서 수행되는 웨이퍼-프로빙 시에, I/O 감소-테스트 모드는 도 5 를 참조하여 설명된다.
도 5 에 도시된 반도체 디바이스 (H) 의 I/O 유닛은 패드 (P401 내지 P416) 및 회로 유닛 (400) 을 포함한다. 패드 (P401 내지 P416) 중에서 패드 (P408) 는 프로빙되는 제 1 패드이고, 와이어-본딩 영역 (4) 및 프로브 영역 (5) 을 포함한다. 패드의 나머지는 프로빙되지 않는 제 2 패드이고, 도시되지 않았지만, 와이어-본딩 영역 (4) 만을 포함한다. 도 5 내지 도 7 에는 I/O 패드만이 도시되고, 전력 패드는 도시되지 않는다.
회로 유닛 (400) 은 I/O 버퍼 (421 내지 436) 및 비교 회로 (441 내지 455) 를 포함한다. 노멀 모드에서 판독 명령이 반도체 디바이스 (H) 에 입력되는 경우, I/O 버퍼 (421 내지 436) 는 도 5 에 도시되지 않은 메모리 셀로부터 판독된 Data 1 내지 Data 16 를 패드 (P401 내지 P416) 로 각각 출력한다.
한편, I/O 감소-테스트 모드에서, I/O 버퍼 (421 내지 436) 중 I/O 버퍼 (428) 는 Data 1 내지 Data 16 를 감소시키는 비교 회로 (441 내지 455) 에 의해 획득된 데이터를 감소 결과로서 패드 (P408) 에 출력한다.
예를 들어, 웨이퍼-프로빙 시에, 반도체 테스트 장치의 비교기는 패드 (P408) 에 전기적으로 연결된 프로브를 통해서 I/O 버퍼 (428) 로부터 출력된 신호의 논리 레벨을 결정하고, 이에 따라, 반도체 디바이스 (H) 가 결함이 있는지의 여부를 결정한다.
그후, Data 1 내지 Data 16 을 감소시키는 비교 회로 (441 내지 455) 의 동작이 설명된다. 비교 회로 (441 및 455) 는 2 개의 입력 신호들의 논리 레벨을 비교하고, 비교 결과로서의 비교 결과 신호를 다음 비교 회로 (442 및 454) 에 각각 출력한다. 예를 들어, 비교 회로 (441) 는 Data 1 및 Data 2 의 논리 레벨들을 비교하고, 비교 결과 신호 (C441) 를 비교 회로 (442) 에 출력한다.
다른 비교 회로 (442 내지 454) 각각은 2 개의 입력 데이터의 논리 레벨들의 제 1 비교를 수행하고, 그후, 제 1 비교로부터 획득된 비교 결과 신호와 앞의 비교 회로로부터 입력된 비교 결과 신호의 논리 레벨들의 제 2 비교를 수행한 다음, 제 2 비교로부터 획득된 비교 결과 신호를 뒤의 비교 회로에 출력한다. 예를 들어, 비교 회로 (442) 는 Data 2 및 Data 3 의 논리 레벨들을 비교하고, Data 2 및 Data 3 의 비교로부터 획득된 비교 결과 신호의 논리 레벨과 비교 결과 신호 (C441) 의 논리 레벨을 비교한 후, 비교 결과 신호 (C442) 를 비교 회로 (443) 에 출력한다.
Data 1 내지 Data 16 의 감소는 다음과 같이 전술한-구조의 비교 회로 (441 내지 455) 에 의해 수행된다. Data 1 내지 Data 16 의 논리 레벨은 0 또는 1 으로 가정된다. 각각의 비교 회로는 2 개의 입력 신호의 논리 레벨들을 비교하 고, 2 개의 입력 신호의 논리 레벨들이 동일한 경우 비교 결과 신호의 논리 레벨을 1 로서 결정하고, 또는 2 개의 입력 신호의 논리 레벨들이 동일하지 않은 경우 비교 결과 신호의 논리 레벨을 0 으로서 결정하며, 그 비교 결과 신호를 뒤의 비교 회로에 출력한다.
Data 1 및 Data 2 의 논리 레벨이 동일하기 때문에, 비교 회로 (441) 는 논리 레벨 1 을 나타내는 비교 결과 신호 (C441) 를 비교 회로 (442) 에 출력한다.
다음으로, 비교 회로 (442) 는 Data 2 및 Data 3 의 논리 레벨들을 비교하고, 비교 결과 신호의 논리 레벨을 1 로서 결정한다. 또한, 비교 회로 (442) 는 비교 결과 신호의 논리 레벨과 1 인 비교 결괴 신호 (C441) 의 논리 레벨을 비교하고, 논리 레벨 1 을 나타내는 비교 결과 신호 (C442) 를 비교 회로 (443) 에 출력한다.
유사하게, 비교 회로 (443) 는 논리 레벨 1 을 나타내는 비교 결과 신호 (C443) 를 비교 회로 (444) 에 출력한다. 다음으로, 비교 회로 (444) 는 논리 레벨 1 을 나타내는 비교 결과 신호 (C444) 를 비교 회로 (C445) 에 출력한다. 마지막으로, 비교 회로 (447) 는 논리 레벨 1 을 나타내는 비교 결과 신호 (C447) 를 비교 회로 (456) 에 출력한다.
한편, 최우측에 위치된 비교 회로 (455) 는, Data 15 및 Data 16 의 논리 레벨이 동일하기 때문에, 논리 레벨 1 을 나타내는 비교 결과 신호 (C455) 를 비교 회로 (454) 에 출력한다. 유사하게, 비교 회로 (454) 는 논리 레벨 1 을 나타내는 비교 결과 신호 (C454) 를 비교 회로 (453) 에 출력한다. 다음으로, 비교 회로 (453) 는 논리 레벨 1 을 나타내는 비교 결과 신호 (C453) 를 비교 회로 (452) 에 출력한다. 마지막으로, 비교 회로 (448) 는 논리 레벨 1 을 나타내는 비교 결과 신호를 비교 회로 (456) 에 출력한다.
그후, 비교 회로 (456) 는, 비교 결과 신호 (C447 및 C448) 의 논리 레벨이 동일하기 때문에, 논리 레벨 1 을 나타내는 비교 결과 신호 (C456) 를 I/O 버퍼 (428) 에 출력한다. 다음으로, I/O 버퍼 (428) 는 입력된 비교 결과 신호 (C456) 를 저장하고, 입력된 비교 결과 신호 (C456) 를 패드 (P408) 에 출력한다.
따라서, 회로 유닛 (400) 은, 논리 레벨 1 의 감소 결과 신호 (즉, Data 1 내지 Data 16 이 동일하다는 것을 나타냄) 를 패드 (P408) 에 출력한다.
Data 1 내지 Data 16 의 논리 레벨들 중 임의의 하나가 상이한 경우, 비교 회로 (441 내지 448) 중 임의의 하나는 논리 레벨 0 을 나타내는 비교 결과 신호를 출력한다. 그리하여, 회로 유닛 (400) 은 논리 레벨 0 을 나타내는 감소 결과 신호 (즉, Data 1 내지 Data 16 이 동일하지 않다는 것을 나타냄) 를 패드 (P408) 에 출력한다.
따라서, I/O 감소 테스트 모드의 회로 유닛 (400) 은, 모든 입력 데이터가 동일한 경우 논리 레벨 1 을 나타내는 신호 또는 모든 입력 데이터가 동일하지 않을 경우 논리 레벨 0 을 나타내는 신호를 패드 (P408) 에 출력한다.
회로 유닛 (400) 은 비교 회로를 통해서 2 개의 입력 데이터를 비교하지만, 비교 회로 (400) 는 3 개 이상의 데이터를 비교할 수도 있다. 예를 들어, 회로 유닛 (400) 은 Data 1 내지 Data 16 와 레지스터에 사전에 기록된 16 비트의 예상 값을 비교한다.
전술한 바와 같이, 패드 (P408) 만이 프로빙되는 I/O 감소 테스트 모드는 웨이퍼-프로빙에 이용될 수 있다. 따라서, 패드 (P408) 의 프로브 영역 (5) 만이 웨이퍼-프로빙 시에 프로빙되고, 패드 (P401 내지 P416) 의 와이어-본딩 영역은 스크래치되지 않는다.
도 6 은, 프로빙되지 않는 제 2 패드 (P401 내지 P407 및 P409 내지 P416) 가 프로빙될 제 1 패드 (P408) 보다 작게 제조된 경우를 도시한다. 도 6 은, 패드 (P401 내지 P407 및 P409 내지 P416) 의 크기가 변화된 것을 제외하고는 도 5 와 동일하다.
제 1 패드 (P408) 가 제 1 패드의 긴 측면이 패드 (P401 내지 P416) 의 정렬 방향에 수직하는 방향에 따라서 위치되도록 배치되는 경우, 도 6 에 도시된 바와 같이 데드스페이스 (DS) 가 발생한다.
한편, 도 7 에 도시된 바와 같이 제 1 패드 (P408) 가 제 1 패드의 긴 측면이 패드 (P401 내지 P416) 의 정렬 방향과 평행한 방향을 따라서 위치되도록 배치되는 경우, 도 6 에 도시된 바와 같이 데드스페이스 (DS) 가 발생하지 않고, 이에 따라, 패드 (P401 내지 P416) 는 일렬로 정렬될 수 있다.
제 1 실시형태의 제 1 패드가 I/O 패드에 공급되는 경우가 설명되었지만, 본 발명은 이에 제한되지 않고, 제 1 패드는 전력 패드에 적용가능하다.
본 발명은 회로 유닛 및 복수의 패드를 포함하는 반도체 디바이스에 적용가능하다.
본 발명이 전술한 실시형태에 제한되지 않고, 본 발명의 사상 및 범위로부터 벗어나지 않게 변형 및 변화될 수도 있다는 것이 명백하다.
도 1 의 (a) 는 본 발명의 제 1 실시형태에 따른 반도체 디바이스의 패드를 설명하는 평면도.
도 1 의 (b) 는 도 1 의 (a) 에 도시된 패드의 부분적으로 확대된 도면.
도 2 는 종래의 반도체 디바이스에서 순차적으로 수행된 프로브 테스트 및 와이어-본딩의 프로세스 흐름도.
도 3 은 제 1 실시형태에 따라서 반도체 디바이스에서 순차적으로 수행된 프로브 테스트 및 와이어-본딩의 프로세스 흐름도.
도 4a 및 도 4b 는 종래의 반도체 디바이스의 I/O 유닛.
도 5 는 제 1 실시형태에 따른 반도체 디바이스의 I/O 유닛.
도 6 은 종래의 반도체 회로의 I/O 유닛.
도 7 은 제 1 실시형태에 따른 반도체 디바이스의 I/O 유닛.
도 8 은 제 1 종래 기술에서 반도체 디바이스의 패드를 도시하는 평면도.
도 9 는 제 2 종래 기술에서 반도체 디바이스의 패드를 도시하는 평면도.
도 10 은 제 3 종래 기술에서 반도체 디바이스의 패드 및 내부 회로를 도시하는 평면도.
도 11 은 도 10 에 도시된 패드를 도시하는 평면도.
도 12 는 제 4 종래 기술에서 반도체 디바이스의 패드를 도시하는 평면도.

Claims (15)

  1. 제 1 방향을 따라서 정렬된 복수의 제 1 패드들 및 제 2 패드들을 포함하고,
    상기 제 1 방향과 평행한 상기 제 1 패드들의 길이들은 상기 제 1 방향과 평행한 상기 제 2 패드들의 길이들보다 더 긴, 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 제 1 방향에 수직하는 제 2 방향에서의 상기 제 1 패드들의 길이들은 상기 제 2 방향에서의 상기 제 2 패드들의 길이들과 실질적으로 동일한, 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 제 1 패드들 및 상기 제 2 패드들은, 평면적으로 관찰했을 때, 직사각형인, 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 제 1 패드들은 상기 제 2 패드들보다 더 큰, 반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 제 1 패드들 및 상기 제 2 패드들은 일렬로 정렬된, 반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 제 1 패드들 각각은 프로브 영역 및 와이어-본딩 영역을 포함하고,
    상기 제 2 패드들 각각은 상기 와이어-본딩 영역을 포함하며 상기 프로브 영역을 포함하지 않는, 반도체 디바이스.
  7. 제 6 항에 있어서,
    상기 제 1 패드들 각각에 포함된 상기 프로브 영역 및 상기 와이어-본딩 영역은 상기 제 1 방향으로 정렬된, 반도체 디바이스.
  8. 제 1 항에 있어서,
    프로브 테스트시에 상기 제 2 패드들에 입력된 데이터는 상기 제 1 패드들을 통해 출력되는, 반도체 디바이스.
  9. 제 6 항 또는 제 7 항에 있어서,
    상기 제 1 패드들 각각에서 상기 프로브 영역 및 상기 와이어-본딩 영역이 서로 중첩하는, 반도체 디바이스.
  10. 제 1 패드가 제 2 패드보다 더 큰, 상기 제 1 패드 및 상기 제 2 패드;
    제 1 데이터를 상기 제 1 패드에 출력하는 제 1 버퍼 및 제 2 데이터를 상기 제 2 패드에 출력하는 제 2 버퍼; 및
    상기 제 1 데이터를 상기 제 2 데이터와 비교하고, 상기 비교의 결과를 상기 제 1 패드에 출력하는 비교 회로를 포함하는, 반도체 디바이스.
  11. 제 10 항에 있어서,
    상기 제 1 패드 및 상기 제 2 패드는 제 1 방향을 따라서 정렬되고,
    상기 제 1 방향과 평행한 상기 제 1 패드의 길이는 상기 제 1 방향과 평행한 상기 제 2 패드의 길이보다 더 긴, 반도체 디바이스.
  12. 제 11 항에 있어서,
    상기 제 1 방향에 수직하는 제 2 방향에서의 상기 제 1 패드의 길이는, 상기 제 2 방향에서의 상기 제 2 패드의 길이와 실질적으로 동일한, 반도체 디바이스.
  13. 제 10 항에 있어서,
    상기 제 1 패드 및 상기 제 2 패드는, 평면적으로 관찰했을 때, 직사각형인, 반도체 디바이스.
  14. 제 10 항에 있어서,
    상기 제 1 패드 및 상기 제 2 패드는 일렬로 정렬된, 반도체 디바이스.
  15. 제 10 항에 있어서,
    상기 제 1 패드는 프로브 영역 및 와이어-본딩 영역을 포함하고,
    상기 제 2 패드는 상기 와이어-본딩 영역을 포함하고 상기 프로브 영역을 포함하지 않는, 반도체 디바이스.
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