JP4803997B2 - 半導体集積装置、その設計方法、設計装置、およびプログラム - Google Patents
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Description
11 配線電位情報保持部
12 配線間隔補正部
13 補正配線構造情報保持部
14 ビア情報保持部
15 ビア配置部
16 修正配線構造情報保持部
17 デザインルールチェック部
Claims (22)
- 複数の配線を有する半導体集積装置において、
互いに隣接する配線の双方が細幅配線である箇所の最小配線間隔をSL1とし、
互いに隣接する配線の少なくとも一方が太幅配線であって、かつ、当該隣接する配線同士が等電位の配線である箇所の最小配線間隔をSL2とし、
互いに隣接する配線の少なくとも一方が太幅配線であって、かつ、当該隣接する配線同士が異電位の配線である箇所の最小配線間隔をSL3とするときに、
SL1≦SL2<SL3となるような配線のレイアウト構造を有することを特徴とする半導体集積装置。 - 請求項1記載の半導体集積装置において、異なる配線層の配線間を接続するビアについて、ビア密集領域以外でのビア間の最小間隔をSV1とし、ビア密集領域での等電位であるビア同士の最小間隔をSV2とし、ビア密集領域での異電位であるビア同士の最小間隔をSV3とするときに、SV1≦SV2<SV3となるようなレイアウト構造を有することを特徴とする半導体集積装置。
- 前記太幅配線は、電源配線を含むことを特徴とする請求項1または2記載の半導体集積装置。
- 設計装置によって半導体集積装置の配線レイアウトを行う方法であって、
互いに隣接する配線の双方が細幅配線である箇所の最小配線間隔をSL1として配線し、互いに隣接する配線の少なくとも一方が太幅配線である箇所の最小配線間隔をSL3として配線するステップと、
前記隣接する配線の少なくとも一方が太幅配線である箇所の配線について、等電位追跡を行うステップと、
前記等電位追跡の結果、前記隣接する配線同士が等電位であれば、最小配線間隔SL3をSL2(ただし、SL1≦SL2<SL3である)に狭めて配線し直すステップと、
を含むことを特徴とする配線方法。 - 設計装置によって半導体集積装置の配線レイアウトを行う方法であって、
互いに隣接する配線の双方が細幅配線である箇所の最小配線間隔をSL1として配線するステップと、
互いに隣接する配線の少なくとも一方が太幅配線である配線であって、隣接する配線同士が等電位である配線の最小配線間隔をSL2として配線するステップと、
前記隣接する配線同士が異電位である配線の最小配線間隔をSL3(ただし、SL1≦SL2<SL3である)として配線するステップと、
を含むことを特徴とする配線方法。 - 前記最小配線間隔をSL2として配線する場合、異なる配線層との配線を接続するビアが、所定のビア密集領域でのビア密度基準を満たさなくなる配線は、最小配線間隔SL2をSL4(ただし、SL4>SL2である)に広げて配線し直すステップをさらに含むことを特徴とする請求項4または5記載の配線方法。
- 前記最小配線間隔をSL2として配線する場合、異なる配線層との配線を接続するビアが、所定のビア密集領域でのビア密度基準を満たさなくなる場合、前記ビア密度基準を満たすようにビア密度を下げて配線するステップをさらに含むことを特徴とする請求項4または5記載の配線方法。
- 予め蓄えられている配線構造情報と配線電位情報とを読み込むステップと、
読み込んだ前記配線構造情報を基に、請求項4または5記載の配線方法を実行し、配線結果を補正配線構造情報として出力するステップと、
を含むことを特徴とする配線方法。 - 前記補正配線構造情報と配線交差部におけるビア配置に関する情報とを読み込むステップと、
読み込んだ前記補正配線構造情報を基に異なる配線層における等電位の交点を抽出するステップと、
抽出された等電位の前記交点の全てにビアを配置するステップと、
配置した前記ビアが、所定のビア密集領域でのビア密度基準を満たすか否かをチェックするステップと、
をさらに含むことを特徴とする請求項8記載の配線方法。 - 前記補正配線構造情報と配線交差部におけるビア配置に関する情報とを読み込むステップと、
読み込んだ前記補正配線構造情報を基に異なる配線層における等電位の交点を抽出するステップと、
抽出された等電位の前記交点にビアを配置して、前記ビアが、所定のビア密集領域でのビア密度基準を満たさなくなる配線については、最小配線間隔SL2をSL4(ただし、SL4>SL2である)に広げて配線し直すか、または前記ビア密度基準を満たすようにビア密度を下げて配線することを、全ての前記交点に対して繰り返すステップと、
配線結果を修正配線構造情報として出力するステップと、
をさらに含むことを特徴とする請求項8記載の配線方法。 - 半導体集積装置の配線レイアウトを行う設計装置であって、
配線構造情報と配線電位情報とを蓄える蓄積部と、
前記蓄積部の前記配線構造情報を基に互いに隣接する配線の双方が細幅配線である箇所の最小配線間隔をSL1として配線し、互いに隣接する配線の少なくとも一方が太幅配線である箇所の最小配線間隔をSL3として配線し、前記配線電位情報を基に前記隣接する配線の少なくとも一方が太幅配線である箇所の配線について、等電位追跡を行い、等電位追跡の結果、前記隣接する配線同士が等電位であれば、最小配線間隔SL3をSL2(ただし、SL1≦SL2<SL3である)に狭めて配線し直す配線間隔補正部と、
配線結果を補正配線構造情報として蓄える補正配線構造情報保持部と、
を備えることを特徴とする設計装置。 - 半導体集積装置の配線レイアウトを行う設計装置であって、
配線構造情報と配線電位情報とを蓄える蓄積部と、
前記蓄積部の前記配線構造情報を基に互いに隣接する配線の双方が細幅配線である箇所の最小配線間隔をSL1として配線し、互いに隣接する配線の少なくとも一方が太幅配線である箇所の最小配線間隔をSL2として配線し、前記隣接する配線同士が異電位である配線の最小配線間隔をSL3(ただし、SL1≦SL2<SL3である)として配線する配線間隔補正部と、
配線結果を補正配線構造情報として蓄える補正配線構造情報保持部と、
を備えることを特徴とする設計装置。 - 前記補正配線構造情報と配線交差部におけるビア配置に関する情報とを読み込み、前記補正配線構造情報を基に異なる配線層における等電位の交点を抽出し、抽出された等電位の前記交点にビアを配置し、前記最小配線間隔をSL2として配線する場合、異なる配線層との配線を接続するビアが、所定のビア密集領域でのビア密度基準を満たさなくなる配線は、最小配線間隔SL2をSL4(ただし、SL4>SL2である)に広げて配線し直すビア配置部をさらに含むことを特徴とする請求項11または12記載の設計装置。
- 前記補正配線構造情報と配線交差部におけるビア配置に関する情報とを読み込み、前記補正配線構造情報を基に異なる配線層における等電位の交点を抽出し、抽出された等電位の前記交点にビアを配置し、前記最小配線間隔をSL2として配線する場合、異なる配線層との配線を接続するビアが、所定のビア密集領域でのビア密度基準を満たさなくなる場合、前記ビア密度基準を満たすようにビア密度を下げて配線するビア配置部をさらに含むことを特徴とする請求項11または12記載の設計装置。
- 前記補正配線構造情報と配線交差部におけるビア配置に関する情報とを読み込み、前記補正配線構造情報を基に異なる配線層における等電位の交点を抽出し、前記最小配線間隔をSL2に狭めて配線し直した結果、前記ビアが、読み込んだ前記ビア情報・密度情報によるビア密度基準を満たさなくなる配線は、最小配線間隔SL2をSL4(ただし、SL4>SL2である)に広げて配線し直し、抽出された等電位の前記交点にビアを配置するビア配置部をさらに含むことを特徴とする請求項11または12記載の設計装置。
- 半導体集積装置の配線レイアウトを行う設計装置を構成するコンピュータに、
互いに隣接する配線の双方が細幅配線である箇所の最小配線間隔をSL1として配線し、互いに隣接する配線の少なくとも一方が太幅配線である箇所の最小配線間隔をSL3として配線する処理と、
前記隣接する配線の少なくとも一方が太幅配線である箇所の配線について、等電位追跡を行う処理と、
前記等電位追跡の結果、前記隣接する配線同士が等電位であれば、最小配線間隔をSL3からSL2(ただし、SL1≦SL2<SL3である)に狭めて配線し直す処理と、
を実行させるプログラム。 - 半導体集積装置の配線レイアウトを行う設計装置を構成するコンピュータに、
互いに隣接する配線の双方が細幅配線である箇所の最小配線間隔をSL1として配線する処理と、
互いに隣接する配線の少なくとも一方が太幅配線である配線であって、隣接する配線同士が等電位である配線の最小配線間隔をSL2として配線する処理と、
前記隣接する配線同士が異電位である配線の最小配線間隔をSL3(ただし、SL1≦SL2<SL3である)として配線する処理と、
を実行させるプログラム。 - 前記最小配線間隔をSL2として配線する場合、異なる配線層との配線を接続するビアが所定のビア密集領域でのビア密度基準を満たさなくなる配線は、最小配線間隔SL2をSL4(ただし、SL4>SL2である)に広げて配線し直す処理をさらに実行させる請求項16または17記載のプログラム。
- 前記最小配線間隔をSL2として配線する場合、異なる配線層との配線を接続するビアが、所定のビア密集領域でのビア密度基準を満たさなくなる場合、前記ビア密度基準を満たすようにビア密度を下げて配線する処理をさらに実行させる請求項16または17記載のプログラム。
- 半導体集積装置の配線レイアウトを行う設計装置を構成するコンピュータに、
予め蓄えられている配線構造情報と配線電位情報とを読み込む処理を実行させ、
読み込んだ前記配線構造情報を基に、請求項16または17記載の各処理を実行させ、
さらに、配線結果を補正配線構造情報として出力する処理を実行させるプログラム。
- 前記補正配線構造情報と配線交差部におけるビア配置に関する情報とを読み込む処理と、
読み込んだ前記補正配線構造情報を基に異なる配線層における等電位の交点を抽出する処理と、
抽出された等電位の前記交点の全てにビアを配置する処理と、
配置した前記ビアが、所定のビア密集領域でのビア密度基準を満たすか否かをチェックする処理と、
をさらに実行させる請求項20記載のプログラム。 - 前記補正配線構造情報と配線交差部におけるビア配置に関する情報とを読み込む処理と、
読み込んだ前記補正配線構造情報を基に異なる配線層における等電位の交点を抽出する処理と、
抽出された等電位の前記交点にビアを配置して、前記ビアが、所定のビア密集領域でのビア密度基準を満たさなくなる配線については、最小配線間隔SL2をSL4(ただし、SL4>SL2である)に広げて配線し直すか、または前記ビア密度基準を満たすようにビア密度を下げて配線することを、全ての前記交点に対して繰り返す処理と、
配線結果を修正配線構造情報として出力する処理と、
をさらに実行させる請求項20記載のプログラム。
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