KR19980044215A - 반도체소자의 배선구조 및 그 형성방법 - Google Patents

반도체소자의 배선구조 및 그 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 신호전송용 전도성막을 실딩하도록 둘러싸는 반도체소자의 배선구조 및 그 형성방법에 관한 것으로, 그 구조는 기판상에 형성된 복수개의 신호전도성막과; 상기 신호전도성막의 하면과 상면, 그리고 양측면을 감싸고 상기 신호전도성막으로부터 절연막에 의해 절연되고, 접지전압이 인가되는 임의전도성막을 포함하여 구성되고, 그 구조 형성방법은 기판상에 접지전압이 인가되는 제1전도성막을 형성하는 단계와, 상기 제1전도성막상에 제1절연막을 형성하는 단계와, 상기 제1절연막을 선택식각하여 복수개의 제1홈을 형성하는 단계와, 상기 제1홈과 상기 제1절연막상에 제2전도성막을 형성하는 단계와, 상기 제2전도성막을 선택식각하여, 상기 제1전도성막과 연결된 제1패턴과 상기 제1전도성막과 연결되지 않은 제2패턴을 형성하는 단계와, 상기 제1 및 제2패턴을 포함한 상기 제1절연막상에 제2절연막을 형성하는 단계와, 상기 제1패턴에 대응하는 상기 제2절연막을 선택식각하여 제2홈을 형성하는 단계와, 상기 제2홈을 포함하는 상기 제2절연막상에 제3전도성막을 형성하는 단계를 포함하여 이루어진다.

Description

반도체소자의 배선구조 및 그 형성방법
도 1은 종래 반도체소자의 배선구조의 일실시예를 개략적으로 나타낸 사시도,
도 2(A) 및 (B)는 도 1의 배선구조의 각지점에서의 신호파형도,
도 3은 종래 또 다른 실시예의 반도체소자의 배선구조의 개략적인 사시도,
도 4는 본 발명의 일실시예에 따른 반도체소자의 배선구조의 개략적인 사시도,
도 5는 본 발명의 다른 실시예에 따른 반도체소자의 배선구조의 개략적인 사시도,
도 6은 본 발명의 또 다른 실시예에 따른 반도체소자의 배선구조의 개략적인 사시도,
도 7은 본 발명의 또 다른 실시예에 따른 반도체소자의 배선구조의 개략적인 사시도,
도 8(A) 내지 (H)는 도 4에 따른 반도체소자의 배선구조의 형성방법을 단계적으로 나타낸 공정도,
도 9는 도 8(B)의 평면도,
도 10(A) 및 (B)는 도 4의 배선구조의 각 지점에서의 신호파형도이다.
*도면의 주요 부분에 대한 부호의 설명*
22: 제1홈(groove),24: 제2홈,
100: 기판,120a: 제1전도성막,
120b: 제2전도성막,120c: 제1패턴,
140: 제2패턴(신호전도성막),120e: 제3전도성막,
130a: 제1절연막,130b: 제2절연막.
본 발명은 반도체소자의 배선구조에 관한 것으로, 특히 반도체소자의 신호 전송용 전도성막을 실딩하도록 둘러싸는 반도체소자의 배선구조 및 그 형성방법에 관한 것이다.
반도체소자의 배선구조에 있어서, 신호를 전송하는 배선(Wiring line)은 주로 금속으로 형성되어 있다. 반도체소자의 집적도가 증가함에 따라 서로 인접한 배선간의 커플링(coupling)효과가 커져 배선을 따라 전송되는 신호는 그 본래의 형태를 잃어버리고 왜곡(distortion)된다.
도 1에 도시한 바와 같이, 종래 반도체소자의 배선구조는 그의 상면에 소자(예를 들면, 트랜지스터, 캐패시터 등)(도시안됨)가 형성된 기판(2)이 있고, 그 기판(2)의 상면에는 산화막과 같은 재료로 이루어진 절연막(3)이 형성되어 있고, 상기 절연막(3) 상에는 신호를 전송하는 배선(Wriring Line)인 전도성막(4)이 사진식각공정(photolithography)에 의해 형성되어 있다. 상기 전도성막(4)은 인접한 전도성막(4)과의 커플링(coupling)현상으로 인해 커플링 캐패시턴스가 생긴다.
도 2(A)에 도시한 바와 같이, 상기 도 1의 지점 P2에서의 신호파형 Q2은 P1에서의 신호파형 Q1에 비해 약간의 지연이 생긴 것을 알 수 있고, 도 2(B)에 도시한 바와 같이, 상기 도 1의 지점 P3에서의 신호파형 Q3에 비해 P4지점에서는 오버슈팅(overshooting)현상, 즉 신호의 왜곡이 생긴다. 이에 따라, 반도체 소자에는 P4지점에서의 신호파형 Q4가 입력되어 오동작을 유발하게 된다. 예를 들면, 상기 각 전도성막(4)의 양단에 각각 인버터(도시안됨)가 연결되고, 입력전압 Vin이 하이(H)에서 로우(L)로 스위칭(Switching)될 때, 지점 P1에서는 로우(L)에서 하이(H)로 반전된다. 이때, P3지점은 이상적으로는 입력전압 Vin=Vcc이므로 접지전압(Vss)을 유지해야하지만, 전도성막간의 커플링캐패시턴스에 의해 오버슈팅되고, P4지점에서는 그 효과가 커져 P4지점을 입력으로 하는 인버터의 오동작을 유발하게 된다.
도 3에 도시한 바와 같이, 종래 또 다른 실시예에 따른 반도체소자의 배선구조는 도 1과 유사한 구조로서, 그의 상면에 소자(예를 들며 트랜지스터, 캐패시터 등)(도시안됨)가 형성된 기판(6)이 있고, 그 상면에는 산화막과 같은 재료로 이루어진 절연막(7)이 형성되어 있고, 상기 절연막(7)상에는 배선(wiring line)으로 사용하기 위하여 전도성막(8,9)이 사진식각공정에 의해 형성되어 있다. 상기 전도성막(8,9)는 서로 번갈아 가면서 위치하며, 전도성막(8,9)간의 커플링 캐패시턴스를 줄이기 위하여, 전도성막(9)에는 접지전압(ground voltage: Vss)을 가한다. 그러나, 이 구조에서는 비록 전도성막(8)을 전송되는 신호의 왜곡을 일부 줄일 수 있으나, 전도성막(8)의 윗부분은 실딩되지 않았으므로 이 부분을 통해 다른 전도성막(8)과의 커플링현상으로 인한 캐패시턴스는 막지 못하므로 전송신호의 왜곡문제를 개선하는데는 여전히 큰 효과를 거둘 수 없는 것이다.
본 발명의 목적은 상기한 바와 같은 종래 반도체소자의 배선구조에 있어서의 문제점을 개선하기 위해 안출된 것으로, 배선간의 커플링 현상으로 인한 캐패시턴스의 발생을 억제하여 전송되는 신호의 왜곡을 줄일 수 있도록 된 반도체소자의 배선구조를 제공함에 있다.
본 발명의 또 다른 목적은 배선을 둘러싸도록 실딩하여 전송신호의 왜곡을 줄일 수 있도록 된 반도체소자의 배선구조 형성방법을 제공함에 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 바람직한 일실시예에 따르면, 기판상에 형성된 복수개의 제1전도성막과; 상기 제1전도성막의 하면과 상면, 그리고 양측면을 감싸고 상기 제1전도성막과 절연막에 의해 절연되고, 접지전압이 인가되는 제2전도성막을 포함하여 구성된 것을 특징으로 하는 반도체소자의 배선구조가 제공된다.
또한, 본 발명에 바람직한 일실시예에 따른 반도체소자의 배선구조는 형성방법은 기판상에 접지전압이 인가되는 제1전도성막을 형성하는 단계와, 상기 제1전도성막상에 제1절연막을 형성하는 단계와, 상기 제1절연막을 선택식각하여 복수개의 제1홈을 형성하는 단계와, 상기 제1홈과 상기 제1절연막상에 제2전도성막을 형성하는 단계와, 상기 제2전도성막을 선택식각하여, 상기 제1전도성막과 연결된 제1패턴과 상기 제1전도성막과 연결되지 않은 제2패턴을 형성하는 단계와, 상기 제1 및 제2패턴을 포함한 상기 제1절연막상에 제2절연막을 형성하는 단계와, 상기 제1패턴에 대응하는 상기 제2절연막을 선택식각하여 제2홈을 형성하는 단계와, 상기 제2홈을 포함하는 상기 제2절연막상에 제3전도성막을 형성하는 단계를 포함하여 이루어진다.
이하, 본 발명에 따른 반도체소자의 배선구조 및 그 형성방법의 실시예를 첨부도면을 참조하여 상세히 설명한다.
도 4에 도시한 바와 같이, 본 발명의 제1실시예에 따른 반도체소자의 배선구조는 그의 상면에 소자(예를 들면 트랜지스터, 캐패시터 등)(도시안됨)가 형성된 기판(100)이 있고, 그 기판(100) 상에는 신호를 전송하는 역할을 하는 복수개의 신호전도성막(140)이 알루미늄 등과 같은 물질로 사진식각공정에 의해 형성되어 있고, 상기 신호전도성막(140)은 접지전압(Ground voltage: Vss)에 연결되며 역시 알루미늄 등과 같은 물질로 형성된 임의전도성막(120)에 의해 서로 격리되도록 둘러싸여 있다. 상기 신호전도성막(40)과 같이 임의전도성막(120)의 사이에는 커플링효과를 제거하기 위하여 산화막 등의 물질로된 절연막(130)으로 채워져 있다.
도 5는 본 발명에 따른 반도체소자의 배선구조의 제2실시예로서 제1실시예와 유사한 구조이므로 동일부분에는 동일부호를 사용하여 설명한다. 이 실시예에서는 신호전도성막(140)은 일정거리만큼 이격되어 있고, 이에따라 그 신호전도성막(140)을 실딩하도록 둘러싸는 임의전도성막(120)도 중간부분이 일정거리만큼 이격되어 상기 임의전도성막(120)의 하면만 서로 연결되어 있는 구조이다. 상기 신호전도성막(140)과 상기 임의전도성막(120)의 사이에는 커플링효과를 제거하기 위하여 산화막 등의 물질로된 절연막(130)으로 채워져 있다.
도 6은 본 발명에 따른 반도체소자의 배선구조의 제3실시예로서 제2실시예와 유사한 구조이므로 동일부분에는 동일부호를 사용하여 설명한다. 이 실시예에서는 신호전도성막(140)이 일정거리만큼 서로 이격되어 있고, 이에 따라 그 신호전도성막(140)을 실딩하도록 둘러싸는 임의전도성막(120)은 중간부분이 일정거리만큼 이격되어 있고, 단지 그 임의전도성막(120)의 상면만 사로 연결되어 있다. 상기 신호전도성막(140)과 상기 임의전도성막(120)의 사이에는 커플링효과를 제거하기 위하여 산화막 등의 물질로된 절연막(130)으로 채워져 있다.
도 7은 본 발명에 따른 반도체소자의 배선구조의 제4실시예로서 제2 및 제3실시예와 유사한 구조이므로 동일부분에는 동일부호를 사용하여 설명한다. 이 실시예에서는 신호전도성막(140)이 일정거리만큼 서로 이격되어 있고, 이에 따라 그 신호전도성막(140)을 실딩하도록 둘러싸는 임의전도성막(120)도 중간부분이 일정거리만큼 이격되어 있다. 상기 신호전도성막(140)과 상기 임의전도성막(120)의 사이에는 커플링효과를 제거하기 위하여 산화막 등의 물질로 된 절연막(130)으로 채워져 있다.
이하, 도 8의 (A) 내지 (H)를 참조하여 본 발명에 따른 반도체 소자의 배선 구조 형성방법을 설명한다.
도 8(A)에 도시한 바와 같이, 그의 상면에 소자(예를 들면 트랜지스터, 캐패시터 등)(도시안됨)가 형성된 기판(100)이 있고, 그 기판(100)의 상면 일정영역에 제1전도성막(120a)이 형성되고, 그 제1전도성막(120a)과 기판(100)상에 산화막과 같은 물질로 된 제1절연막(130a)이 형성된다.
도 8(B)에 도시한 바와 같이, 상기 제1절연막(130a)의 일정영역을 선택적으로 식각하여 복수개의 제1홈(groove)(22)을 형성한다.
도 8(C)에 도시한 바와 같이, 상기 제1홈(22)을 포함한 상기 제1절연막(130a)상에 제2전도성막(120b)을 형성한다. 이때, 상기 제1홈(22)은 제2전도성막(120b)에 의해 충진(filling)되어 상기 제2전도성막(120b)은 상기 제1전도성막(120a)과 연결된다.
도 8(D)에 도시한 바와 같이, 상기 제2전도성막(120b)의 일정영역을 선택적으로 식각하여 상기 제1전도성막(120a)과 연결된 제1패턴(120c)과, 상기 제1전도성막(120a)과 연결되지 않고 상기 제1패턴(120c)의 사이에 위치하는 제2패턴(140)을 형성한다. 상기 제2패턴(140)은 신호전도성막으로 사용된다.
도 8(E)에 도시한 바와 같이, 상기 제1 및 제2패턴(120c, 140)과 상기 제1절연막(130a)상에 제2절연막(130b)을 형성한다.
도 8(F)에 도시한 바와 같이, 상기 제2절연막(130b)의 일정영역을 선택적으로 식각하여 상기 제1패턴(120c)의 상면이 노출되도록 복수개의 제2홈(24)을 형성한다.
도 8(G)에 도시한 바와 같이, 상기 제2홈(24)을 포함하는 제2절연막(130b)상에 제3전도성막(120e)을 형성한다. 이때, 상기 제2홈(24)은 상기 제3전도성막(120e)에 의해 충진(filling)되고, 상기 제1패턴(120c)과 상기 제3전도성막(120e)이 연결된다.
도 8(H)에 도시한 바와 같이, 상기 제3전도성막(120e)의 일정영역을 선택적으로 식각하고, 상기 제1 및 제2절연막(130a, 130b)으로 이루어진 절연막(130)을 선택적으로 식각하여 제거함으로써, 제2패턴(140)을 둘러싸는 임의전도성막(120)을 형성한다.
도 9는 상기 도 8(B)의 평면도로서, 제1홈(22)은 일정한 폭을 가지고 기판(100)의 길이방향으로 길게 띠모양으로 형성되어 있다.
도 10(A)에 도시한 바와 같이, 상기 도 4의 신호전도성막(140)의 지점 P6에서의 신호파형 Q6는 P5에서의 신호파형 Q5에 비해 약간의 지연이 생긴것을 알 수 있다. 그러나, 도 10(B)에 도시한 바와 같이, 상기 도 4의 또 다른 신호전도성막(140)의 지점 P7에서의 신호파형 Q7과 P8에서의 신호파형 Q8의 왜곡이 없이 일치된다.
상기 실시예에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 배선구조에 의하면, 신호를 전송하는 신호전도성막을 접지전압(Vss)에 연결된 임의전도성막으로 실딩하도록 둘러싸서 인접한 다른 신호전도성막과의 커플링 현상으로 인한 캐패시턴스의 발생을 억제하여 전송되는 신호 파형의 왜곡을 방지할 수 있는 효과가 있다.

Claims (7)

  1. 기판상에 형성된 복수개의 신호전도성막과;
    상기 신호전도성막의 하면과 상면, 그리고 양측면을 감싸고 상기 신호전도성막으로부터 절연막에 의해 절연되고, 접지전압이 인가되는 임의전도성막을 포함하여 구성된 것을 특징으로 하는 반도체소자의 배선구조.
  2. 제1항에 있어서, 상기 신호전도성막은 서로 일정거리 떨어져 있고, 상기 임의전도성막은 하면이 서로 연결되어 있고 상면은 일정거리만큼 이격된 것을 특징으로 하는 반도체소자의 배선구조.
  3. 제1항에 있어서, 상기 신호전도성막은 서로 일정거리 떨어져있고, 상기 임의전도성막은 상면이 서로 연결되어 있고 하면은 일정거리만큼 이격된 것을 특징으로 하는 반도체소자의 배선구조.
  4. 제1항에 있어서, 상기 신호전도성막은 서로 일정거리 떨어져 있고, 상기 임의전도성막도 서로 일정거리만큼 이격된 것을 특징으로 하는 반도체소자의 배선구조.
  5. 기판상에 접지전압이 인가되는 제1전도성막을 형성하는 단계와,
    상기 제1전도성막상에 제1절연막을 형성하는 단계와,
    상기 제1절연막을 선택식각하여 복수개의 제1홈을 형성하는 단계와,
    상기 제1홈과 상기 제1절연막상에 제2전도성막을 형성하는 단계와,
    상기 제2전도성막을 선택식각하여, 상기 제1전도성막과 연결된 제1패턴과 상기 제1전도성막과 연결되지 않은 제2패턴을 형성하는 단계와,
    상기 제1 및 제2패턴을 포함한 상기 제1절연막상에 제2절연막을 형성하는 단계와,
    상기 제1패턴에 대응하는 상기 제2절연막을 선택식각하여 제2홈을 형성하는 단계와,
    상기 제2홈을 포함하는 상기 제2절연막상에 제3전도성막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 배선형성방법.
  6. 제5항에 있어서, 상기 제2패턴은 신호전도성막인 것을 특징으로 하는 반도체소자의 배선형성방법.
  7. 제5항에 있어서, 상기 제1 및 제2홈은 일정한 폭을 가지고 상기 기판의 길이를 따라 길게 띠모양으로 형성된 것을 특징으로 하는 반도체소자의 배선형성방법.
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