CN101593743B - 集成电路元件 - Google Patents

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Abstract

一种集成电路元件，包括基底，于基底的相反侧上具有交错部分的第一导线，且交错部分通过基底穿孔而彼此电性连接，以及于基底的相反侧上具有交错部分的第二导线，且交错部分通过基底穿孔而彼此电性连接，其中当第一导线与第二导线位于基底的不同侧上时，第一导线相对于垂直于基底的表面的方向轴而越过第二导线。本发明使用基底穿孔的双绞线可减小互补信号上的串音效应。再者，可较容易地调整特性阻抗，且可通过材料层的厚度以及双绞线中的材料来作调整。另一优点是，可将有源元件设置于双绞线中，而使有源元件与双绞线信号可以预期的方式互相影响。

Description

集成电路元件
技术领域
本发明涉及半导体元件，特别涉及使用基底穿孔(through substrate vias，TSVs)于集成电路上形成双绞线(twisted pairs)。
背景技术
集成电路通常包括电性连接至电子元件的导电通路(electrical traces)，例如连接至晶体管、电容、电阻、及其他相似元件。随着集成电路尺寸的缩小，电子构件(electrical components)如导电通路及电子元件彼此间变得更接近。如本领域普通技术人员所知，串音(cross talk)现象可能会发生，即于一线路上传输的信号可能会对其他线路造成不良的效应。这个问题随着电路的缩小化与电路密度的增加变得越来越棘手。
一种减小串音效应的方法是遮蔽(shield)受影响的导电通路。在此方法中，关键信号(critical signals)例如时钟脉冲信号(clock signals)被电性连接至接地(ground)的金属线路(metal traces)与介层孔(vias)所围绕或遮蔽。在此方法中，连接至接地的遮蔽结构可避免其他电性信号到达或影响时钟脉冲信号。然而，此方法需要显著的大空间才能实施，因此，需要更大的裸片以容纳电路。
在其他方法中，通过多层金属层而形成差动信号(differential signals)的双绞线(twisted pair)或单端信号(single-ended signal)及参考信号(reference signal)的双绞线。然而，在此方法中，双绞线因特性阻抗(characteristic impedance)而具有受限的可调性(tenability)。再者，双绞线中心(core)的材料不易改变，且元件无法放置于中心以进一步影响信号的特性。此方法由于属三维立体空间的设计，因此也需要额外的裸片空间与许多金属层。
因此，业界亟需一系统与方法，在只需较小裸片空间的情形下，避免或减小串音现象。
发明内容
为了解决现有技术存在的上述问题，本发明提供一种集成电路元件，包括基底，于基底的相反侧上具有交错部分的第一导线，且交错部分通过基底穿孔而彼此电性连接，以及于基底的相反侧上具有交错部分的第二导线，且交错部分通过基底穿孔而彼此电性连接，其中当第一导线与第二导线位于基底的不同侧上时，第一导线相对于垂直于基底的表面的方向轴而越过第二导线。
本发明另提供一种集成电路元件，包括具有第一侧与第二侧的基底，具有第一部分于第一侧上、第二部分于第二侧上、与第三部分于第一侧上的第一导线，其中第一部分通过第一基底穿孔而电性连接至第二部分，且第二部分通过第二基底穿孔而电性连接至第三部分，以及具有第四部分于第二侧上、第五部分于第一侧上、与第六部分于第二侧上的第二导线，其中第四部分通过第三基底穿孔而电性连接至第五部分，且第五部分通过第四基底穿孔而电性连接至第六部分，第二导线与第一导线形成双绞线。
本发明又提供一种集成电路元件，包括基底，第一导电通路，包括于基底的相反侧上的交错部分，以及第二导电通路，包括于基底的相反侧上的交错部分，第一导电通路与第二导电通路在基底的相反侧上彼此交错重叠。
本发明使用基底穿孔的双绞线可减小互补信号上的串音效应。再者，可较容易地调整特性阻抗，且可通过材料层的厚度以及双绞线中的材料来作调整。另一优点是，可将有源元件设置于双绞线中，而使有源元件与双绞线信号可以预期的方式互相影响。
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合附图，作详细说明如下。
附图说明
图1a与图1b分别显示本发明实施例的双绞线的俯视图与侧视图。
图2显示本发明实施例中，使用基底穿孔的双绞线的部分剖面图。
图3显示本发明其他实施例中，使用基底穿孔的双绞线的部分剖面图。
图4的俯视图显示本发明实施例的使用基底穿孔的双绞线的使用。
上述附图中的附图标记说明如下：
100、414～双绞线；110、112、230、232～导线；114～基底；120、122、124～部分；116～圆圈；121、123、210、220～基底穿孔；CLK、、418～时钟脉冲信号；212、214～时钟脉冲信号接点；222、224～互补时钟脉冲信号接点；240～电路；250～层间介电层；252～保护层；M1、M2、Mn～金属层；410～金属间介电层；420～裸片；412～时钟脉冲产生电路；416～分接。
具体实施方式
现请参照图1a与图1b，其分别显示本发明实施例的双绞线100的俯视图与侧视图。双绞线100包括第一导线110与第二导线112，第一导线110与第二导线112在基底114的相反侧上皆包括导电通路的交错部分。为了便于显示，图1a中的第一导线110以单线(single line)表示，而第二导线112以双线(double line)表示，而图1b中的第一导线110以空白的长方形表示，而第二导线112以具有斜线的长方形表示。图1a中的虚线代表基底114电路侧的相反侧上的线路。圆圈116代表电性连接基底114相反侧上的导电通路的基底穿孔(through-substrate vias，TSVs)，与可能的介层孔内连线金属层。
如图1a与图1b所示，第一导线110包括延伸于基底114的第一表面上的第一部分120。第一部分120通过第一基底穿孔121而电性连接至延伸于基底114的第二(相反)表面上的第二部分122。第二部分122通过第二基底穿孔123而电性连接至延伸于基底114的第一表面上的第三部分124。重复此工艺以将第一导线110于两方向上延伸至所需的长度。应注意的是图1a中的基底穿孔121未显示于图1b中，这是因为基底穿孔121位于显示在图1b中的其他基底穿孔之后。
相似地，第二导线112也包括位于基底114的相反侧的交错部分，且通过基底穿孔和/或一个或更多的介层孔与中间金属层而彼此电性连接。
本领域普通技术人员当可明了双绞线100是通过第一导线110与第二导线112的缠绕(entwining)而形成。当第一导线110与第二导线112位于基底的相反侧上时，第一导线110越过第二导线112(通过沿着垂直于基底114的主表面或俯视图的一方向轴观察)。如此一来，基底可避免第一导线110与第二导线112交错时彼此接触。
图2显示本发明实施例中，显示于图1a的双绞线100沿着切线A-A的剖面图。在此实施例中，双绞线100包括互补信号(complementary signals)，例如时钟脉冲信号CLK与互补时钟脉冲信号
Figure GSB00000218676400041
第一基底穿孔210电性连接至位于基底114的电路侧的第一时钟脉冲信号接点212以及位于基底114的背侧的第二时钟脉冲信号接点214。相似地，第二基底穿孔220电性连接至位于基底114的电路侧的第一互补时钟脉冲信号接点222以及位于基底114的背侧的第二互补时钟脉冲信号接点224。
第一导线230电性连接至第二互补时钟脉冲信号接点224，并延伸进入第二时钟脉冲信号接点214之后的页面(以虚线表示)。第二导线232电性连接至第一时钟脉冲信号接点212，并延伸进入第一互补时钟脉冲信号接点222之后的页面。
基底114较佳包括块材硅基底，但也可使用其他基底，例如GaAs、InP、Si/Ge、SiC、或其相似物。也可使用绝缘层上覆硅(SOI)基底。应注意的是基底可能包括其他材料层。例如，基底可包括介电材料层(如层间介电层、金属间介电层、及其相似物)、应力引发层(stress-inducing layer)、导电/金属层、和/或其相似物。基底可更包括一个或多个电路侧，其中半导体元件如晶体管、电阻、电容、及其相似物可形成于其中。如此，双绞线之间的空间(即双绞线的中心)可包括不同的材料，且可为不均一的(non-uniform)。
基底穿孔210与220可以任何适合的技术与材料来形成。例如，基底穿孔210与220的形成可借着蚀刻出穿入部分基底的导通孔，并于其中沉积导电材料，之后可将基底的背侧薄化而于基底的背侧露出基底穿孔210与220。在其他技术中，基底穿孔210与220的形成可借着蚀刻出穿入部分基底的导通孔，并于导通孔中沉积介电层。在此实施例中，导通孔中的介电层将于基底的背侧薄化后移除，并接着于导通孔中沉积导电材料。
基底穿孔210与220中可填入的导电材料例如包括铝、铜、其他金属、合金、掺杂多晶硅、前述的组合、和/或前述的相似物。基底穿孔较佳是填充金属。再者，基底穿孔210与220可具有衬层(liner)，例如阻挡层，其较佳由介电材料所形成，例如氧化物、氮化物、或其相似物。
半导体电路(广泛地以电路240表示)的制造借着于基底114中形成有源区，沉积各种绝缘层、导电层、及半导体层于基底上，并将这些材料层于之后的工艺中图案化。电路240例如包括一个或多个晶体管、电容、电阻、二极管、及其相似物。
图2更显示一层间介电层(ILD)250于基底114上。层间介电层250较佳包括一层或多层介电材料，例如氧化物、氮化物、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、氟化硅玻璃、氟化氧化硅玻璃(FSG)、或任何电性绝缘材料。层间介电层250可包括具有或不具有中间蚀刻停止层的叠层。接点(未显示)可穿过层间介电层250而形成，以将金属内连线(未显示)电性连接至下方的电路240。
基底114的背侧较佳以保护层252覆盖以避免与基底114的半导体材料接触。保护层252可例如为等离子体辅助未掺杂硅玻璃(USG)材料或其他介电材料。
应注意的是，所显示的基底穿孔210与220为了方便表示，仅包括由层间介电层250延伸至基底114背侧的单一插塞(single plug)。在其他实施例中，可使用多次蚀刻和/或沉积工艺来形成基底穿孔210与220，而基底穿孔210与220可包括由层间介电层250上的一层或多层介电层延伸至基底114背侧的单一插塞。
在一实施例中，第二时钟脉冲信号接点214、第二互补时钟脉冲信号接点224、及与的电性连接的导电通路(例如第一导线230)可使用任何适合的技术形成于基底114背侧的保护层252上。在其他实施例中，第二时钟脉冲信号接点214与第二互补时钟脉冲信号接点224电性连结至其上设置有导电通路(conductive traces)的线路基底或其他半导体元件。
图3显示类似于图2的结构的实施例，其差异在于第二导线232形成于高于金属层M1的金属层上。本领域普通技术人员当可明了，在图2所显示的实施例中，电性连接至互补信号对的每一信号的基底穿孔的导电通路(例如第二导线232)形成于第一金属层M1上。在其他实施例中，导电通路可形成在不同的金属层中，例如显示于图3中的金属层Mn。
在此实施例中，可沉积一层或多层金属间介电层(IMD)410于层间介电层250上。金属层M2-Mn形成于金属间介电层中，而使金属层M2-Mn通过介电材料而彼此分离。应注意的是，这些金属间介电层410可皆包括一层或多层的介电材料，例如氧化物、氮化物、磷硅玻璃、硼磷硅玻璃、氟化硅玻璃、氟化氧化硅玻璃、或任何电性绝缘材料，且于期间可包括或不包括蚀刻停止层。
应注意的是，互补信号的导电通路可形成于不同的金属层上。例如，时钟脉冲信号CLK的导电通路可形成于一金属层上，而互补时钟脉冲信号
Figure GSB00000218676400061
的导电通路可形成于其他金属层上。应注意的是，为了方便显示，所显示的基底穿孔210与220由层间介电层250延伸进入基底114。在其他实施例中，基底穿孔210与220可由基底114的一表面或其中一金属间介电层410的一表面而延伸进入基底114。
图4显示本发明实施例的双绞线的使用。在此实施例中，裸片420具有时钟脉冲产生电路412形成于其上，以供其他电路(未显示)使用。时钟脉冲产生电路412产生双绞线414，其包括时钟脉冲信号CLK与互补时钟脉冲信号
Figure GSB00000218676400062
时钟脉冲信号CLK与互补时钟脉冲信号
Figure GSB00000218676400063
随着双绞线414而沿着裸片420(或一电路)的周边延伸，其中双绞线414的可设计成类似于一个或多个图1-图3所示的实施例。由于电路的需要，周期性地设置分接(Taps)416以提供用以决定操作时序(operational timing)的时钟脉冲信号418。
以上所讨论使用基底穿孔的双绞线的实施例可减小互补信号上的串音效应。再者，可较容易地调整特性阻抗，且可通过材料层的厚度以及双绞线中的材料来作调整。另一优点是，可将有源元件设置于双绞线中，而使有源元件与双绞线信号可以预期的方式互相影响。
虽然本发明已以数个较佳实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (13)

1.一种集成电路元件，包括：
一基底；
一第一导线，于该基底的相反侧上具有交错部分，且所述交错部分通过基底穿孔而彼此电性连接；以及
一第二导线，于该基底的相反侧上具有交错部分，且所述交错部分通过基底穿孔而彼此电性连接，其中当该第一导线与该第二导线位于该基底的不同侧上时，该第一导线相对于垂直于该基底的一表面的一方向轴而越过该第二导线；以及
有源元件，形成于该第一导线与该第二导线的一中心区中。
2.如权利要求1所述的集成电路元件，其中该第一导线与该第二导线包括一时钟脉冲信号与一互补时钟脉冲信号。
3.如权利要求1所述的集成电路元件，其中该第一导线于该基底的一电路侧的部分形成于一金属层中。
4.如权利要求3所述的集成电路元件，其中该第一导线于该基底的该电路侧的该部分通过一个或多个延伸于金属层间的介层孔而电性连接至相应的该些基底穿孔。
5.如权利要求1所述的集成电路元件，其中该第一导线与该第二导线的一中心区中的材料是不均一的。
6.一种集成电路元件，包括：
一基底，具有一第一侧与一第二侧；
一第一导线，具有一第一部分于该第一侧上、一第二部分于该第二侧上、与一第三部分于该第一侧上，其中该第一部分通过一第一基底穿孔而电性连接至该第二部分，且该第二部分通过一第二基底穿孔而电性连接至该第三部分；以及
一第二导线，具有一第四部分于该第二侧上、一第五部分于该第一侧上、与一第六部分于该第二侧上，其中该第四部分通过一第三基底穿孔而电性连接至该第五部分，且该第五部分通过一第四基底穿孔而电性连接至该第六部分，该第二导线与该第一导线形成一双绞线；以及
有源元件，形成于该双绞线中的一中心区。
7.如权利要求6所述的集成电路元件，其中该第一导线与该第二导线位于该基底的一电路侧的部分形成于该基底上的一层或多层金属层中，其中该基底包括一半导体基底。
8.如权利要求6所述的集成电路元件，还包括一个或多个介层孔与一个或多个金属层，介于该第一基底穿孔与该第一部分之间。
9.如权利要求6所述的集成电路元件，其中该双绞线的一中心区中的材料是不均一的。
10.如权利要求6所述的集成电路元件，其中该第一导线与该第二导线包括一时钟脉冲信号与一互补时钟脉冲信号。
11.一种集成电路元件，包括：
一基底；
一第一导电通路，包括于该基底的相反侧上的交错部分；
一第二导电通路，包括于该基底的相反侧上的交错部分，该第一导电通路与该第二导电通路在该基底的相反侧上彼此交错重叠，其中该第一导电通路与该第二导电通路形成双绞线；以及
有源元件，形成于该双绞线中的一中心区。
12.如权利要求11所述的集成电路元件，其中该第一导电通路包括多个基底穿孔，电性连接至该基底的相反侧上的导电区。
13.如权利要求12所述的集成电路元件，还包括一个或多个介层孔与一个或多个金属层，介于该些导电区与该些基底穿孔之间。
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