TW201304058A - 傳輸線結構 - Google Patents

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Abstract

本發明揭示一種傳輸線結構，包括至少一第一信號傳輸線及一對接地傳輸線，埋設於一介電層內的一第一層位，其中該對接地傳輸線位於第一信號傳輸線的二側。一第一接地層位於該介電層內低於第一層位的一第二層位，且一第二接地層位於該介電層內高於第一層位的一第三層位。一第一對介層連接窗及一第二對介層連接窗埋設於介電層內，其中第一對介層連接窗將該對接地傳輸線電性連接於第一接地層，且第二對介層連接窗將該對接地傳輸線電性連接於第二接地層。

Description

傳輸線結構
本發明係有關於一種位於積體電路(integrated circuit,IC)內的傳輸線，特別是有關於一種低串音(crosstalk)傳輸線結構。
積體電路使用了形成於半導體基底內及/或其上的多種微電子裝置，用以執行多種功能。這些電路需要許多的導電路徑，以提供微電子裝置之間的通信和連接。因此，基底表面上完整的積體電路通常包括由絕緣材料所構成的多個堆疊層，每一層內具有導電部分，其稱之為傳輸線，用以使這些微電子裝置互相連接。
而隨著積體電路複雜度的增加以及不斷地微縮化，面對電磁干擾(electromagnetic interference,EMI)問題的困難度也隨之增加。當電子裝置/部件為高速及具有高裝置密度時便會產生雜訊干擾。而在一個優質的傳輸線設計中，具備了最小化的信號延遲、失真以及串音干擾(crosstalk noise)。串音主要是由信號傳輸線之間的電磁耦合所產生的雜訊干擾，且會降低信號品質。相鄰的信號傳輸線之間的電性耦合(例如，電容耦合及電感耦合)會引發串音。當越來越多的功能整合於一半導體基底上時，需要更多的傳輸線，因此相鄰的信號傳輸線之間的電性耦合會變得更大，引發雜訊干擾或破壞進入系統內的信號。
因此，有必要尋求一種新的傳輸線結構，其能夠改善上述的問題。
有鑒於此，本發明之目的在於提供改良式的傳輸線結構，以解決相鄰的信號傳輸線之間的串音的問題。
本發明一實施例提供一種傳輸線結構，包括：一介電層，設置於一基底上；至少一第一信號傳輸線，埋設於介電層內的一第一層位；一對接地傳輸線，埋設於介電層內的第一層位，且位於第一信號傳輸線的二側；一第一接地層，位於介電層內低於第一層位的一第二層位，且位於第一信號傳輸線以及該對接地傳輸線的下方；一第二接地層，位於介電層內高於第一層位的一第三層位，且位於第一信號傳輸線以及該對接地傳輸線的上方；一第一對介層連接窗，埋設於介電層內，且將該對接地傳輸線電性連接於第一接地層；以及一第二對介層連接窗，埋設於介電層內，且將該對接地傳輸線電性連接於第二接地層。
本發明所提出之傳輸線結構，藉由一對接地傳輸線、第一接地層及第二接地層、第一對介層連接窗以及第二對介層連接窗的排置，可有效抑制相鄰的信號傳輸線之間的串音干擾。
以下說明包含了本發明實施例之製作與目的。然而，可輕易了解以下說明在於闡明本發明實施例之製做與使用，並非用於限定本發明的範圍。在圖式及內文中，相同或相似的部件係使用相同或相似的標號。再者，為了圖式的簡化與便利性，圖式中部件的外形及厚度得以放大。另外，未繪示或未揭露於圖式及內文中的部件係熟習技藝中慣用的部件。
請參照第1A及1B圖，其分別為根據本發明一實施例之用於一積體電路(IC)的傳輸線結構10之平面示意圖以及沿第1A圖中1B-1B’線之剖面示意圖。在本實施例中，傳輸線結構10包括一半導體基底100以及設置於半導體基底100的前表面上的一介電層(dielectric layer)102。此處，「前表面」表示一主動面(active surface)。半導體基底100可包括矽基底或其他半導體材料基底。半導體基底100可具有一裝置區且裝置區內可包含各種元件，例如電晶體、電阻及其他習知的半導體元件。半導體基底100也可包含導電層、絕緣層或隔離結構。導電層通常包括金屬，例如銅，通常用於半導體工業中，用以作為半導體基底100內及其上分離的裝置的接線。為了簡化圖式，此處僅繪示出一平整的基底。介電層102可包括一內層介電(interlayer dielectric,ILD)層及/或位於其上的金屬層間介電(intermetal dielectric,IMD)層。介電層102可透過化學氣相沉積(chemical vapor deposition,CVD)、低壓化學氣相沉積(low pressure CVD,LPCVD)、電漿增強化學氣相沉積(plasma enhanced CVD,PECVD)、高密度電漿化學氣相沉積(high density plasma CVD,HDPCVD)、或其他習知沉積技術形成之，且可包括氧化矽、氮化矽(例如，SiN或Si3N4)、氮氧化矽(例如，SiON)、碳化矽(例如，SiC)、碳氧化矽(例如，SiOC)、低介電材料(low k material)(例如，氟矽玻璃(fluorinated silicate glass,FSG)、摻雜碳的氧化物、甲基矽酸鹽類(methyl silsequioxane,MSQ)、含氫矽酸鹽類(hydrogen silsequioxane,HSQ)、或氟四乙基矽酸鹽(fluorine tetra-ethyl-orthosilicate,FTEOS))或其組合。此外，金屬連接(未繪示)可形成於內層介電層內。
一第一信號傳輸線106b埋設於介電層102內的一第一層位。第一信號傳輸線106b可用於傳輸一高頻信號。一對接地傳輸線106a埋設於介電層102內相同於第一層位的層位，使第一信號傳輸線106b與該對接地傳輸線106a共平面。在本實施例中，該對接地傳輸線106a位於第一信號傳輸線106b的二側。該對接地傳輸線106a與第一信號傳輸線106b可由相同的導電層所構成，例如多晶矽或金屬導電層。
第一信號傳輸線106b與其他埋設於介電層102內相同於第一層位的層位且位於該對接地傳輸線106a外側的信號傳輸線(未繪示)之間的雜訊干擾，幾乎可受到該對接地傳輸線106a的抑制。
一第一接地層104埋設於介電層102內低於第一層位的一第二層位，且實質上位於第一信號傳輸線106b與該對接地傳輸線106a的下方。在本實施例中，第一層位可為第二層位的下一個層位。在其他實施例中，第一層位可為第二層位的下二或多個層位。
一第二接地層112埋設於介電層102內高於第一層位的一第三層位，且實質上位於第一信號傳輸線106b與該對接地傳輸線106a的上方，使得第二接地層112實質上對準於第一接地層104。在本實施例中，第三層位可為第一層位的下一個層位。在其他實施例中，第三層位可為第一層位的下二或多個層位。第一接地層104及/或第二接地層112可包括多晶矽或金屬。在一實施例中，第一接地層104及/或第二接地層112可為一實心平板層(solid plate layer)。在其他實施例中，第一接地層104及/或第二接地層112可具有至少一開口，例如圓洞、狹縫或其它形狀的開口。請參照第2圖，其為第1A及1B圖中第一接地層104或第二接地層112之平面示意圖，第一接地層104及/或第二接地層112可具有複數個開口111而構成一格柵層。
請參照第1A及1B圖，至少一第一對介層連接窗(via connector)108埋設於介電層102內，且將該對接地傳輸線106a電性連接於第一接地層104。需注意的是雖然第1A圖中繪示了三對的第一對介層連接窗108，然而實際的數量是取決於設計需求。至少一第二對介層連接窗110埋設於介電層102內，且將該對接地傳輸線106a電性連接於第二接地層112。需注意的是雖然第1A圖中繪示了三對的第二對介層連接窗110，然而實際的數量也是取決於設計需求。在本實施例中，第一對介層連接窗108的每一個及第二對介層連接窗110的每一個可分別包括至少一插塞式介層連接窗(via-plug connector)。
另外，請參照第3圖，其為根據本發明另一實施例之用於積體電路的傳輸線結構的平面示意圖，其中相同於第1A及1B圖的部件係使用相同的標號並省略其說明。在本實施例中，第一對介層連接窗108的每一個及第二對介層連接窗110的每一個可分別包括至少一狹縫式介層連接窗(via-slot connector)。
第一信號傳輸線106b與其他傳輸線(埋設於介電層102內不同於第一層位的層位，且高於第二接地層112或低於第一接地層104，未繪示)之間的雜訊干擾幾乎可受到第一接地層104或第二接地層112的抑制。
請參照第4圖，其為根據本發明另一實施例之用於積體電路的傳輸線結構的剖面示意圖，其中相同於第1A及1B圖的部件係使用相同的標號並省略其說明。在本實施例中，複數個第一信號傳輸線106b埋設於介電層102內的第一層位，且位於一對接地傳輸線106a之間。在一實施例中，一第二信號傳輸線206b埋設於具有第一信號傳輸線106b及第一接地層104的介電層102內，且位於第一層位與第二層位之間的一層位，並使第二信號傳輸線206b位於第一對介層連接窗108之間。在其他實施例中，複數個第二信號傳輸線206b(例如，二個第二信號傳輸線206b)埋設於介電層102內，且位於第一對介層連接窗108之間。第一對介層連接窗108的每一個可包括至少一插塞式或狹縫式介層連接窗。舉例來說，第一對介層連接窗108的每一個包括：二個插塞式或狹縫式介層連接窗108a及108c，以及夾設於插塞式或狹縫式介層連接窗108a及108c之間並與該二者直接接觸的一導電連接層108b，其中導電連接層108b可埋設於介電層102內相同於第二信號傳輸線206b所處層位的層位。需注意的是雖然第4圖中繪示了二個插塞式或狹縫式介層連接窗108a及108c，然而第一對介層連接窗108的每一個中，插塞式或狹縫式介層連接窗的實際的數量是取決於設計需求。
請參照第5圖，其繪示出根據本發明另一實施例之用於積體電路的傳輸線結構剖面示意圖，其中相同於第1A及1B圖的部件係使用相同的標號並省略其說明。在本實施例中，複數個第一信號傳輸線106b埋設於介電層102內的第一層位，且位於一對接地傳輸線106a之間。在一實施例中，一第三信號傳輸線306b埋設於具有第一信號傳輸線106b及第二接地層112的介電層102內，且位於第一層位與第三層位之間的一層位，並使第三信號傳輸線306b位於第二對介層連接窗110之間。在其他實施例中，複數個第三信號傳輸線306b(例如，二個第三信號傳輸線306b)埋設於介電層102內，且位於第二對介層連接窗110之間。第二對介層連接窗110的每一個可包括至少一插塞式或狹縫式介層連接窗。舉例來說，第二對介層連接窗110的每一個包括：二個插塞式或狹縫式介層連接窗110a及介層連接窗110c，以及夾設於插塞式或狹縫式介層連接窗110a及110c之間並與該二者直接接觸的一導電連接層110b，其中導電連接層110b可埋設於介電層102內相同於第三信號傳輸線306b所處層位的層位。同樣地，需注意的是雖然第5圖中繪示了二個插塞式或狹縫式介層連接窗110a及110c，然而第二對介層連接窗110的每一個中，插塞式或狹縫式介層連接窗的實際的數量是取決於設計需求。
根據上述實施例，透過一對接地傳輸線106a、第一接地層104及第二接地層112、夾設於第一接地層104與接地傳輸線106a之間的第一對介層連接窗108以及夾設於第二接地層112與接地傳輸線106a之間的第二對介層連接窗110的排置，可有效抑制串音干擾。因此，傳輸線結構中的傳輸線的信號品質得以改善。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10．．．傳輸線結構
100．．．半導體基底
102．．．介電層
104．．．第一接地層
106a．．．接地傳輸線
106b．．．第一信號傳輸線
108．．．第一對介層連接窗
108a、108c、110a、110c．．．插塞式或狹縫式介層連接窗
108b、110b．．．導電連接層
110．．．第二對介層連接窗
111．．．開口
112．．．第二接地層
206b．．．第二信號傳輸線
306b．．．第三信號傳輸線
第1A圖係根據本發明一實施例之用於積體電路的傳輸線結構之平面示意圖；
第1B圖係沿第1A圖中1B-1B’線之剖面示意圖；
第2圖係第1A及1B圖中第一或第二接地層之平面示意圖；
第3圖係根據本發明另一實施例之用於積體電路的傳輸線結構之平面示意圖；
第4圖係根據本發明另一實施例之用於積體電路的傳輸線結構之剖面示意圖；及
第5圖係根據本發明另一實施例之用於積體電路的傳輸線結構之剖面示意圖。
10．．．傳輸線結構
100．．．半導體基底
102．．．介電層
104．．．第一接地層
106a．．．接地傳輸線
106b．．．第一信號傳輸線
108．．．第一對介層連接窗
110．．．第二對介層連接窗
112．．．第二接地層

Claims (10)

  1. 一種傳輸線結構，包括：一介電層，設置於一基底上；至少一第一信號傳輸線，埋設於該介電層內的一第一層位；一對接地傳輸線，埋設於該介電層內的該第一層位，且位於該第一信號傳輸線的二側；一第一接地層，位於該介電層內低於該第一層位的一第二層位，且位於該第一信號傳輸線以及該對接地傳輸線的下方；一第二接地層，位於該介電層內高於該第一層位的一第三層位，且位於該第一信號傳輸線以及該對接地傳輸線的上方；一第一對介層連接窗，埋設於該介電層內，且將該對接地傳輸線電性連接於該第一接地層；以及一第二對介層連接窗，埋設於該介電層內，且將該對接地傳輸線電性連接於該第二接地層。
  2. 如申請專利範圍第1項所述之傳輸線結構，更包括複數個第一信號傳輸線，埋設於該介電層內的該第一層位，且位於該對接地傳輸線之間。
  3. 如申請專利範圍第1項所述之傳輸線結構，更包括至少一第二信號傳輸線，埋設於該介電層內該第一層位與該第二層位之間的一層位，且位於該第一對介層連接窗之間。
  4. 如申請專利範圍第3項所述之傳輸線結構，更包括複數個第二信號傳輸線，埋設於介電層內該第一層位與該第二層位之間的該層位，且位於該第一對介層連接窗之間。
  5. 如申請專利範圍第1項所述之傳輸線結構，更包括至少一第三信號傳輸線，埋設於該介電層內該第一層位與該第三層位之間的一層位，且位於該第二對介層連接窗之間。
  6. 如申請專利範圍第5項所述之傳輸線結構，更包括複數個第三信號傳輸線，埋設於該介電層內該第一層位與該第三層位之間的該層位，且位於該第二對介層連接窗之間。
  7. 如申請專利範圍第1項所述之傳輸線結構，其中該第一信號傳輸線、該對接地傳輸線、該第一接地層或該第二接地層包括多晶矽或金屬。
  8. 如申請專利範圍第1項所述之傳輸線結構，其中該第一接地層或該第二接地層為一格柵層或一實心平板層。
  9. 如申請專利範圍第1項所述之傳輸線結構，其中該第一接地層或該第二接地層內具有至少一開口。
  10. 如申請專利範圍第1項所述之傳輸線結構，其中該第一對介層連接窗或該第二對介層連接窗的每一個包括至少一插塞式介層連接窗或至少一狹縫式介層連接窗。
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