CN102856298A - 传输线结构 - Google Patents

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Abstract

本发明公开一种传输线结构，包括：介电层，设置于基底上；至少一第一信号传输线，埋设于介电层内的第一层位；一对接地传输线，埋设于介电层内的第一层位，且位于第一信号传输线的两侧；第一接地层，位于介电层内低于第一层位的第二层位；第二接地层，位于介电层内高于所述第一层位的第三层位；第一对介层连接窗，埋设于介电层内，且将接地传输线电性连接于第一接地层；以及第二对介层连接窗，埋设于介电层内，且将接地传输线电性连接于第二接地层。本发明所公开的传输线结构，通过一对接地传输线、第一接地层及第二接地层、第一对介层连接窗及第二对介层连接窗的排列布置，可有效抑制相邻的信号传输线之间的串音干扰。

Description

传输线结构
技术领域
本发明有关于一种位于集成电路(integrated circuit，IC)内的传输线，特别是有关于一种低串音(crosstalk)传输线结构。
背景技术
集成电路使用了形成于半导体基底内和/或其上的多种微电子装置，用以执行多种功能。这些电路需要许多的导电路径，以提供微电子装置之间的通信和连接。因此，基底表面上完整的集成电路通常包括由绝缘材料所构成的多个叠加层，每一层内具有导电部分，其称为传输线，用以使这些微电子装置互相连接。
而随着集成电路复杂度的增加以及不断地微缩化，面对电磁干扰(electromagnetic interference，EMI)问题的困难度也随之增加。当电子装置/部件为高速及具有高装置密度时便会产生噪声干扰。而在一个优质的传输线设计中，具备了最小化的信号延迟、失真以及串音干扰(crosstalk noise)。串音主要是由信号传输线之间的电磁耦合所产生的噪声干扰，且会降低信号质量。相邻的信号传输线之间的电耦合(例如，电容耦合及电感耦合)会引发串音。当越来越多的功能整合于半导体基底上时，需要更多的传输线，因此相邻的信号传输线之间的电耦合会变得更大，引发噪声干扰或破坏进入系统内的信号。
因此，有必要寻求一种新的传输线结构，其能够改善上述的问题。
发明内容
由此，本发明的目的为提供改良式的传输线结构，以解决相邻的信号传输线之间的串音的问题。
一种传输线结构的范例实施方式，包括：介电层，设置于基底上；至少一第一信号传输线，埋设于所述介电层内的第一层位；一对接地传输线，埋设于所述介电层内的所述第一层位，且位于所述第一信号传输线的两侧；第一接地层，位于所述介电层内低于所述第一层位的第二层位，且位于所述第一信号传输线以及所述接地传输线的下方；第二接地层，位于所述介电层内高于所述第一层位的第三层位，且位于所述第一信号传输线以及所述接地传输线的上方；第一对介层连接窗，埋设于所述介电层内，且将所述接地传输线电性连接于所述第一接地层；以及第二对介层连接窗，埋设于所述介电层内，且将所述接地传输线电性连接于所述第二接地层。
本发明所公开的传输线结构，通过一对接地传输线、第一接地层及第二接地层、第一对介层连接窗以及第二对介层连接窗的排列布置，可有效抑制相邻的信号传输线之间的串音干扰。
对于已经阅读后续由各附图及内容所显示的较佳实施方式的本领域的技术人员来说，本发明的各目的是明显的。
附图说明
图1A为根据本发明一实施例的用于集成电路的传输线结构的平面示意图；
图1B为沿图1A中1B-1B’线的剖面示意图；
图2为图1A及图1B中第一接地层或第二接地层的平面示意图；
图3为根据本发明另一实施例的用于集成电路的传输线结构的平面示意图；
图4为根据本发明另一实施例的用于集成电路的传输线结构的剖面示意图；
图5为根据本发明又一实施例的用于集成电路的传输线结构的剖面示意图。
具体实施方式
以下说明包含了本发明实施例的制作与目的。然而，可轻易了解以下说明在于阐明本发明实施例的制作与使用，并非用于限定本发明的范围。在附图及内文中，相同或相似的部件使用相同或相似的标号。再者，为了附图的简化与便利性，附图中部件的外形及厚度得以放大。另外，在附图中未示出的部件为本领域中惯用的部件。
如图1A和图1B所示，其分别为根据本发明一实施例的用于集成电路(IC)的传输线结构10的平面示意图以及沿图1A中1B-1B’线的剖面示意图。在本实施例中，传输线结构10包括半导体基底100以及设置于半导体基底100的前表面上的介电层(dielectric layer)102。此处，「前表面」表示主动面(active surface)。半导体基底100可包括硅基底或其他半导体材料基底。半导体基底100可具有装置区且装置区内可包括各种组件，例如晶体管、电阻及其他习知的半导体组件。半导体基底100也可包括导电层、绝缘层或隔离结构。导电层通常包括金属，例如铜，通常用于半导体工业中，用以作为半导体基底100内及其上分离的装置的接线。为了简化图式，此处仅绘示出平整的基底。介电层102可包括内层介电(interlayer dielectric，ILD)层和/或位于其上的金属层间介电(intermetaldielectric，IMD)层。介电层102可通过化学气相沉积(chemical vapor deposition，CVD)、低压化学气相沉积(low pressure CVD，LPCVD)、电浆增强化学气相沉积(plasma enhanced CVD，PECVD)、高密度电浆化学气相沉积(high densityplasma CVD，HDPCVD)、或其他熟知的沉积技术来形成，且可包括氧化硅、氮化硅(例如，SiN或Si3N4)、氮氧化硅(例如，SiON)、碳化硅(例如，SiC)、碳氧化硅(例如，SiOC)、低介电材料(low k material)(例如，氟硅玻璃(fluorinatedsilicate glass，FSG)、掺杂碳的氧化物、甲基硅酸盐类(methyl silsequioxane，MSQ)、含氢硅酸盐类(hydrogen silsequioxane，HSQ)、或氟四乙基硅酸盐(fluorinetetra-ethyl-orthosilicate，FTEOS))或其组合。此外，金属连接(图未示)可形成于内层介电层内。
第一信号传输线106b埋设于介电层102内的第一层位。第一信号传输线106b可用于传输高频信号。一对接地传输线106a埋设于介电层102内相同于第一层位的层位，使第一信号传输线106b与接地传输线106a共平面。在本实施例中，所述接地传输线106a位于第一信号传输线106b的两侧。所述接地传输线106a与第一信号传输线106b可由相同的导电层所构成，例如多晶硅或金属导电层。
第一信号传输线106b与其他埋设于介电层102内相同于第一层位的层位，且位于所述接地传输线106a外侧的信号传输线(图未示)之间的噪声干扰，几乎可受到所述接地传输线106a的抑制。
第一接地层104埋设于介电层102内低于第一层位的第二层位，且实质上位于第一信号传输线106b与所述接地传输线106a的下方。在本实施例中，第一层位可为第二层位的下一个层位。在其他实施例中，第一层位可为第二层位的下二或多个层位。
第二接地层112埋设于介电层102内高于第一层位的第三层位，且实质上位于第一信号传输线106b与所述接地传输线106a的上方，使得第二接地层112实质上对准于第一接地层104。在本实施例中，第三层位可为第一层位的下一个层位。在其他实施例中，第三层位可为第一层位的下二或多个层位。第一接地层104和/或第二接地层112可包括多晶硅或金属。在一实施例中，第一接地层104和/或第二接地层112可为实心平板层(solid plate layer)。在其他实施例中，第一接地层104和/或第二接地层112可具有至少一开口，例如圆洞、狭缝或其它形状的开口。如图2所示，其为图1A及图1B中第一接地层104或第二接地层112的平面示意图，第一接地层104和/或第二接地层112可具有多个开口111而构成格栅层。
如图1A及图1B所示，至少一第一对介层连接窗(via connector)108埋设于介电层102内，且将所述接地传输线106a电性连接于第一接地层104。需注意的是，虽然图1A中绘示了三对第一对介层连接窗108，然而实际的数量是取决于设计的需求。至少一第二对介层连接窗110埋设于介电层102内，且将所述接地传输线106a电性连接于第二接地层112。需注意的是，虽然图1A中绘示了三对第二对介层连接窗110，然而实际的数量也是取决于设计的需求。在本实施例中，第一对介层连接窗108的每一个及第二对介层连接窗110的每一个可分别包括至少一插塞式介层连接窗(via-plug connector)。
另外，如图3所示，其为根据本发明另一实施例的用于集成电路的传输线结构的平面示意图，其中相同于图1A及图1B的部件使用相同的标号并省略其说明。在本实施例中，第一对介层连接窗108的每一个及第二对介层连接窗110的每一个可分别包括至少一狭缝式介层连接窗(via-slot connector)。
第一信号传输线106b与其他传输线(埋设于介电层102内不同于第一层位的层位，且高于第二接地层112或低于第一接地层104，图未示)之间的噪声干扰几乎可受到第一接地层104或第二接地层112的抑制。
如图4所示，其为根据本发明另一实施例的用于集成电路的传输线结构的剖面示意图，其中相同于图1A及图1B的部件使用相同的标号并省略其说明。在本实施例中，多个第一信号传输线106b埋设于介电层102内的第一层位，且位于一对接地传输线106a之间。在一实施例中，第二信号传输线206b埋设于具有第一信号传输线106b及第一接地层104的介电层102内，且位于第一层位与第二层位之间的层位，并使第二信号传输线206b位于第一对介层连接窗108之间。在其他实施例中，多个第二信号传输线206b(例如，两个第二信号传输线206b)埋设于介电层102内，且位于第一对介层连接窗108之间。第一对介层连接窗108的每一个可包括至少一插塞式或狭缝式介层连接窗。举例来说，第一对介层连接窗108的每一个包括：两个插塞式或狭缝式介层连接窗108a及108c，以及夹设于插塞式或狭缝式介层连接窗108a及108c之间并与所述二者直接接触的导电连接层108b，其中导电连接层108b可埋设于介电层102内相同于第二信号传输线206b所处层位的层位。需注意的是虽然图4中绘示了两个插塞式或狭缝式介层连接窗108a及108c，然而第一对介层连接窗108的每一个中，插塞式或狭缝式介层连接窗的实际的数量是取决于设计需求。
如图5所示，其为根据本发明又一实施例的用于集成电路的传输线结构剖面示意图，其中相同于图1A及图1B的部件为使用相同的标号并省略其说明。在本实施例中，多个第一信号传输线106b埋设于介电层102内的第一层位，且位于一对接地传输线106a之间。在一实施例中，第三信号传输线306b埋设于具有第一信号传输线106b及第二接地层112的介电层102内，且位于第一层位与第三层位之间的层位，并使第三信号传输线306b位于第二对介层连接窗110之间。在其他实施例中，多个第三信号传输线306b(例如，两个第三信号传输线306b)埋设于介电层102内，且位于第二对介层连接窗110之间。第二对介层连接窗110的每一个可包括至少一插塞式或狭缝式介层连接窗。举例来说，第二对介层连接窗110的每一个包括：两个插塞式或狭缝式介层连接窗110a及介层连接窗110c，以及夹设于插塞式或狭缝式介层连接窗110a及110c之间并与所述二者直接接触的导电连接层110b，其中导电连接层110b可埋设于介电层102内相同于第三信号传输线306b所处层位的层位。同样地，需注意的是虽然图5中绘示了两个插塞式或狭缝式介层连接窗110a及110c，然而第二对介层连接窗110的每一个中，插塞式或狭缝式介层连接窗的实际的数量是取决于设计需求。
根据上述实施例，通过一对接地传输线106a、第一接地层104及第二接地层112、夹设于第一接地层104与接地传输线106a之间的第一对介层连接窗108以及夹设于第二接地层112与接地传输线106a之间的第二对介层连接窗110的排列布置，可有效抑制串音干扰。因此，传输线结构中的传输线的信号质量得以改善。
以上所述仅为本发明的较佳实施方式，凡依本发明权利要求所做的均等变化和修饰，均应属本发明的涵盖范围。

Claims (10)

1.一种传输线结构，其特征在于，包括：
介电层，设置于基底上；
至少一第一信号传输线，埋设于所述介电层内的第一层位；
一对接地传输线，埋设于所述介电层内的所述第一层位，且位于所述第一信号传输线的两侧；
第一接地层，位于所述介电层内低于所述第一层位的第二层位，且位于所述第一信号传输线以及所述接地传输线的下方；
第二接地层，位于所述介电层内高于所述第一层位的第三层位，且位于所述第一信号传输线以及所述接地传输线的上方；
第一对介层连接窗，埋设于所述介电层内，且将所述接地传输线电性连接于所述第一接地层；以及
第二对介层连接窗，埋设于所述介电层内，且将所述接地传输线电性连接于所述第二接地层。
2.如权利要求1所述的传输线结构，其特征在于，还包括多个第一信号传输线，埋设于所述介电层内的所述第一层位，且位于所述接地传输线之间。
3.如权利要求1所述的传输线结构，其特征在于，还包括至少一第二信号传输线，埋设于所述介电层内所述第一层位与所述第二层位之间的层位，且位于所述第一对介层连接窗之间。
4.如权利要求3所述的传输线结构，其特征在于，还包括多个第二信号传输线，埋设于介电层内所述第一层位与所述第二层位之间的所述层位，且位于所述第一对介层连接窗之间。
5.如权利要求1所述的传输线结构，其特征在于，还包括至少一第三信号传输线，埋设于所述介电层内所述第一层位与所述第三层位之间的层位，且位于所述第二对介层连接窗之间。
6.如权利要求5所述的传输线结构，其特征在于，还包括多个第三信号传输线，埋设于所述介电层内所述第一层位与所述第三层位之间的所述层位，且位于所述第二对介层连接窗之间。
7.如权利要求1所述的传输线结构，其特征在于，所述第一信号传输线、所述接地传输线、所述第一接地层或所述第二接地层包括多晶硅或金属。
8.如权利要求1所述的传输线结构，其特征在于，所述第一接地层或所述第二接地层为格栅层或实心平板层。
9.如权利要求1所述的传输线结构，其特征在于，所述第一接地层或所述第二接地层内具有至少一开口。
10.如权利要求1所述的传输线结构，其特征在于，所述第一对介层连接窗或所述第二对介层连接窗的每一个包括至少一插塞式介层连接窗或至少一狭缝式介层连接窗。
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