CN110462824A - 低串扰单端时钟分配电路的屏蔽结构 - Google Patents

低串扰单端时钟分配电路的屏蔽结构 Download PDF

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Abstract

描述了一种集成电路。所述集成电路包括：第一层；承载第一时钟信号的第一时钟线；以及承载第二时钟信号的第二时钟线。所述第二时钟线与所述第一时钟线并排延伸一段距离。所述集成电路包括屏蔽结构，用于屏蔽所述时钟线免受串扰和其它干扰中至少一种的影响。所述屏蔽结构包括从所述第一层伸出的屏蔽壁。所述屏蔽壁在所述第一与第二时钟线之间延伸所述一段距离的至少一部分。所述屏蔽结构还可以包括屏蔽罩，所述屏蔽罩从所述第一层伸出并且沿所述一段距离的至少一部分围绕所述第一和第二时钟线。所述屏蔽罩中设有多个开口。所述屏蔽罩和所述屏蔽壁中的至少一个可以连接到AC电源接地。

Description

低串扰单端时钟分配电路的屏蔽结构
相关申请案交叉申请
本发明要求2017年03月31日递交的第15/476,463号美国专利申请的在先申请优先权，该在先申请的内容以引入的方式并入本文本中。
技术领域
本发明涉及一种用于片上时钟分配电路的屏蔽结构。具体地，本发明涉及一种用于片上单端时钟的时钟分配电路的屏蔽结构。
背景技术
串行接口的性能取决于时钟质量，通过“时钟抖动”量化。随着接口速度的提升，时钟抖动的容差得以降低。例如，高频(例如，10-15GHz)模数转换(analog-to-digitalconversion，ADC)电路或串行器/解串器电路通常需要对时钟采样以使抖动小于100毫微微秒。
在多数情况下，承载不同频率的时钟信号的多条时钟线彼此并排布线，并且通常并排延伸较长距离(例如，几毫米)。在这些时钟线之间可能发生串扰，从而产生组合不同时钟信号频率的混频产物。因有源电路等原因，混频产物一旦引入，可能沿时钟分配电路传播和倍增。因此，这种串扰会在时钟信号中引入非期望抖动，限制临界时钟分配指标，其中临界时钟分配指标是芯片内时钟布线的最大质量跨度。
尽管已经尝试使用差分时钟信号来减轻这种串扰，但是使用差分时钟信号会增加功耗并占用芯片上更大的面积。
发明内容
本文所描述的示例时钟分配电路可以减少单端时钟信号的串扰和关联的时钟抖动。这可以增加指定抖动限制内的时钟分配跨度。此外，串扰降低可以在在严格抖动条件下使用单端时钟信号而非差分时钟信号，甚至可以跨越超过3毫米的时钟分配距离。使用单端时钟线而非差分时钟线可以节省功耗和空间。可以使用屏蔽结构，例如下面描述的屏蔽壁和屏蔽罩中的一个或两个，来降低串扰。
在本文所描述的示例中，描述了一种单端时钟分配电路。屏蔽壁在两个单端时钟线之间沿所述时钟线长度的至少一部分延伸，可以有助于减轻时钟线之间的串扰。屏蔽罩可以沿所述时钟线长度的至少一部分围绕所述时钟线，以进一步减轻串扰。
在一些方面中，本发明描述了一种集成电路。所述集成电路包括：第一层；承载第一时钟信号的第一时钟线；以及承载第二时钟信号的第二时钟线。所述第二时钟线与所述第一时钟线并排延伸一段距离。所述集成电路还包括屏蔽结构。在一项实施例中，所述屏蔽结构包括屏蔽壁，所述屏蔽壁从所述第一层伸出并且在所述第一与第二时钟线之间延伸所述一段距离的至少一部分。在可与本文所公开的其它实施例结合的另一项实施例中，所述屏蔽结构还包括屏蔽罩，所述屏蔽罩从所述第一层伸出并且沿所述一段距离的至少相同或不同部分围绕所述第一和第二时钟线。在可与本文所公开的其它实施例结合的另一实施例中，所述屏蔽罩中设有多个开口。
任一时钟线可以由有源缓冲器驱动，并由有源缓冲器加载。在本文所公开的任何实施例中，可以使用具有有源占空比失真(duty-cycle distortion，DCD)校正器的相同CMOS反相器结构作为有源缓冲器和负载。
在一些示例方面中，本发明描述了一种集成电路。所述集成电路包括第一层。所述集成电路还包括在一定距离上承载时钟信号的时钟线。所述集成电路还包括屏蔽罩，其中所述屏蔽罩从所述第一层伸出并且沿所述一段距离的至少一部分围绕所述时钟线，所述屏蔽罩中设有多个开口。
在任何前述方面/实施例中，所述屏蔽罩可以包括从所述第一层伸出的两个侧壁。每个侧壁可以沿所述第一和第二时钟线中的一个并排放置。所述屏蔽罩还可以包括在所述侧壁之间伸展在所述第一和第二时钟线上方的上壁。所述多个开口可以设置在至少所述上壁中。
在任何前述方面/实施例中，所述多个开口还可以设置在所述侧壁中。
在任何前述方面/实施例中，设置在所述侧壁中的每个开口的尺寸可以约为2.35μm×3.39μm。
在任何前述方面/实施例中，设置在所述上壁中的每个开口的尺寸可以约为9.54μm×10μm。
在任何前述方面/实施例中，设置在所述上壁中的每个开口的尺寸可以约为9.54μm×42μm。
在任何前述方面/实施例中，所述屏蔽壁中可以设有至少一个开口。所述至少一个开口的尺寸可以调整以适应可跨所述时钟线路由的一个或多个其它信号的传递。
在任何前述方面/实施例中，对于所述一段距离的第一部分，所述屏蔽结构可以仅包括所述屏蔽壁和所述屏蔽罩之一。对于所述一段距离的第二部分，所述屏蔽结构可同时包括所述屏蔽壁和所述屏蔽罩。
在任何前述方面/实施例中，对于所述一段距离的第一部分，所述屏蔽结构可仅包括所述屏蔽壁。对于所述一段距离的第二部分，所述屏蔽结构可仅包括所述屏蔽罩。对于所述一段距离的第三部分，所述屏蔽结构可以同时包括所述屏蔽壁和所述屏蔽罩。
在任何前述方面/实施例中，所述屏蔽壁可以从所述第一层伸展到所述集成电路的最顶部金属层。
在任何前述方面/实施例中，所述屏蔽罩可以穿过所述最顶部金属层伸展到所述第一和第二时钟线上方。
在任何前述方面/实施例中，所述第一层中可以设有另外的多个开口。
在任何前述方面/实施例中，每个时钟信号可以由一对相应的差分时钟线承载。在可以与本文所公开的其它实施例结合的一些实施例中，所述第一时钟信号可以由第一对时钟线承载，所述第二时钟信号可以由与所述第一对时钟线并排延伸的第二对时钟线承载，所述屏蔽壁可以在所述第一与第二对时钟线之间延伸。在可以与本文所公开的其它实施例结合的一些实施例中，可以存在两个以上的时钟信号，这两个以上的时钟信号可以分别由两对以上的差分时钟线承载，具有位于相邻两对时钟线之间的屏蔽壁和位于所述时钟线上方的屏蔽罩中的至少一个。
在任何前述方面/实施例中，两个以上的单端时钟线可以彼此并排延伸，具有位于相邻时钟线之间的屏蔽壁和位于所述时钟线上方的屏蔽罩中的至少一个。在可以与本文所公开的其它实施例结合的一些实施例中，所述集成电路可以包括承载第三时钟信号的第三时钟线和承载第四时钟信号的第四时钟线。所述第三和第四时钟线可以与所述第一和第二时钟线并排延伸至少所述一段距离。所述屏蔽结构可以包括多个屏蔽壁，每个屏蔽壁在相应的相邻两对时钟线之间延伸所述一段距离的至少一部分。所述屏蔽罩可以沿所述一段距离的至少相同或不同部分围绕所述第一、第二、第三和第四时钟线。
在一些方面中，本发明提供了一种集成电路。所述集成电路包括：第一层；承载第一时钟信号的第一时钟线；以及承载第二时钟信号的第二时钟线。所述第二时钟线与所述第一时钟线并排延伸一段距离。所述集成电路还包括从所述第一层伸出的屏蔽壁。所述屏蔽壁在所述第一与第二时钟线之间延伸所述一段距离的至少一部分。
在任何前述方面/实施例中，所述屏蔽壁中可以设有至少一个开口。所述至少一个开口的尺寸可以调整以适应可跨所述时钟线路由的一个或多个其它信号的传递。
在任何前述方面/实施例中，所述屏蔽壁可以从所述第一层伸展到所述集成电路的最顶部金属层。
在任何前述方面/实施例中，所述第一时钟信号可以由第一对时钟线承载，所述第二时钟信号可以由与所述第一对时钟线并排延伸的第二对时钟线承载，所述屏蔽壁可以在所述第一与第二对时钟线之间延伸。
在任何前述方面/实施例中，所述集成电路可以包括承载第三时钟信号的第三时钟线和承载第四时钟信号的第四时钟线。所述第三和第四时钟线可以与所述第一和第二时钟线并排延伸至少所述一段距离。可以存在多个屏蔽壁，每个屏蔽壁在相应的相邻两对时钟线之间延伸所述一段距离的至少一部分。
在一些方面中，本发明描述了一种用于构造时钟分配电路的方法。所述方法包括从第一层伸出屏蔽壁的一部分。所述方法还包括在所述屏蔽壁的所述部分的任一侧上设置第一和第二时钟线。所述第一和第二时钟线彼此并排延伸一段距离。所述方法还包括将所述屏蔽壁的所述部分伸展到所述电路的较高层，以形成所述屏蔽壁。
在任何前述方面/实施例中，所述方法还可以包括在所述电路的较高层中形成所述第一和第二时钟线上方的屏蔽罩。
在任何前述方面/实施例中，形成的所述屏蔽罩可以具有所述电路的所述较高层中的多个开口。
在任何前述方面/实施例中，设置所述第一和第二时钟线可以包括在所述屏蔽壁的所述部分的任一侧上设置第一和第二对时钟线，所述第一和第二对时钟线彼此并排延伸所述一段距离。
在任何前述方面/实施例中，所述第一层可以连接到电源。
在任何前述方面/实施例中，所述第一层可以连接到电源地。
在任何前述方面/实施例中，所述第一层可以为AC接地层。
附图说明
现在将通过示例参考示出本申请的示例实施例的附图，其中：
图1所示为现有技术中一种用于分配差分时钟信号的示例电路的透视图；
图2示出了一种用于分配单端时钟信号的示例电路的截面图；
图3所示为由图2中时钟线之一产生的模拟电场的曲线图；
图4示出了一种用于分配单端时钟信号的包括屏蔽壁的示例电路的截面图；
图5所示为示出由图4中时钟线之一产生的模拟电场的曲线图；
图6A和6B示出了一种用于分配单端时钟信号的包括示例屏蔽罩的示例电路；
图7A和7B示出了一种用于分配单端时钟信号的包括另一示例屏蔽罩的示例电路；
图8所示曲线图示出了比较图4、图7A和图11的示例电路中的时钟线之间的隔离的仿真结果；
图9所示为示出由图7A中时钟线之一产生的模拟电场的曲线图；
图10所示为说明一种用于构造本文所公开的示例电路的示例方法的流程图；
图11示出了屏蔽罩上不具有开口的示例电路。
在不同的附图中可以使用相似的参考编号来表示相似部件。
具体实施方式
图1示出了传统差分时钟分配电路100的示例。差分时钟信号由一对时钟线承载。在该示例中，第一对时钟线102a承载第一频率f0的时钟信号，第二对时钟线102b承载不同的第二频率f1的另一时钟信号。时钟线102a、102b统称为时钟线102。两对时钟线102彼此并排延伸一段不小的距离。交流(alternating current，AC)地隔离104从第一层106伸出并且从三个侧面围绕每对时钟线102。在本发明中，“第一层”通常可以是提供时钟分配电路的任何层。第一层可以连接到电源，例如电源地。在一些示例中，第一层可以是接地层，例如AC接地层。AC地可用于以感兴趣的最低频率提供接近零电阻的接地路径。因此，第一层不需要连接到直流(direct current，DC)地。隔离104可以通过第一层106等接地或连接到低阻抗电源。差分信号方案可以支持承载不同频率时钟信号的两对时钟线102彼此并排延伸，随之产生有限的串扰。但是，这种方案需要的空间是单端方案的两倍。此外，时钟线102需要更多有源驱动器来驱动，每对102a、102b需要两个有源驱动器，导致产生更大的功耗。
与差分时钟分配电路相比，使用单端时钟分配电路可以减少时钟分配电路占用的面积(例如，减少约20％)，并且可以降低功耗(例如，降低约50％)。
图2所示的截面图为单端时钟分配电路200的一个示例。在该示例电路200中，两条时钟线202a、202b(统称为时钟线202)分别承载不同频率的时钟信号。时钟线202可以设置在集成电路的M11层或其它金属层(例如，M10)。两条时钟线202在集成电路上彼此并排延伸一段不小的距离。隔板204从第一层206(例如，集成电路的M9层)伸出并在时钟线202之间延伸。隔板204可以在时钟线202之间提供一定隔离。时钟线202的任一侧设有侧隔离214。
然而，如图3所示的模拟电场中所见，时钟线202之间的隔离很弱。在所示的模拟中，每条时钟线202的宽度为0.5μm，布置在与第一层206相距2.35μm的高度处，与隔板204的横向距离为4.52μm，其中隔板的宽度为3.6μm。
图4所示为另一单端时钟分配电路400的剖视图，类似于图2所示电路，但是增加了屏蔽结构，在这种情况下，屏蔽壁404从第一层406伸出。两条单端时钟线402a、402b(统称为时钟线402)彼此并排延伸一段距离。屏蔽壁404在两条时钟线402之间延伸该段距离的至少一部分。每条时钟线402承载不同频率的时钟信号。在该示例中，屏蔽壁404可以从第一层406(例如，集成电路的M9层)伸展到重分配层(redistribution via layer，RDL)并且可以进一步向上伸展到最顶部金属层，例如伸展到集成电路的铝接合垫(aluminum for bondpad，AP)层。在该示例中，屏蔽壁404的高度约7.075μm(从第一层406开始测量)。通常，屏蔽壁404的高度取决于屏蔽壁404伸展到哪些层。例如，将屏蔽壁404伸展到AP层可以提供足够高的屏蔽壁404，以便在时钟线402之间实现更好的隔离。
图5所绘为由一条时钟线402a发射的模拟电场。该模拟的尺寸与图3所示的模拟的尺寸相同，但是增加了屏蔽壁404。从图5可以看出，由于增加了屏蔽壁404，时钟线402之间的隔离与图3中所示的情况相比得到增强。从模拟中可以看出，图4所示的布置能够在时钟线402之间实现15GHz的-66dB的隔离，类似于使用差分时钟线的情况(例如，如图1所示)。
应当注意，在一些情况下，可能需要在屏蔽壁404中设置开口以允许其它信号和电源线中的至少一个跨时钟线402布线。屏蔽壁404中的开口可以具有不同的尺寸，以适应可跨时钟线路由的其它信号的传递。屏蔽壁404中的开口可能会削弱时钟线402之间的隔离。但这仍然可以满足抖动要求，例如，对抖动要求不那么严格的较低频率(例如，低于1GHz)的时钟信号。如果屏蔽壁404中的这种开口很少，那么即使对于较高频率(例如，10-15GHz)的时钟信号也可以满足抖动要求。类似地，如果时钟分配跨度相对较短，则同样可以满足抖动要求。
图6A所示为另一示例时钟分配电路600的透视图。图6B所示为电路600的顶视图。电路600类似于图4所示的电路400，但屏蔽结构除屏蔽壁604(类似于上述参考图4所述的屏蔽壁404)之外还包括屏蔽罩608。两条单端时钟线602a、602b(统称为时钟线602)彼此并排延伸一段距离。屏蔽罩608从第一层606伸出并沿该段距离的至少一部分围绕两条时钟线602。应当注意的是，屏蔽罩608围绕但不完全包围时钟线602。即，屏蔽罩608中有一个或多个开口。
例如，屏蔽罩608包括侧壁610中的开口和在侧壁610之间伸展的上壁612中的开口。侧壁610可以从第一层606向上伸展到AP层(类似于屏蔽壁604)。在该示例中，上壁612中的开口的尺寸可以约为9.54μm(宽度，+/-20％)×42μm(长度，+/-20％)。在本发明中，长度沿纵轴(即，时钟线602的轴)测量，宽度沿横向(即，在时钟线602之间的方向上)测量，高度在剩余的笛卡尔方向上测量。上壁612可以在侧壁610之间沿AP层伸展。在侧壁610中可以设置开口以允许其它线路跨时钟线602布线。例如，侧壁610中的开口的尺寸可以约为2.35μm(高度)×3.39μm(长度，+/-10％)。在两个侧壁610都具有开口的情况下，为了更好的隔离，开口可以在侧壁610之间交错设置(使得不存在同时透过两个侧壁610的直接视线)。在一些示例中，侧壁610中可以没有开口。尽管所示侧壁610和上壁612形成屏蔽罩608，但是屏蔽罩608还可以使用其它几何形状。例如，屏蔽罩608可以由弯曲在两条时钟线602上的单个壁形成。
尽管利用实心屏蔽罩608(即，没有任何开口)可以实现时钟线602之间的更强隔离，但是这可能导致屏蔽罩608具有难以接受的高电容。因此，屏蔽罩608的设计可能涉及隔离与电容之间的权衡。可以进行适当的模拟来确定屏蔽罩608的合适尺寸和配置，从而满足隔离和电容要求中的至少一个。
图11所示的示例电路1100中显示了没有顶部开口的屏蔽罩的示例。该电路1100类似于图6A和6B所示的电路600。在时钟线1102a、1102b(统称为时钟线1102)周围设置屏蔽罩1108和屏蔽壁1104。屏蔽罩1108的上壁1112显示为半透明，以便更好地观察电路1100。屏蔽罩1108在上壁1112中没有开口，但是仍然在侧壁1110中设有开口。屏蔽罩1108从第一层1106伸出并沿该段距离的至少一部分围绕两条时钟线1102。
例如，图7A和7B分别示出了屏蔽罩708的另一配置的透视图和俯视图。与图6A和6B所示的示例相比，屏蔽罩708的开口较小，使得这些开口在整个上壁712上所占的百分比较小。这可以适用于因屏蔽壁704开口较多需通过屏蔽罩708进行补偿的情况(例如，以适应许多线路跨时钟线702布置)。
图8所示的曲线图示出了比较图4、图7A和图11的示例电路中的时钟线在一系列频率上的隔离的仿真结果。
在模拟图7A和7B的电路时，屏蔽罩708具有侧壁710，侧壁710与时钟线702的任一侧间隔4.52μm并伸展到AP层。上壁712穿过AP层在侧壁710之间伸展。上壁712中的每个开口都是纵向为10μm(即，沿时钟线702的轴)且横向为9.54μm的矩形(例如，两个尺寸均+/-20％)，开口之间具有3μm的纵向间隔。结果表明，在感兴趣的频率范围(10-15GHz)内，这种配置在大约120μm的距离上实现了100-84dB的隔离。这足以实现预期的隔离(例如，满足在15GHz的频率下至少70dB隔离的要求)。
如图8所示，图4的电路(模拟为具有如上所述的相似尺寸但没有屏蔽罩)能够在10-15GHz的频率范围内针对120μm的电路长度实现66dB的隔离。在图11所示的电路中，其中屏蔽罩没有上开口(模拟为具有如上所述的相似尺寸但在屏蔽罩的上壁中没有开口)，在10-15GHz的频率范围内实现大约125-120dB的隔离。然而，如上所述，在一些具体实施方式和半导体工艺中，上壁中没有开口的屏蔽罩可能表现出不可接受的高电容，并不实用。在如此高电容条件下需要缓冲器来驱动时钟信号，因此较高的电容会产生较高的功耗。
图9使用参考上述图8所述尺寸描绘了第一时钟线702a发射的模拟电场。如图9所示，第二时钟线702b(如虚线所示)被完全隔离，来自第一时钟线702a的电场基本可忽略。
在一些示例中，沿时钟线602的长度可以存在一个或多个部分，其中屏蔽结构仅由屏蔽壁604组成而不包括屏蔽罩608；沿时钟线602的长度也可以存在一个或多个部分，其中屏蔽结构仅由屏蔽罩608组成而不包括屏蔽壁604(例如，以适应其它信号和电源线中的至少一个跨时钟线602布线)；以及沿时钟线602的长度可以存在一个或多个部分，其中屏蔽结构同时包括屏蔽壁604和屏蔽罩608。此外，屏蔽罩608的配置可沿时钟线602的长度变化。例如，在实际的集成电路实现中，沿时钟分配电路行进的距离，屏蔽罩608可以在一个部分中具有较大开口(例如，如图6A和6B中所示)而在另一部分中具有较小开口(例如，如图7A和7B中所示)，以适应其它电路设计要求，例如，跨时钟线对控制信号、数据信号或功率信号进行路由。屏蔽罩608中的开口可以是规则或不规则形状，并且可以规则地或不规则地间隔开。可以进行模拟以确定开口的合适配置和尺寸。
应当注意的是，上述示例中的第一层206、406、606、706也可包括开口。例如，屏蔽罩708下方的第一层706可以具有与上壁712基本相同的开口，但是第一层706中的开口可以偏离上壁712中的开口(使得不存在同时透过上壁712和第一层706的直接视线)，以便更好地隔离。尽管本发明描述了具有侧壁和上壁的示例屏蔽罩，但是在一些情况下，第一层可以在概念上被认为是屏蔽罩的底壁。
应当注意的是，沿时钟线长度的屏蔽结构可包括屏蔽壁和屏蔽罩配置的任何组合(包括一个或另一个)。例如，图4、图6和图7A中的任何一个中所示的配置的组合可以沿一对时钟线的长度布置，以提供所需的隔离。例如，时钟分配电路可有一部分沿屏蔽结构仅具有屏蔽壁或仅具有屏蔽罩的时钟线长度布置，；另一部分沿屏蔽结构同时具有屏蔽壁和屏蔽罩的长度布置。在另一个示例中，时钟分配电路的第一部分可以沿屏蔽结构仅具有屏蔽壁的时钟线的长度布置；第二部分沿屏蔽结构仅具有屏蔽罩的长度布置；第三部分沿屏蔽结构同时具有屏蔽壁和屏蔽罩的长度布置。在可能的情况下，为降低时钟线之间的串扰，需要为时钟分配电路尽可能多的部分布置包括屏蔽壁以及屏蔽罩(包括侧壁和上壁)的屏蔽结构。然而，在实际实现中，屏蔽结构可以沿时钟分配电路变化，以适应电路设计要求，例如，以适应集成电路上其它线路的存在和布线。
还应当注意的是，屏蔽壁和屏蔽罩中的任一个或两者的尺寸和配置可沿时钟线的长度变化。例如，屏蔽罩可以沿时钟线的长度在第一部分中具有较大的开口而在另一部分中具有较小的开口(例如，当屏蔽壁中有更多的开口时)。
图10所示为示出用于构造包括屏蔽罩的时钟分配电路的示例方法1000的流程图，所述时钟分配电路是，例如，图6A至图7B中所示的示例电路600、700。通常，本文所公开的电路可以使用任何合适的芯片制造工艺来制造，例如根据台湾半导体制造公司(TaiwanSemiconductor Manufacture Company，TSMC)N16FF+工艺，或适用于包括7nm、16nm、28nm和65nm技术的芯片的任何其它工艺。
以下示例方法1000仅作为示例描述，并非旨在限制或穷举。
在1002处，形成从第一层伸出的屏蔽壁的一部分。壁部可以通过沉积在第一层上或通过蚀刻掉第一层的若干部分来形成。
在1004处，在壁部的任一侧上形成用于不同时钟信号的时钟线。可以使用任何合适的沉积方法来形成时钟线。
在1006处，可以伸展壁部以形成完整的屏蔽壁。同时形成从第一层伸出的屏蔽罩的侧壁。该步骤可以在构造集成电路的高层时执行，例如使用选择性沉积或蚀刻后续金属层。
在1008处，屏蔽罩形成在时钟线的上方，并在侧壁之间伸展。该步骤可以在最顶部金属层(例如，AP层)的构造期间执行。如上所述，使用合适的沉积或蚀刻工艺等，形成的屏蔽罩可以在其上壁中具有适当的开口。
在一些示例中，可以进行连接以将第一层连接到电源，例如电源地。这样，第一层可用作接地层(例如，AC接地层)。
在本文所公开的示例中，描述了一种单端时钟分配电路，与传统方法相比，其在指定的抖动限制下能够增加时钟分配跨度。描述了示例屏蔽配置，其可有助于减少时钟之间的串扰，从而减少相关的时钟抖动。在模拟中，结果显示本文所公开的示例能够使时钟分配跨度加倍并且在高频应用中保持在指定的抖动限制内。
本文所公开的示例可以控制串扰作为与线路电容(其被线路驱动器视为负载)的权衡。通常，屏蔽罩中的开口越大，电容越低，串扰越高。相应地，还可以控制驱动器负载和驱动器功耗，以作为与串扰的权衡。
本文所公开的示例可适用于任何高速ADC、长距离串行器/解串器和短距离串行器/解串器。
本文所公开的示例提供了一种单端时钟分配电路，与差分时钟分配电路相比，其可以降低所需的分配功率和面积。
应当注意的是，在单端时钟信号的情况下，本文所描述的屏蔽还可适用于屏蔽差分时钟信号。例如，屏蔽壁可以在两对差分时钟线之间延伸。再例如，屏蔽罩可以围绕两对差分时钟线。
尽管本发明描述了具有并排延伸的两条时钟线的电路，但是示例电路还可以适用于并排延伸的更多条时钟线。例如，可能存在两条以上的彼此并排延伸的单端时钟线，相邻时钟线之一或两者之间设有屏蔽壁，并且在时钟线上方设有屏蔽罩。在另一示例中，可以存在两对或更多对彼此并排延伸的不同时钟线，设有在相邻两对时钟线之间的屏蔽壁和在时钟线上方的屏蔽罩中的至少一个。
还应当注意的是，本文所描述的示例还可以适用于具有单条时钟线(例如，单条单端时钟线或用于差分时钟信号的单对时钟线)的时钟分配电路。例如，可以设置屏蔽罩(例如，如上述示例中所述)以围绕单条时钟线。该屏蔽罩可以用于屏蔽单条时钟线免受外部干扰(例如，来自芯片上的其它信号)。因此，即使在不考虑并行时钟线之间的串扰的情况下，本发明也可用于提供屏蔽。
尽管本发明以特定顺序描述了各方法和过程的步骤，但是在适当的情况下可以省略或改变各方法和过程的一个或多个步骤。在适当的情况下，一个或多个步骤可以以不同于上文步骤描述部分所述顺序执行。
尽管至少部分地在方法方面描述了本发明，但是本领域普通技术人员将理解，本发明还涉及用于执行所描述方法的至少一些方面和特征的各种组件，无论是以硬件组件、软件还是两者的任何组合的形式。相应地，本发明的技术方案可通过软件产品的形式体现。合适的软件产品可以存储在预先记录的存储设备或其它类似的非易失性或非瞬时性计算机可读介质中，例如，DVD、CD-ROM、USB闪存盘、可移动硬盘或其它存储介质等。软件产品包括有形存储在该软件产品中的指令，该指令可以使得处理设备(例如，个人计算机、服务器或网络设备)能够执行本文所公开的方法的示例。
在不脱离权利要求书的主题的情况下，本发明可以体现为其它具体形式。所描述的示例性实施例在各方面都仅仅是示意性的，而不是限制性的。可以从一个或多个上述实施例中选择特征进行组合，以创建在本发明范围内未明确描述的、具有适于理解这种组合的特征的替代性实施例。
还公开了所公开范围内的所有值和子范围。并且，尽管本文所公开和示出的系统、设备和过程可以包括特定数量的元件/组件，但是这些系统、设备和组件可以被修改为包括更多或更少此类元件/组件。例如，尽管所公开的任何元件/组件可以按单数引用，但是本文所公开的实施例可以被修改为包括多个此类元件/组件。本文所描述的主题旨在涵盖并包含所有适当的技术变体。

Claims (23)

1.一种集成电路，其特征在于，包括：
第一层；
承载第一时钟信号的第一时钟线；
承载第二时钟信号的第二时钟线，其中所述第二时钟线与所述第一时钟线并排延伸一段距离；
屏蔽结构，包括：
从所述第一层伸出的屏蔽壁，所述屏蔽壁在所述第一与第二时钟线之间延伸所述一段距离的至少一部分；
从所述第一层伸出并沿所述一段距离的至少相同或不同部分围绕所述第一和第二时钟线的屏蔽罩，所述屏蔽罩中设有多个开口。
2.根据权利要求1所述的集成电路，其特征在于，所述屏蔽罩包括：从所述第一层伸出的两个侧壁，每个侧壁沿所述第一和第二时钟线中的一个并排放置；以及在所述侧壁之间伸展在所述第一和第二时钟线上方的上壁，其中所述多个开口设置在至少所述上壁中。
3.根据权利要求2所述的集成电路，其特征在于，所述多个开口还设置在所述侧壁中。
4.根据权利要求3所述的集成电路，其特征在于，设置在所述侧壁中的每个开口的尺寸约为2.35μm×3.39μm。
5.根据权利要求2至4中任一项所述的集成电路，其特征在于，设置在所述上壁中的每个开口的尺寸约为9.54μm×10μm。
6.根据权利要求2至5中任一项所述的集成电路，其特征在于，设置在所述上壁中的每个开口的尺寸约为9.54μm×42μm。
7.根据权利要求1至6中任一项所述的集成电路，其特征在于，所述屏蔽壁中设有至少一个开口。
8.根据权利要求1至7中任一项所述的集成电路，其特征在于，
对于所述一段距离的第一部分，所述屏蔽结构仅包括所述屏蔽壁或所述屏蔽罩之一；
对于所述一段距离的第二部分，所述屏蔽结构同时包括所述屏蔽壁和所述屏蔽罩。
9.根据权利要求1至7中任一项所述的集成电路，其特征在于，
对于所述一段距离的第一部分，所述屏蔽结构仅包括所述屏蔽壁；
对于所述一段距离的第二部分，所述屏蔽结构仅包括所述屏蔽罩；
对于所述一段距离的第三部分，所述屏蔽结构同时包括所述屏蔽壁和所述屏蔽罩。
10.根据权利要求1至9中任一项所述的集成电路，其特征在于，所述屏蔽壁从所述第一层伸展到所述集成电路的最顶部金属层。
11.根据权利要求9或10所述的集成电路，其特征在于，所述屏蔽罩穿过所述最顶部金属层伸展到在所述第一和第二时钟线上方。
12.根据权利要求1至11中任一项所述的集成电路，其特征在于，所述第一层中设有另外的多个开口。
13.根据权利要求1至12中任一项所述的集成电路，其特征在于，所述第一时钟信号由第一对时钟线承载，所述第二时钟信号由与所述第一对时钟线并排延伸的第二对时钟线承载，所述屏蔽壁在所述第一和第二对时钟线之间延伸。
14.根据权利要求1至13中任一项所述的集成电路，其特征在于，还包括承载第三时钟信号的第三时钟线和承载第四时钟信号的第四时钟线，所述第三和第四时钟线与所述第一和第二时钟线并排延伸至少所述一段距离，所述屏蔽结构包括多个屏蔽壁，每个屏蔽壁在相应的相邻时钟线对之间延伸所述一段距离的至少一部分，并且所述屏蔽罩沿所述一段距离的至少相同或不同部分围绕所述第一、第二、第三和第四时钟线。
15.根据权利要求1至14中任一项所述的集成电路，其特征在于，所述第一层连接到电源。
16.根据权利要求1至15中任一项所述的集成电路，其特征在于，所述第一层连接到电源地。
17.根据权利要求1至16中任一项所述的集成电路，其特征在于，所述第一层为AC接地层。
18.一种集成电路，其特征在于，包括：
第一层；
承载第一时钟信号的第一时钟线；
承载第二时钟信号的第二时钟线，其中所述第二时钟线与所述第一时钟线并排延伸一段距离；
从所述第一层伸出的屏蔽壁，所述屏蔽壁在所述第一与第二时钟线之间延伸所述一段距离的至少一部分。
19.根据权利要求18所述的集成电路，其特征在于，所述屏蔽壁中设有至少一个开口。
20.根据权利要求18或19所述的集成电路，其特征在于，所述屏蔽壁从所述第一层伸展到所述集成电路的最顶部金属层。
21.根据权利要求18至20中任一项所述的集成电路，其特征在于，所述第一时钟信号由第一对时钟线承载，所述第二时钟信号由与所述第一对时钟线并排延伸的第二对时钟线承载，所述屏蔽壁在所述第一和第二对时钟线之间延伸。
22.根据权利要求18至21中任一项所述的集成电路，其特征在于，还包括承载第三时钟信号的第三时钟线和承载第四时钟信号的第四时钟线，所述第三和第四时钟线与所述第一和第二时钟线并排延伸至少所述一段距离，并且存在多个屏蔽壁，每个屏蔽壁在相应的相邻两对时钟线之间延伸所述一段距离的至少一部分。
23.一种集成电路，其特征在于，包括：
第一层；
承载时钟信号一段距离的时钟线；以及
从所述第一层伸出并沿所述一段距离的至少一部分围绕所述时钟线的屏蔽罩，所述屏蔽罩中设有多个开口。
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