CN102832204A - 半导体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 123
- 239000003990 capacitor Substances 0.000 claims abstract description 94
- 238000002955 isolation Methods 0.000 claims description 38
- 239000010410 layer Substances 0.000 claims description 38
- 238000007789 sealing Methods 0.000 claims description 28
- 229910052751 metal Inorganic materials 0.000 claims description 22
- 239000002184 metal Substances 0.000 claims description 22
- 230000004888 barrier function Effects 0.000 claims description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 18
- 229920005591 polysilicon Polymers 0.000 claims description 18
- 239000011229 interlayer Substances 0.000 claims description 7
- 230000008878 coupling Effects 0.000 abstract description 11
- 238000010168 coupling process Methods 0.000 abstract description 11
- 238000005859 coupling reaction Methods 0.000 abstract description 11
- 239000000758 substrate Substances 0.000 abstract description 5
- 238000002161 passivation Methods 0.000 description 9
- 238000005520 cutting process Methods 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 150000004760 silicates Chemical class 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- PWMJHFGIYXGLDX-UHFFFAOYSA-N C(C)O[Si](OCC)(OCC)OCC.[F] Chemical compound C(C)O[Si](OCC)(OCC)OCC.[F] PWMJHFGIYXGLDX-UHFFFAOYSA-N 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 230000000712 assembly Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229940104869 fluorosilicate Drugs 0.000 description 1
- -1 for example Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 125000002496 methyl group Chemical group [H]C([H])([H])* 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 150000003839 salts Chemical class 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
Images
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/562—Protection against mechanical damage
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/564—Details not otherwise provided for, e.g. protection against moisture
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明提供一种半导体装置，包括：半导体基底，具有第一导电型，且具有被密封环区所围绕的芯片区。绝缘层位于半导体基底上。第一密封环结构埋设于绝缘层内且对应于密封环区。第一电容器位于密封环结构下方并与其电性连接，其中电容器包括半导体基底的主体。本发明提出的半导体装置，利用在密封环结构下方设置电容器并与其电性连接，以减轻或排除基底噪声耦合的问题。
Description
技术领域
本发明有关于半导体装置，特别是有关于一种具有电容的密封环结构的半导体装置。
背景技术
在集成电路（integrated circuit,IC）的制造中，密封环（也称做防护环，seal ring）的制做对于半导体工艺而言是重要的一环。半导体装置（例如，IC）被制成芯片的形式，其由具有IC图案形成于上的半导体晶圆切割而成。多个芯片通过切割半导体晶圆而形成。在切割工艺中，半导体芯片彼此分离，而机械应力（例如，振动）通常会施加于半导体基底/晶圆上。因此，当进行切割工艺时，会在芯片上造成龟裂。
再者，半导体基底上形成有多个半导体组件。此时，在制做半导体组件期间所沉积的叠置绝缘层（例如，金属层间介电（intermetaldielectric,IMD）层及/或层间介电（interlayer dielectric,ILD）层）自切割线的切割部露出。叠置绝缘层(stacked insulating films)及其间的界面构成了水气穿透的路径，而会让半导体装置发生故障。
为了防止半导体芯片受到切割工艺的损害及避免水气引发劣化的情形，会在每一芯片的IC图案与切割线之间形成密封环结构。现有密封环结构是在形成接线层及接触部的工艺中进行制做，且其为多层结构并由金属与绝缘层交替而成。每一绝缘层内形成有过孔（via）以给相邻的金属层之间提供电性路径。然而，密封环结构中底层金属层与半导体基底电性接触，因而在半导体芯片周围构成了基底短路路径。而密封环结构在半导体芯片周围提供一个电阻值非常低的金属路径，使噪声能够从半导体芯片的集成电路区传导至密封环结构，引发基底噪声耦合的问题。
因此，有必要寻求一种新的密封环结构，其能够减轻或排除上述的问题。
发明内容
为了解决现有的密封环结构的上述技术问题，本发明提供一种新的半导体装置，其具有改良的密封环结构，以改善上述基底噪声耦合的问题。
在本发明的实施方式中，一种半导体装置，包括：半导体基底，具有第一导电型，且具有被密封环区所围绕的芯片区；绝缘层，位于半导体基底上；密封环结构，埋设于绝缘层内且对应于密封环区；以及电容器，位于密封环结构下方并与其电性连接，其中电容器包括半导体基底的主体。
本发明所提出的半导体装置，利用在密封环结构下方设置电容器并与其电性连接，以减轻或排除基底噪声耦合的问题。
附图说明
图1显示根据本发明实施方式的具有密封环结构的半导体装置平面示意图。
图2显6显示出沿图1中A-A’线的剖面示意图。
图3至7显示根据本发明不同实施方式的具有密封环结构的半导体装置剖面示意图。
具体实施方式
在说明书及权利要求书当中使用了某些词汇来称呼特定的组件。本领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求书并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及权利要求书当中所提及的“包含”是开放式的用语，故应解释成“包含但不限定于”。此外，“耦接”一词在此是包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表第一装置可直接电气连接于第二装置，或通过其它装置或连接手段间接地电气连接到第二装置。
请参照图1及2，其中图1显示根据本发明的实施方式的具有密封环结构的半导体装置平面示意图，而图2显示沿图1中A-A’线的剖面示意图。半导体装置200包括半导体基底100，其具有第一导电型（例如，p型或n型）。半导体基底100可包括硅、锗化硅、砷化镓或其他半导体材料。在实施方式中，半导体基底100具有芯片区10、围绕芯片区10的密封环区20以及围绕密封环区20的切割线区30，如图1所示。芯片区10提供形成不同的组件之用，诸如晶体管、电阻及其他熟悉的半导体组件。密封环区20是提供在上方形成密封环结构之用，而切割线区30是提供进行切割工艺之用，以从半导体晶圆形成单独的芯片。半导体基底100的密封环区20可更包括形成于内的隔离结构102，用以隔离并围绕虚拟主动区（dummy active region）。在实施方式中，隔离结构102可为浅沟槽隔离（shallow trench isolation,STI）结构。另外，隔离结构102也可为局部硅氧化（local oxidation ofsilicon,LOCOS）特征部件。
绝缘层106形成于半导体基底100上，且对应于芯片区10、密封环区20以及切割线区30。绝缘层106可为单层或多层结构，以作为内层介电（interlayer dielectric,ILD）层或金属层间介电（inter-metaldielectric,IMD）层，且绝缘层106可包括氧化物、氮化物、氮氧化物或其组合或可包括低介电（low k）材料，诸如氟硅酸盐玻璃(fluorinatedsilicate glass,FSG)、碳掺杂氧化物(carbon doped oxide)、甲基硅酸盐类（methyl silsequioxane,MS Q）、含氢硅酸盐类（hydrogen silsequioxane,HSQ）、或氟四乙基硅酸盐（fluorine tetra-ethyl-orthosilicate,FTEOS）。绝缘层106可利用例如化学气相沉积（chemical vapor deposition,CVD）、低压化学气相沉积（low pressure CVD,LPCVD）、电浆辅助化学气相沉积（plasma enhanced CVD,PECVD）、高密度电浆化学气相沉积（high density plasma CVD,HDPCVD）、或其他传统沉积技术形成。
第一密封环结构108埋设于绝缘层106内，且对应于密封环区20。第一密封环结构108可包括：叠置的多个金属层（例如，铜层）111（即，这些金属层111位于绝缘层106内的不同层位，使金属层111彼此隔开）以及设置于绝缘层106内中位于不同层位的金属层111之间的多个介层连接条（via bar）109。金属连接条109可由铜所构成（也可使用其他金属实施的），且电性连接于各个金属层111。第一密封环结构108可于芯片区10内形成接线层及接触部分的期间进行制作，且可利用双镶嵌工艺制做而成。在实施方式中，第一密封环结构108的宽度约为3微米。
在本实施方式中，第一电容器设置于第一密封环结构108下方，且通过形成于绝缘层106内的多个接触过孔（contact via）107而与第一密封环结构108电性连接。特别的是第一电容器包括半导体基底100的主体。在实施方式中，第一电容器为结型电容器，其由掺杂区104a及半导体基底100的主体所构成，其中掺杂区104a具有相反于第一导电型的第二导电型，且形成于被隔离结构102所围绕的其中一个虚拟主动区内，掺杂区104a形成于密封环区20的半导体基底100内，并围绕芯片区10。在实施方式中，半导体基底100为p型，因而掺杂区104a为n型，例如为n+掺杂区。在其他实施方式中，半导体基底100为n型，因而掺杂区104a为p型，例如为p+掺杂区。第一电容器（即，结型电容器）通常具有低电容值，因而具有高阻抗值，进而有效阻挡来自芯片区10的噪声。
在本实施方式中，半导体基底100的主体可更包括井区（未显示），其具有与半导体基底100相同的导电型，使第一电容器（即，结型电容器）由掺杂区104a及其下方的井区所构成。
半导体装置200可更包括第二密封环结构110及第二电容器。第二密封环结构110埋设于绝缘层106内，对应于密封环区20，且被第一密封环结构108所围绕。第二密封环结构110可包括：叠置的多个金属层111以及设置于金属层111之间的多个介层连接条109，如同第一密封环结构108。再者，第二密封环结构110可更包括金属接垫113，其由铝所构成（也可使用其他金属实施的），且电性耦接至第二密封环结构110中最上层的金属层111。第一密封环结构108及第二密封环结构110可通过相同的工艺同时制作而成。在实施方式中，第二密封环结构110的宽度大于第一密封环结构108的宽度。举例而言，第二密封环结构110的宽度为4微米。再者，第二密封环结构110可与第一密封环结构108相隔约2微米的距离，且与芯片区10相隔约6微米的距离。
第二电容器设置于第二密封环结构110的下方，且通过接触过孔107而与第二密封环结构110电性连接。第二电容器同样包括半导体基底100的主体。在实施方式中，第二电容器为结型电容器，其由掺杂区104b及半导体基底100的主体所构成，其中掺杂区104b具有相同于掺杂区104a的导电型，且形成于另一个虚拟主动区内，使掺杂区104b形成于密封环区20的半导体基底100内，并围绕芯片区10。在实施方式中，掺杂区104b可为n+或p+掺杂区。再者，第二电容器（即，结型电容器）通常具有高阻抗值，而有效阻挡来自芯片区10的噪声。
半导体装置200可更包括第一钝化护层112及第二钝化护层114，依序沉积于半导体基底100上，且覆盖第一密封环结构108及第二密封环结构110，其中第一钝化护层112具有开口，露出第二密封环结构110的金属接垫113。在实施方式中，第一钝化护层112及第二钝化护层114由相同的材料所构成，例如，氧化硅或氮化硅。在另一实施方式中，第一钝化护层112及第二钝化护层114由不同的材料所构成。举例而言，第一钝化护层112由无机材料所构成（例如，氧化硅或氮化硅），且第二钝化护层114由有机材料所构成（例如，阻焊层（solder mask））。
根据上述实施方式，由于各个密封环结构电性连接至一对应的高阻抗结型电容器，因此可有效防止基底噪声耦合。
请参照图3，其显示出根据本发明实施方式的具有密封环结构的半导体装置剖面示意图，其中相同于图2的部件使用相同的标号并省略其说明。除了第一及第二电容器之外，半导体装置200的结构相似于图2所示的结构。在本实施方式中，电性连接至第一密封环结构108的第一电容器可更包括具有第二导电型的掺杂区103以及与掺杂区103具有相同导电型的深井区101。举例而言，半导体基底100为p型，因此掺杂区103及深井区101为n型，例如分别为n+掺杂区及n+深井区。另外，半导体基底100可为n型，因此掺杂区103及深井区101为p型，例如分别为p+掺杂区及p+深井区。
掺杂区103与深井区101两者位于密封环区20的半导体基底100内，使半导体基底100的一部分的主体插入(interposed)于掺杂区104a与深井区101之间，且被掺杂区103所围绕。掺杂区103可设置于隔离结构102的正下方而围绕掺杂区104a。
如此一来，图3所示的第一电容器可包括串联的第一、第二及第三次电容器(sub-capacitor)，其中第一次电容器由掺杂区104a及半导体基底100的一部分的主体（位于掺杂区104a与深井区101之间，且被掺杂区103所围绕）所构成。第二次电容器由深井区101及半导体基底100的一部分的主体（位于掺杂区104a与深井区101之间，且被掺杂区103所围绕）所构成。另外，第三次电容器由深井区101及半导体基底100的一部分的主体（位于深井区101下方）所构成。具有三个串联的次电容器的第一电容器的电容值小于图2实施方式的电容值，因此其阻抗大于图2实施方式的阻抗。
在本实施方式中，电性连接至第二密封环结构110的第二电容器可更包括掺杂区103及具有第二导电型的深井区101。掺杂区103与深井区101两者位于密封环区20的半导体基底100内，使半导体基底100的一部分的主体插入于掺杂区104b与深井区101之间，且被掺杂区103所围绕。
再者，图3所示的第二电容器可包括三个串联的次电容器，其中第一次电容器由掺杂区104b及半导体基底100的一部分的主体（位于掺杂区104b与深井区101之间，且被掺杂区103所围绕）所构成。再者，第二次电容器由深井区101及半导体基底100的一部分的主体（位于掺杂区104b与深井区101之间，且被掺杂区103所围绕）所构成。另外，第三次电容器由深井区101及半导体基底100的一部分的主体（位于深井区101下方）所构成。具有三个串联的次电容器的第二电容器的电容值小于图2实施方式的电容值，因此其阻抗大于图2实施方式的阻抗。
因此，根据上述实施方式，由于各个密封环结构电性连接至一对应的电容器，其中电容器的阻抗大于图2实施方式的阻抗，因此可进一步改善基底噪声耦合的问题。
请参照图4，其显示出根据本发明实施方式的具有密封环结构的半导体装置剖面示意图，其中相同于图2的部件是使用相同的标号并省略其说明。除了第一及第二电容器之外，半导体装置200的结构相似于图2所示的结构。在本实施方式中，通过多个接触过孔107而电性连接至第一密封环结构108的第一电容器可为多晶硅-绝缘体-半导体（PIS）电容器，且可包括半导体基底100的主体、一部分的隔离结构102及其上方的多晶硅层117a，其中多晶硅层117a插入于上述部分的隔离结构102与第一密封环结构108之间，且围绕芯片区10。
再者，通过多个接触过孔107而电性连接至第二密封环结构110的第二电容器为PIS电容器，且可包括半导体基底100的主体、一部分的隔离结构102及其上方的多晶硅层117b，其中多晶硅层117b插入于上述部分的隔离结构102与第二密封环结构110之间，且围绕芯片区10。多晶硅层117a及117b可在进行芯片区10中晶体管的多晶硅栅极（未显示）制作工艺中形成，因此无需额外的工艺来进行多晶硅层117a及117b的制作。
在本实施方式中，第一及第二电容器可分别更包括介电层115a及115b，其中介电层115a插入于多晶硅层117a与一部分的隔离结构102之间，而介电层115b插入于多晶硅层117b与另一部分的隔离结构102之间。介电层115a及115b可在进行芯片区10中晶体管的栅极介电层（未显示）制作工艺中形成，因此无需额外的工艺来进行介电层115a及115b的制作。
具有PIS结构的第一及第二电容器由于具有厚度较厚的隔离结构102而具有低电容值，因而使其具有高阻抗，进而有效阻挡来自芯片区10的噪声。
根据上述实施方式，由于各个密封环结构电性连接至一对应的高阻抗PIS电容器，因此可有效防止基底噪声耦合。
请参照图5，其显示出根据本发明实施方式的具有密封环结构的半导体装置剖面示意图，其中相同于图4的部件是使用相同的标号并省略其说明。除了第一及第二电容器之外，半导体装置200的结构相似于图4所示的结构。在本实施方式中，第一电容器可更包括至少一开口109a，其断开隔离结构102、介电层115a及第一多晶硅层117a。再者，第二电容器可更包括至少一开口109b，其断开隔离结构102、介电层115b及第一多晶硅层117b。水气很容易就会陷进由氧化物所构成的绝缘层内。因此，开口119a及119b能减少隔离结构102与水气的接触面积，进而缓和水气所造成的劣化。
根据上述实施方式，由于各个密封环结构电性连接至一对应的PIS电容器，其内具有开口，因此可有效防止基底噪声耦合，同时又能缓和水气所造成的劣化。
请参照图6，其显示出根据本发明实施方式的具有密封环结构的半导体装置剖面示意图，其中相同于图4的部件是使用相同的标号并省略其说明。除了第一及第二电容器之外，半导体装置200的结构相似于图4所示的结构。在本实施方式中，第一及第二电容器每一者可更包括具有第二导电型的掺杂区103及与掺杂区103具有相同导电型的深井区101。掺杂区103及深井区101位于密封环区20的半导体基底100内，使半导体基底100的一部分的主体插入于隔离结构102与深井区101之间，且被掺杂区103所围绕。掺杂区103可设置于被隔离结构102围绕的虚拟主动区内。
如此一来，图6所示的第一及第二电容器可包括串联的第一、第二及第三次电容器，其中第一次电容器由第一或第二多晶硅层117a或117b、非必要的介电层115a或115b以及隔离结构102所构成。第二次电容器由深井区101及半导体基底100的一部分的主体（位于隔离结构102与深井区101之间，且被掺杂区103所围绕）所构成。另外，第三次电容器由深井区101及半导体基底100的一部分的主体（位于深井区101下方）所构成。具有三个串联的次电容器的第一及第二电容器的电容值小于图4实施方式的电容值，因此其阻抗大于图4实施方式的阻抗。
因此，根据上述实施方式，由于各个密封环结构电性连接至一对应的电容器，其阻抗大于图4实施方式的阻抗，因此可进一步改善基底噪声耦合的问题。
请参照图7，其显示出根据本发明实施方式的具有密封环结构的半导体装置剖面示意图，其中相同于图5或6的部件是使用相同的标号并省略其说明。除了第一及第二电容器之外，半导体装置200的结构相似于第5或6图所示的结构。在本实施方式中，第一及第二电容器每一者包括三个次电容器，其相似于图6所示的次电容器。
再者，不同于图6所示的第一及第二电容器，第一及第二电容器每一者中的第一次电容器可更包括至少一开口119a或119b，其断开隔离结构102、介电层115a或115b以及第一或第二多晶硅层117a或117b。
根据上述实施方式，由于各个密封环结构电性连接至一对应的电容器，其具有三个串联的次电容器，因此可有效防止基底噪声耦合。再者，三个次电容器中的其中一者具有PIS结构，其中具有开口，因此可缓和水气所造成的劣化。
本领域中技术人员应能理解，在不脱离本发明的精神和范围的情况下，可对本发明做许多更动与改变。因此，上述本发明的范围具体应以后附的权利要求界定的范围为准
Claims (19)
1.一种半导体装置，包括：
半导体基底，具有第一导电型，且具有被密封环区所围绕的芯片区；
绝缘层，位于所述半导体基底上；
第一密封环结构，埋设于所述绝缘层内且对应于所述密封环区；以及
第一电容器，位于所述第一密封环结构下方并与其电性连接，其中所述第一电容器包括所述半导体基底的主体。
2.如权利要求1所述的半导体装置，其特征在于，所述第一电容器为结型电容器，且更包括第一掺杂区，所述第一掺杂区具有相反于所述第一导电型的第二导电型，且位于所述密封环区的所述半导体基底内并围绕所述芯片区。
3.如权利要求2所述的半导体装置，其特征在于，所述第一电容器更包括皆具有所述第二导电型的第二掺杂区及第一深井区，位于所述密封环区的所述半导体基底内，使所述半导体基底的一部分的所述主体插入于所述第一掺杂区与所述第一深井区之间，且被所述第二掺杂区所围绕。
4.如权利要求3所述的半导体装置，其特征在于，更包括隔离结构，形成于所述密封环区的所述半导体基底内，其中所述第一掺杂区被所述隔离结构所围绕，而所述第二掺杂区位于一部分的所述隔离结构正下方。
5.如权利要求1所述的半导体装置，其特征在于，更包括：
第二密封环结构，埋设于所述绝缘层内，对应于所述密封环区且被所述第一密封环结构所围绕；以及
第二电容器，位于所述第二密封环结构下方并与其电性连接，其中所述第二电容器包括所述半导体基底的所述主体。
6.如权利要求5所述的半导体装置，其特征在于，所述第二电容器为结型电容器，且更包括第三掺杂区，具有相反于所述第一导电型的第二导电型，且所述第三掺杂区位于所述密封环区的所述半导体基底内并围绕所述芯片区。
7.如权利要求6所述的半导体装置，其特征在于，所述第二电容器更包括皆具有所述第二导电型的第四掺杂区及第二深井区，位于所述密封环区的所述半导体基底内，使所述半导体基底的一部分的所述主体插入于所述第三掺杂区与所述第二深井区之间，且被所述第四掺杂区所围绕。
8.如权利要求7所述的半导体装置，其特征在于，更包括隔离结构，形成于所述密封环区的所述半导体基底内，其中所述第三掺杂区被所述隔离结构所围绕，而所述第四掺杂区位于一部分的所述隔离结构正下方。
9.如权利要求5所述的半导体装置，其特征在于，所述第二密封环结构包括围绕所述芯片区的叠置的多个金属层以及电性连接至对应的所述多个金属层的多个介层连接条。
10.如权利要求5所述的半导体装置，其特征在于，所述第一密封环结构包括围绕所述第二密封环结构的叠置的多个金属层以及电性连接至对应的所述多个金属层的多个介层连接条。
11.如权利要求1所述的半导体装置，其特征在于，所述半导体基底的所述主体包括具有所述第一导电型的井区。
12.如权利要求1所述的半导体装置，其特征在于，所述第一电容器更包括：
隔离结构，形成于所述密封环区的所述半导体基底内；以及
第一多晶硅层，插入于所述隔离结构与所述第一密封环结构之间并围绕所述芯片区。
13.如权利要求12所述的半导体装置，其特征在于，所述第一电容器更包括至少一开口，断开所述隔离结构及所述第一多晶硅层。
14.如权利要求12所述的半导体装置，其特征在于，所述第一电容器更包括皆具有相反于所述第一导电型的第二导电型的第一掺杂区及第一深井区，位于所述密封环区的所述半导体基底内，使所述半导体基底的一部分的所述主体插入于所述隔离结构与所述第一深井区之间，且被所述第一掺杂区所围绕。
15.如权利要求12所述的半导体装置，其特征在于，更包括：
第二密封环结构，埋设于所述绝缘层内，对应于所述密封环区且被所述第一密封环结构所围绕；以及
第二电容器，位于所述第二密封环结构下方并与其电性连接，其中所述第二电容器包括所述半导体基底的所述主体。
16.如权利要求15所述的半导体装置，其特征在于，所述第二电容器更包括：
所述隔离结构；以及
第二多晶硅层，插入于所述隔离结构与所述第二密封环结构之间并围绕所述芯片区。
17.如权利要求16所述的半导体装置，其特征在于，所述第二电容器更包括至少一开口，断开所述隔离结构及所述第二多晶硅层。
18.如权利要求15所述的半导体装置，其特征在于，所述第二电容器更包括皆具有相反于所述第一导电型的第二导电型的第二掺杂区及第二深井区，位于所述密封环区的所述半导体基底内，使所述半导体基底的一部分的所述主体插入于所述隔离结构与所述第二深井区之间，且被所述第二掺杂区所围绕。
19.如权利要求18所述的半导体装置，其特征在于，所述第二电容器更包括至少一开口，断开所述隔离结构及所述第二多晶硅层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510464930.7A CN105070713B (zh) | 2011-06-13 | 2012-06-12 | 半导体装置 |
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201161496447P | 2011-06-13 | 2011-06-13 | |
| US61/496,447 | 2011-06-13 | ||
| US201161505587P | 2011-07-08 | 2011-07-08 | |
| US61/505,587 | 2011-07-08 | ||
| US13/351,151 US8810001B2 (en) | 2011-06-13 | 2012-01-16 | Seal ring structure with capacitor |
| US13/351,151 | 2012-01-16 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510464930.7A Division CN105070713B (zh) | 2011-06-13 | 2012-06-12 | 半导体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102832204A true CN102832204A (zh) | 2012-12-19 |
| CN102832204B CN102832204B (zh) | 2015-09-02 |
Family
ID=47292457
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510464930.7A Active CN105070713B (zh) | 2011-06-13 | 2012-06-12 | 半导体装置 |
| CN201210192917.7A Active CN102832204B (zh) | 2011-06-13 | 2012-06-12 | 半导体装置 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510464930.7A Active CN105070713B (zh) | 2011-06-13 | 2012-06-12 | 半导体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US8810001B2 (zh) |
| CN (2) | CN105070713B (zh) |
| TW (1) | TWI455324B (zh) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107026151A (zh) * | 2015-12-29 | 2017-08-08 | 台湾积体电路制造股份有限公司 | 三维集成电路芯片与其形成方法 |
| CN107799485A (zh) * | 2016-09-07 | 2018-03-13 | 德州仪器公司 | 用于刻划密封结构的方法及设备 |
| CN110034071A (zh) * | 2017-11-30 | 2019-07-19 | 联发科技股份有限公司 | 密封环结构，半导体管芯和侦测半导体管芯上裂缝的方法 |
| CN112310038A (zh) * | 2019-07-31 | 2021-02-02 | 台湾积体电路制造股份有限公司 | 半导体器件及其形成方法 |
| WO2021238971A1 (zh) * | 2020-05-29 | 2021-12-02 | 诺思(天津)微系统有限责任公司 | 一种半导体芯片、多工器及通信设备 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9093411B2 (en) * | 2010-10-19 | 2015-07-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Pad structure having contact bars extending into substrate and wafer having the pad structure |
| US8587090B2 (en) * | 2011-07-29 | 2013-11-19 | Mediatek Inc. | Die seal ring structure |
| KR101952988B1 (ko) * | 2012-07-19 | 2019-02-27 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치 |
| JP5968711B2 (ja) * | 2012-07-25 | 2016-08-10 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
| CN103811471B (zh) | 2012-09-07 | 2017-03-01 | 联发科技（新加坡）私人有限公司 | 保护环结构及其制造方法 |
| KR101936036B1 (ko) * | 2013-02-08 | 2019-01-09 | 삼성전자 주식회사 | 커패시터 구조물 |
| US8987067B2 (en) * | 2013-03-01 | 2015-03-24 | International Business Machines Corporation | Segmented guard ring structures with electrically insulated gap structures and design structures thereof |
| KR20150025802A (ko) * | 2013-08-30 | 2015-03-11 | 에스케이하이닉스 주식회사 | 반도체 장치의 가드링 구조 |
| CN104701271A (zh) * | 2013-12-05 | 2015-06-10 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| US9406626B2 (en) * | 2014-05-16 | 2016-08-02 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor device and method fabricating the same |
| JP2016058454A (ja) * | 2014-09-05 | 2016-04-21 | 株式会社東芝 | 半導体記憶装置 |
| US10157856B2 (en) * | 2016-05-31 | 2018-12-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Seal ring structure and fabrication method therefor |
| US9997456B2 (en) | 2016-07-27 | 2018-06-12 | Globalfoundries Inc. | Interconnect structure having power rail structure and related method |
| JP6679444B2 (ja) * | 2016-08-12 | 2020-04-15 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US10535554B2 (en) * | 2016-12-14 | 2020-01-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor die having edge with multiple gradients and method for forming the same |
| US11049820B2 (en) * | 2018-07-30 | 2021-06-29 | Texas Instruments Incorporated | Crack suppression structure for HV isolation component |
| US11088037B2 (en) * | 2018-08-29 | 2021-08-10 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device having probe pads and seal ring |
| US11476045B2 (en) | 2020-05-29 | 2022-10-18 | Analog Devices International Unlimited Company | Electric field grading protection design surrounding a galvanic or capacitive isolator |
| TWI797465B (zh) * | 2020-07-31 | 2023-04-01 | 新唐科技股份有限公司 | 半導體晶片 |
| CN111834359A (zh) * | 2020-08-03 | 2020-10-27 | 牛芯半导体(深圳)有限公司 | 电容版图结构 |
| US20220278054A1 (en) * | 2021-03-01 | 2022-09-01 | Changxin Memory Technologies, Inc. | Semiconductor structure and manufacturing method of semiconductor structure |
| US20230036280A1 (en) * | 2021-07-29 | 2023-02-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Seal Ring Structure and Method of Fabricating the Same |
| US12087648B2 (en) * | 2021-08-27 | 2024-09-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Seal ring structure with zigzag patterns and method forming same |
| US11676892B2 (en) | 2021-09-15 | 2023-06-13 | International Business Machines Corporation | Three-dimensional metal-insulator-metal capacitor embedded in seal structure |
| WO2024095610A1 (ja) * | 2022-11-04 | 2024-05-10 | ソニーセミコンダクタソリューションズ株式会社 | 電子デバイス |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1653611A (zh) * | 2002-03-26 | 2005-08-10 | 英特尔公司 | 具有嵌入在背面金刚石层中的元件的半导体器件 |
| US20080099886A1 (en) * | 2006-10-31 | 2008-05-01 | Sony Corporation | Semiconductor element, semiconductor device and mounting board |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1071130A3 (en) * | 1999-07-14 | 2005-09-07 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device interconnection structure comprising additional capacitors |
| US6492716B1 (en) | 2001-04-30 | 2002-12-10 | Zeevo, Inc. | Seal ring structure for IC containing integrated digital/RF/analog circuits and functions |
| TW517267B (en) * | 2001-08-20 | 2003-01-11 | Taiwan Semiconductor Mfg | Manufacturing method of sealing ring having electrostatic discharge protection |
| US20050026397A1 (en) * | 2003-07-28 | 2005-02-03 | International Business Machines Corporation | Crack stop for low k dielectrics |
| TWI221655B (en) * | 2003-11-25 | 2004-10-01 | Airoha Tech Corp | Integrated circuit chip |
| US7122840B2 (en) * | 2004-06-17 | 2006-10-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Image sensor with optical guard ring and fabrication method thereof |
| JP4689244B2 (ja) * | 2004-11-16 | 2011-05-25 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US7400255B2 (en) * | 2005-02-28 | 2008-07-15 | Impinj, Inc. | Wireless functional testing of RFID tag |
| US7528724B2 (en) * | 2005-02-28 | 2009-05-05 | Impinj, Inc. | On die RFID tag antenna |
| US7482675B2 (en) * | 2005-06-24 | 2009-01-27 | International Business Machines Corporation | Probing pads in kerf area for wafer testing |
| JP4699172B2 (ja) * | 2005-10-25 | 2011-06-08 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| TW200742025A (en) * | 2006-04-17 | 2007-11-01 | Novatek Microelectronics Corp | Seal-ring structure for system-level ESD protection |
| JP5090696B2 (ja) * | 2006-09-12 | 2012-12-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US8125052B2 (en) * | 2007-05-14 | 2012-02-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Seal ring structure with improved cracking protection |
| JP2009117710A (ja) * | 2007-11-08 | 2009-05-28 | Nec Electronics Corp | 半導体チップ、及び半導体装置 |
| US8188578B2 (en) * | 2008-05-29 | 2012-05-29 | Mediatek Inc. | Seal ring structure for integrated circuits |
| US8334582B2 (en) | 2008-06-26 | 2012-12-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Protective seal ring for preventing die-saw induced stress |
| GB0822722D0 (en) * | 2008-12-15 | 2009-01-21 | Cambridge Silicon Radio Ltd | Improved die seal ring |
| US8357988B2 (en) * | 2009-02-06 | 2013-01-22 | United Microelectronics Corp. | Die seal ring |
| US20110006389A1 (en) * | 2009-07-08 | 2011-01-13 | Lsi Corporation | Suppressing fractures in diced integrated circuits |
| JP5527648B2 (ja) * | 2009-08-05 | 2014-06-18 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US8253217B2 (en) * | 2010-06-16 | 2012-08-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Seal ring structure in semiconductor devices |
| US8338917B2 (en) * | 2010-08-13 | 2012-12-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multiple seal ring structure |
-
2012
- 2012-01-16 US US13/351,151 patent/US8810001B2/en active Active
- 2012-06-12 CN CN201510464930.7A patent/CN105070713B/zh active Active
- 2012-06-12 CN CN201210192917.7A patent/CN102832204B/zh active Active
- 2012-06-13 TW TW101121065A patent/TWI455324B/zh active
-
2014
- 2014-07-01 US US14/320,725 patent/US9640489B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1653611A (zh) * | 2002-03-26 | 2005-08-10 | 英特尔公司 | 具有嵌入在背面金刚石层中的元件的半导体器件 |
| US20080099886A1 (en) * | 2006-10-31 | 2008-05-01 | Sony Corporation | Semiconductor element, semiconductor device and mounting board |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107026151A (zh) * | 2015-12-29 | 2017-08-08 | 台湾积体电路制造股份有限公司 | 三维集成电路芯片与其形成方法 |
| CN107799485A (zh) * | 2016-09-07 | 2018-03-13 | 德州仪器公司 | 用于刻划密封结构的方法及设备 |
| CN110034071A (zh) * | 2017-11-30 | 2019-07-19 | 联发科技股份有限公司 | 密封环结构，半导体管芯和侦测半导体管芯上裂缝的方法 |
| US10998274B2 (en) | 2017-11-30 | 2021-05-04 | Mediatek Inc. | Seal ring structure, semiconductor die, and method for detecting cracks on semiconductor die |
| CN112310038A (zh) * | 2019-07-31 | 2021-02-02 | 台湾积体电路制造股份有限公司 | 半导体器件及其形成方法 |
| US11961878B2 (en) | 2019-07-31 | 2024-04-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect layout for semiconductor device |
| WO2021238971A1 (zh) * | 2020-05-29 | 2021-12-02 | 诺思(天津)微系统有限责任公司 | 一种半导体芯片、多工器及通信设备 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20140312470A1 (en) | 2014-10-23 |
| CN105070713A (zh) | 2015-11-18 |
| CN105070713B (zh) | 2018-03-30 |
| US8810001B2 (en) | 2014-08-19 |
| US20120313217A1 (en) | 2012-12-13 |
| TW201251033A (en) | 2012-12-16 |
| TWI455324B (zh) | 2014-10-01 |
| US9640489B2 (en) | 2017-05-02 |
| CN102832204B (zh) | 2015-09-02 |
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Legal Events
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| C10 | Entry into substantive examination | ||
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