KR20020011122A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR20020011122A
KR20020011122A KR1020010046288A KR20010046288A KR20020011122A KR 20020011122 A KR20020011122 A KR 20020011122A KR 1020010046288 A KR1020010046288 A KR 1020010046288A KR 20010046288 A KR20010046288 A KR 20010046288A KR 20020011122 A KR20020011122 A KR 20020011122A
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conductor
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히로따도시유끼
스께까와미쯔나리
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가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
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Abstract

본 발명은 누화 또는 배선 지연의 증가를 최소화하고, 안정된 신호 특성들을 제공하며 고속으로 동작할 수 있는 반도체 장치 및 그 제조 방법을 제공하여, 쉽게 제조될 수 있는 반도체 장치를 제공한다. 반도체 장치는 기준 전위에 전기적으로 접속된 도전체층 (2a), 유전체층 (3a) 에 의해 도전체층 (2a) 으로부터 분리되며 신호 배선으로 동작하는 도전체층 (4a) 을 포함할 수 있다. 또한, 반도체 장치는 절연층에 의해 도전체층 (4a) 으로부터 분리되며, 인접한 신호 배선으로 동작하는 인접한 도전체층을 포함할 수 있다. 도전체층 (4a) 과 도전체층 (2a) 사이의 커패시턴스는 인접한 도전체층과 도전체층 (4a) 사이의 커패시턴스보다 크다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING PROCESS}
본 발명은 일반적으로 반도체 장치 및 그 제조방법에 관한 것으로, 특히 집적회로의 배선 구조 및 그 배선 구조를 형성하는 방법에 관한 것이다.
반도체 장치들에 있어서, 향상된 공정 기술들은 소자 및 와이어링 (wiring)/배선의 미세화를 진행시켰다. 또한, 소자들은 더 많은 층들을 포함할 수 있다. 인접한 배선들 사이의 거리들은 더 작아졌다. 이들 거리는 기판 평면에 대하여 수직방향의 간격들 및 수평방향의 간격들을 포함한다. 인접한 배선 간격의 감소는 인접한 배선들 사이의 커패시턴스를 증가시켜 결과적으로 "누화(cross-talk)" 를 증가시킨다. 또한, 이것은 RC 시정수를 증가시킴으로써 배선 지연을 증가시킬 수 있으며, 여기서 R 은 배선의 저항, C 는 배선의 커패시턴스이다.
고속 동작을 성취하기 위하여, 신호를 고주파수로 전송할 수 있다. 반도체 장치의 외부 영역에서, 고주파수 신호도 안정하게 전송할 수 있도록 전송 선로를 이용할 수 있다. 그러나, 반도체 장치에서 내부적으로 전송되는 신호들에는 문제점이 존재한다.
고주파수 전송의 문제점들을 감소시키기 위하여, 배선들 사이의 커패시턴스들 감소시키는 종래의 접근방법은 배선들 사이에 형성되는 절연막에 저유전율 재료를 사용하였다.
일본 특개평 10-189716 호에는 이러한 접근방법에 대한 예가 기재되어 있다. 이 경우에, 제 1 및 제 2 배선층들을 형성한다. 제 1 배선층은 제 2 배선층보다 인접한 배선들 사이의 거리가 더 짧다. 인접한 배선들 사이의 거리가 짧은 영역에 제 1 절연막을 선택적으로 형성한다. 인접한 배선들 사이의 거리가 긴 영역에 제 2 층간 절연막을 형성한다. 제 1 절연막은 제 2 절연막보다 낮은 유전율을 갖는다. 대머신 (damascene) 공정은 배선들을 형성하는데 사용된다. 절연막에 트렌치를 형성한다. 상기 트렌치를 채워서 금속층을 형성한다. 그 후에, 여분의 금속을 제거하기 위하여 화학적 기계적 연마 (CMP) 를 수행한다.
또한, 인접한 배선들 사이의 누화를 감소하기 위하여 다양한 차폐 구조들이 제안되었다.
일본 특개평 1-94639 호(JP-A 1-94639) 에는 반도체 장치의 그러한 하나의 차폐 구조가 기재되어 있다. 상기 경우에서, 접지 배선과 같이 소정의 전위에 고정된 차폐용 배선을 신호 배선의 길이방향에 따른 영역에 걸쳐 형성한다. JP-A 1-94639 호에 나타낸 반도체 장치의 일례를 도 29 를 참조하여 설명한다.
다음으로, 도 29 를 참조하면, 반도체 장치의 단면이 도시되어 있다. 도 29 의 반도체 장치는 실리콘 기판 (101), 절연막 (102), 층간 절연막 (103), 미소(微小)신호배선 (104), 신호 배선 (105), 저 저항배선 (106), 필드 산화막 (107), 및 불순물 확산층 (108) 을 포함한다. 저 저항배선 (106) 은 차폐용 배선으로 기능하여 미소 신호배선 (104) 을 차폐한다.
일본 특개평 4-239751 호 (JP-A 4-239751) 에는, 반도체 기판의 하나의 주표면에 다층 배선 구조를 형성하는 공정이 기재되어 있다. 상기 공정은 배선들을 형성하는 공정, 전체 표면에 걸쳐 상기 배선들 사이의 최소 간격의 절반이하의 두께로 절연막을 증착하는 공정, 그 전체 표면에 걸쳐 도전체를 증착하는 공정, 이방성 에칭으로 그 도전체를 에치백 (etch-back) 하고 절연막에 의해 배선으로부터 분리되며 상기 배선의 측면에 도전체로 구성된 측벽층을 남기는 공정을 포함한다. 측벽층은 차폐층을 형성한다. JP-A 4-239751 호에 나타낸 반도체 장치의 일례를 도 30 을 참조하여 설명한다.
다음으로, 도 30 을 참조하면, 반도체 장치의 단면이 도시되어 있다. 도 30 의 반도체 장치는 반도체 기판 (201), 제 1 절연막 (202), 하층 배선 (203), 제 2 절연막 (204), 차폐층 (205), 층간 절연막 (206), 개구 (207), 및 상층배선 (208) 을 포함한다. 차폐층 (205) 은 하층 배선 (203) 을 차폐한다.
일본 특개평 4-343433 호 (JP-A 4-343433) 에는, 차폐된 신호 배선을 가지는 반도체 장치가 기재되어 있다. 반도체 기판은 제 1 도전체층이 형성되는 절연막을 가질 수 있다. 제 1 도전체층을 접지 전위에 접속한다. 상기 제 1 도전체층을 포함하는 표면상에 제 1 층간 절연막을 형성한다. 상기 제 1 층간 절연막상에 신호 배선을 형성한다. 상기 신호 배선을 포함하는 표면상에 제 2 층간 절연막을 형성한다. 상기 제 2 층간 절연막상에 제 2 도전체층을 형성한다. 상기 접지 전위에 상기 제 2 도전체층을 접속한다. 제 1 및 제 2 도전체층들은 차폐층을 형성한다. JP-A 4-343433 호에 나타낸 반도체 장치의 일례를 도 31 을 참조하여 설명한다.
다음으로, 도 31 을 참조하면, 반도체 장치의 단면이 도시되어 있다. 도 31 의 반도체 장치는 반도체 기판 (301), 절연막 (302), 금속층들 (303 및 307), 층간 절연막들 (304 및 306), 및 신호 배선 (305) 을 포함한다. 금속층들 (303 및 307) 은 신호 배선 (305) 을 차폐한다.
일본 특개평 8-274167 호 (JP-A 8-274167) 에는, 4 측면으로 차폐된 클록 신호를 가지는 반도체 기판이 기재되어 있다. 반도체 장치는 소정의 폭을 가진 절연층들에 의해 클록 배선으로부터 분리되며 상기 클록 배선의 양측에 배치되는 제 1 배선들을 갖는다. 제 2 배선들은 소정의 두께를 가지는 절연막들에 의해 클록 배선으로부터 분리되며, 상기 클록 배선의 상하에 형성된다. 제 1 및 제 2 배선들은 하나 이상의 기준 전위에 접속된다. 제 1 및 제 2 배선들은 클록 배선용 차폐층을 형성한다. JP-A 8-274167 호에 나타낸 반도체 장치의 일례를 도 32a 및 도 32b 를 참조하여 설명한다.
다음으로, 도 32a 내지 도 32b 를 참조하면, 반도체 장치들상의 배선 및 차폐구조의 단면들이 도시되어 있다. 도 32a 내지 도32b 의 배선 및 차폐 구조는 클록 배선 (401), 배선들 (402 및 403), 스루홀 (404), 접지 (GND) 배선들 (405 및 406), 및 전원 배선 (407) 을 포함한다.
일본 특개평 61-51847 호(JP-A 61-51847) 에는, 다층 배선 구조를 가지는 반도체 장치가 기재되어 있다. 반도체 장치는 배선층들이 적어도 3 층의 도전체막으로 구성되는 다층 배선 구조를 갖는다. 반도체 기판상에 배선층들의 절연막들을 교대로 적층한다. 상기 다층 배선중에서, 제 2 층 (중간층) 의 배선은제 1 층 (하층) 및 제 3 층 (하층) 의 배선층들에 의해 상하좌우로 끼워져서 차폐 구조를 형성한다. JP-A 61-51847 호에 나타낸 반도체 장치의 일례를 도 33 을 참조하여 설명한다.
다음으로, 도 33 을 참조하면, 반도체 장치의 단면이 도시되어 있다. 도 33 의 단면은 P-형 실리콘 기판 (501), 에피텍셜 n형 층 (502), 제 1 층 배선, 제 2 층 배선 (506), 제 3 층 배선 (507), 제 1 층간 절연막 (508), 제 2 층간 절연막 (509), 및 보호용 절연막 (510) 을 포함한다.
일본 특개평 7-307567호 (JP-A 7-307567) 에는, 박막 다층 배선 기판을 가지는 반도체 장치가 기재되어 있다. 넓은 범위에 연속하여 또는 메시형상으로 형성된 접지층과 전원층으로 신호층을 사이에 끼운다. 신호층과 기판 사이에 접지층 및 전원층을 배치하여 바이패스 커패시터로서 박막 커패시터를 형성한다. 이러한 구조가 신호층에의 외래 노이즈의 도래를 방지하여 정확한 신호 처리를 할 수 있는 것이 기재되어 있다. JP-A 7-307567 에 기재된 반도체 장치의 실시형태를 도 34(a) 및 34(b) 를 참조하여 설명한다.
다음으로, 도 34(a) 및 34(b) 를 참조하면, 반도체 장치의 단면이 도시되어 있다. 도 34(a) 의 단면은 기판 (601), 전원층 (611 및 605), 용량 절연막 (612), 접지층 (602), 박막 커패시터 (613), 제 1 신호층 (603b), 제 2 신호층(604b), 패드층 (606), 층간 절연막 (608a 내지 608d), 비어홀 (609a 및 609b) 및 서멀 (thermal) 비어홀 (610) 을 포함한다. 도 34(b) 의 단면은 접지층 (606a 및 641), 전원층 (622), 용량 절연막 (644) 을 포함한다. 용량 절연막 (644) 은 Ta2O5막 (642) 및 폴리이미드막 (643) 으로 이루어진다.
일본 특개평60-134440 호 (JP-A 60-134440) 에는, 종래의 전송선로를 가진 반도체 장치가 개시되어 있다. 이 반도체 장치는 비교적 크기가 큰 것으로, cm 범위의 배선 길이를 가진 한 쌍의 신호 배선을 가진다. 이 신호 배선은 상이한 회로사이를 접속하고, 상보 신호를 전자기적 결합을 발생시키기 위해 신호 배선으로 전송하여 인접한 배선 사이에 누화를 최소화시킬 수 있다. JP-A 60-134440 에 기재된 반도체 장치의 실시형태를 도 35(a) 를 참조하여 설명하고, 도 35(b) 는 종래예를 나타낸다.
다음으로, 도 35(a) 및 35(b) 를 참조하면, 반도체 장치의 단면이 도시되어 있다. 도 35(a) 의 단면은 상보 신호가 쌍으로 된 배선으로 전송되는 신호 배선 (707, 708, 711 및 712), 및 다층 배선 구조의 상부 및 하부 접속 (도시하지 않음) 의 간섭을 방지하는 접지 전원층 (709, 710 및 713) 을 포함한다. 층간 절연막 (도시하지 않음) 을 배선 사이 및 신호 배선과 접지/전원층 사이에 형성한다. 도 35(a) 의 구조는 배선 사이의 대향 면적이 크기 때문에, 배선 사이의 자기적 결합이 커져, 인접한 배선 사이의 누화가 감소된다고 기재되어 있다.
그러나, 소자들의 미세화와 고속화가 한층 더 전진함에 따라서, 배선들들 사이의 커패시턴스의 증가에 의한 누화 또는 배선 지연과 연관된 문제점들이 점점 더 현저하게 되었다.
또한, 종래의 구조에서 GHz 이상의 동작 주파수로 신호를 전송하는 경우, 전원라인 또는 접지라인과 같은 배선 자체의 인덕턴스가 반도체 장치내의 미세한 영역에서도 더 이상 무시할 수 없게 되었다. 따라서, 배선 자체의 인덕턴스가 신호 전송의 고속화에 중요한 요인이 될 수 있다.
또한, 소자의 제조 비용을 감소시키는 제조 방법이 필요하게 되었다.
상술한 내용을 고려하여, 누화를 최소화할 수 있는 반도체 장치를 제공하는 것이 바람직하다. 또한, 안정한 신호 특성들을 가진 반도체 장치를 제공하는 것이 바람직하다. 높은 주파수 또는 고속으로 신호들을 전송할 수 있는 반도체 장치를 제공하는 것이 바람직하다. 상술한 바를 성취하기 위한 제조 방법을 가지는 반도체 장치를 제공하는 것이 바람직하다.
도 1a 내지 도 1c 는 여러 공정 단계를 거친 후의 제 1 실시형태에 따른 반도체 장치의 단면도.
도 2 는 여러 공정 단계를 거친 후의 제 1 실시형태에 따른 반도체 장치의 단면도.
도 3a 내지 도 3c 는 여러 공정 단계를 거친 후의 제 2 실시형태에 따른 반도체 장치의 단면도.
도 4a 내지 도 4c 는 여러 공정 단계들을 거친 후의 제 3 실시형태에 따른 반도체 장치의 단면도.
도 5a 내지 도 5c 는 여러 공정 단계들을 거친 후의 제 4 실시형태에 따른 반도체 장치의 단면도.
도 6a 내지 도 6c 는 여러 공정 단계들을 거친 후의 제 5 실시형태에 따른 반도체 장치의 단면도.
도 7a 내지 도 7c 는 여러 공정 단계들을 거친 후의 제 6 실시형태에 따른 반도체 장치의 단면도.
도 8a 내지 도 8c 는 여러 공정 단계들을 거친 후의 제 7 실시형태에 따른반도체 장치의 단면도.
도 9a 내지 도 9c 는 여러 공정 단계들을 거친 후의 제 7 실시형태에 따른 반도체 장치의 단면도.
도 10a 내지 도 10c 는 여러 공정 단계들을 거친 후의 제 8 실시형태에 따른 반도체 장치의 단면도.
도 11a 내지 도 11c 는 여러 공정 단계들을 거친 후의 제 9 실시형태에 따른 반도체 장치의 단면도.
도 12a 내지 도 12c 는 여러 공정 단계들을 거친 후의 제 10 실시형태에 따른 반도체 장치의 단면도.
도 13a 내지 도 13c 는 여러 공정 단계들을 거친 후의 제 11 실시형태에 따른 반도체 장치의 단면도.
도 14a 내지 도 14c 는 여러 공정 단계들을 거친 후의 제 12 실시형태에 따른 반도체 장치의 단면도.
도 15a 내지 도 15c 는 여러 공정 단계들을 거친 후의 제 13 실시형태에 따른 반도체 장치의 단면도.
도 16a 내지 도 16c 는 여러 공정 단계들을 거친 후의 제 14 실시형태에 따른 반도체 장치의 단면도.
도 17a 내지 도 17c 는 여러 공정 단계들을 거친 후의 제 15 실시형태에 따른 반도체 장치의 단면도.
도 18a 내지 도 18c 는 여러 공정 단계들을 거친 후의 제 16 실시형태에 따른 반도체 장치의 단면도.
도 19a 내지 도 19c 는 여러 공정 단계들을 거친 후의 제 17 실시형태에 따른 반도체 장치의 단면도.
도 20a 내지 도 20c 는 여러 공정 단계들을 거친 후의 제 17 실시형태에 따른 반도체 장치의 단면도.
도 21a 내지 도 21c 는 여러 공정 단계들을 거친 후의 제 17 실시형태에 따른 반도체 장치의 단면도.
도 22 는 여러 공정 단계들을 거친 후의 제 18 실시형태에 따른 반도체 장치의 단면도.
도 23 은 종래의 반도체 장치의 평면도.
도 24 는 여러 공정 단계들을 거친 후의 종래 반도체 장치의 단면도.
도 25 는 제 19 실시형태에 따른 반도체 장치의 회로도.
도 26 은 제 19 실시형태에 따른 반도체 장치의 평면도.
도 27 은 여러 공정 단계들을 거친 후의 제 19 실시형태에 따른 반도체 장치의 단면도.
도 28 은 여러 공정 단계들을 거친 후의 제 20 실시형태에 따른 반도체 장치의 단면도.
도 29 는 여러 공정 단계들을 거친 후의 종래의 반도체 장치의 단면도.
도 30 은 여러 공정 단계들을 거친 후의 종래의 반도체 장치의 단면도.
도 31 은 여러 공정 단계들을 거친 후의 종래의 반도체 장치의 단면도.
도 29a 및 도 29b 는 종래 배선 구조의 단면도.
도 33 은 다양한 공정 단계들을 거친 후의 종래의 반도체 장치의 단면도.
도 34 는 여러 공정 단계들을 거친 후의 종래의 반도체 장치의 단면도.
도 35 는 종래의 배선 구조를 나타내는 개략도.
※ 도면의 주요부분에 대한 부호의 설명
1, 11, 21, 31, 41, 51, 61, 71, 81 : 제 1 층간절연막
2, 12, 12a, 22, 32, 32a, 42, 42a, 52, 64, 64a, 72, 84, 84a : 제 1 도전체층
3, 3a, 23, 23a, 33, 53, 65 : 유전체층
4, 4a, 14, 14a, 24, 24a, 34, 44, 44a, 55, 55a, 66, 75, 75a, 77, 86, 86a : 제 2 도전체층
5, 17, 25, 35, 47, 54, 62, 74, 82 : 제 2 층간절연막
6 : 라이너막
13, 13a, 43, 43a, 73 : 제 1 유전체층
15, 15a, 26, 37, 37a, 45, 76 : 제 2 유전체층
16, 16a, 27, 36, 46 : 제 3 도전체층
28, 56, 63, 83 : 제 3 층간절연막
38, 38a : 제 3 유전체층
57, 67, 78, 87 : 제 4 층간절연막
85, 85a : 유전체막
88 : 제 5 층간절연막
본 발명의 실시형태들에 따르면, 본 발명은 누화 또는 배선 지연의 증가를 최소화하고 안정된 신호 특성들을 가지며 고속동작이 가능한 반도체 장치 및 이러한 반도체 장치를 용이하게 제작할 수 있는 제조 방법을 제공한다. 반도체 장치는 기준 전위에 전기적으로 접속된 제 1 도전체층, 유전체층에 의해 제 1 도전체층으로부터 분리되며 신호 배선으로 기능하는 제 2 도전체층을 포함할 수 있다. 또한, 반도체 장치는 절연층에 의해 제 2 도전체층으로부터 분리되며 인접한 신호 배선으로 기능하는 인접한 도전체층을 포함할 수 있다. 제 1 도전체층과 제 2 도전제층 사이의 커패시턴스는 인접한 도전체층과 제 2 도전체층 사이의 커패시턴스보다 크다.
본 발명의 실시형태들중 하나의 태양에 따르면, 반도체 장치는 기준 전위에전기적으로 접속되는 제 1 도전체층을 포함할 수 있다. 제 2 도전체층은 제 1 유전체층에 의해 제 1 도전체층으로부터 분리되며 제 1 신호 배선으로 기능할 수 있다. 제 3 도전체층은 제 2 도전체층에 인접하며 제 2 신호 배선으로 기능할 수 있다. 제 1 절연막은 제 2 도전체층과 제 3 도전체층 사이에 배치될 수 있다. 제 2 및 제 1 도전체층 사이의 제 1 커패시턴스는 제 2 도전체층과 제 3 도전체층 사이의 커패시턴스보다 클 수 있다.
본 발명의 실시형태들중 또 다른 태양에 따르면, 제 1 유전체층은 제 2 및 제 3 도전체층들 사이의 간격보다 작은 두께를 가질 수 있다.
본 발명의 실시형태들중 또 다른 태양에 따르면, 제 1 절연막은 제 1 유전체층보다 작은 유전율을 가질 수 있다.
본 발명의 실시형태들중 또 다른 태양에 따르면, 제 4 도전체층은 기준전위에 전기적으로 접속될 수 있다. 제 2 유전체층은 제 2 도전체층과 제 4 도전체층 사이에 배치될 수 있다.
본 발명의 실시형태들중 또 다른 태양에 따르면, 제 1 및 제 2 유전체층들은 각각 제 2 도전체층과 제 3 도전체층 사이의 간격보다 작은 두께를 가질 수 있다.
본 발명의 실시형태들중 또 다른 태양에 따르면, 제 1 절연막은 제 1 및 제 2 유전체층들의 유전율보다 작은 유전율을 가질 수 있다.
본 발명의 실시형태들중 또 다른 태양에 따르면, 제 1 및 제 2 도전체층들은 병렬로 배치되며 제 1 유전체층에 의해 분리될 수 있다. 제 2 및 제 4 도전체층들은 병렬로 배치되며 제 2 유전체층에 의해 분리될 수 있다.
본 발명의 실시형태들중 또 다른 태양에 따르면, 제 1 및 제 2 도전체층들은 병렬로 배치되며, 제 1 유전체층에 의해 분리될 수 있다.
본 발명의 실시형태들중 또 다른 태양에 따르면, 제 1 및 제 3 도전체층들은 병렬로 배치되며, 제 1 유전체층에 의해 분리될 수 있다.
본 발명의 실시형태들중 또 다른 태양에 따르면, 제 2 도전체층은 소정의 패턴형상을 가지는 제 1 트렌치내에 형성될 수 있다. 제 3 도전체층은 소정의 패턴형상을 가지는 제 2 트렌치내에 형성될 수 있다.
본 발명의 실시형태들중 또 다른 태양에 따르면, 제 1 도전체층, 제 1 유전체층, 및 제 2 도전체층은 소정의 패턴형상을 가지는 트렌치내에 형성될 수 있다.
본 발명의 실시형태들중 또 다른 태양에 따르면, 제 1 도전체층은 제 1 유전체층에 의해 제 2 도전체층의 저면 및 적어도 측면의 일부로부터 분리된다.
본 발명의 실시형태들중 또 다른 태양에 따르면, 제 1 도전체층 및 제 2 도전체층은 전송 선로를 형성한다.
본 발명의 실시형태들중 또 다른 태양에 따르면, 반도체 장치는 제 1 층간 절연막상에 배치되는 제 1 도전체층을 포함할 수 있다. 제 1 도전체층은 기준전위에 전기적으로 접속될 수 있다. 제 1 유전체층은 제 1 도전체층상에 형성될 수 있다. 신호 배선은 제 1 유전체층상에 형성될 수 있다. 제 2 도전체층은 제 2 유전체층에 의해 신호 배선으로부터 분리되며, 상기 신호 배선의 상면 및 적어도 측면의 일부를 커버할 수 있다. 제 2 도전체층은 기준 전위에 전기적으로 접속될 수 있다.
본 발명의 실시형태들중 또 다른 태양에 따르면, 신호 배선의 전체 상면 및 측면은 제 2 도전체층에 의해 커버될 수 있다.
본 발명의 실시형태들중 또 다른 태양에 따르면, 제 1 도전체층은 플레이트 형상의 표면을 가질 수 있다. 다수의 신호배선들은 대향하며 제 1 유전체층에 의해 플레이트 형상의 표면으로부터 분리될 수 있다.
본 발명의 실시형태들중 또 다른 태양에 따르면, 반도체 장치는 제 1 유전체층상에 배치되는 인접한 신호 배선을 포함할 수 있다. 제 1 및 제 2 도전체층들은 신호 배선 및 인접한 신호 배선 사이의 영역을 통하여 전기적으로 접속될 수 있다.
본 발명의 실시형태들중 또 다른 태양에 따르면, 신호 배선 및 인접한 신호 배선 사이의 공간을 제 2 도전체로 채울 수 있다.
본 발명의 실시형태들중 또 다른 태양에 따르면, 제 1 도전체층 및 신호 배선은 전송 선로를 형성한다.
본 발명의 실시형태들중 또 다른 태양에 따르면, 반도체 장치의 제조 방법은 제 1 층간 절연막상에 제 1 도전체층을 형성하는 단계, 제 1 도전체층상에 제 1 유전체층을 형성하는 단계, 제 2 층간 절연막을 형성하는 단계, 제 2 층간 절연막내에 소정의 패턴형상을 가지는 트렌치를 형성하는 단계, 상기 트렌치를 채우는 제 2 도전체층을 형성하는 단계, 및 표면을 연마하여 제 2 도전체층이 상기 트렌치내에 삽입되는 배선을 형성하는 단계를 포함할 수 있다.
본 발명의 실시형태들중 또 다른 태양에 따르면, 제 1 유전체층은 트렌치의형성시에 에칭 스토퍼 (etching stopper) 로서 기능할 수 있다.
본 발명의 실시형태들중 또 다른 태양에 따르면, 상기 방법은 제 2 도전체층을 포함하는 표면상에 제 2 유전체층을 형성하는 단계 및 제 2 유전체층상에 제 3 도전체층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시형태들중 또 다른 태양에 따르면, 반도체 장치의 제조방법은 제 1 층간 절연막상에 에칭 스토퍼를 형성하는 단계, 상기 에칭 스토퍼막상에 제 2 층간 절연막을 형성하는 단계, 상기 제 2 층간 절연막내에 소정의 패턴형상을 가지는 트렌치를 형성하는 단계, 상기 트렌치를 채우는 제 1 도전체층을 형성하는 단계, 표면을 연마하여 상기 트렌치에 상기 제 1 도전체가 삽입되는 대머신 (damascene) 배선을 형성하는 단계, 상기 대머신 배선을 포함하는 상기 연마 표면상에 유전체층을 형성하는 단계, 및 상기 유전체층을 포함하는 표면상에 제 2 도전체층을 형성하는 단계를 포함할 수 있다.
본 발명의 실시형태들중 또 다른 태양에 따르면, 반도체 장치의 제조 방법은 제 1 층간 절연막상에 에칭 스토퍼막을 형성하는 단계, 상기 에칭 스토퍼막상에 제 2 층간 절연막을 형성하는 단계, 상기 제 2 층간 절연막내에 소정의 패턴형상을 가지는 트렌치를 형성하는 단계, 상기 트렌치내의 표면을 커버하는 제 1 도전체층을 형성하는 단계, 상기 트렌치내의 표면을 커버하는 유전체층을 형성하는 단계, 상기 트렌치를 채우는 제 2 도전체층을 형성하는 단계, 및 표면을 화학적 기계적 연마법으로 연마하여 대머신 배선을 형성하는 단계를 포함할 수 있다.
본 발명의 실시형태들중 또 다른 태양에 따르면, 반도체 장치의 제조방법은, 제 1 층간 절연막상에 제 1 도전체층을 형성하는 단계, 상기 제 1 도전체층상에 제 1 유전체층을 형성하는 단계, 상기 제 1 유전체층상에 제 2 도전체층을 형성하는 단계, 상기 제 2 도전체층상에 제 2 유전체층을 형성하는 단계, 소정의 패턴형상으로 상기 제 1 유전체층, 상기 제 2 도전체층, 및 제 2 유전체층을 패턴화하는 단계, 상기 제 1 유전체층, 상기 제 2 도전체층에 대한 측벽 유전체층 및 상기 제 2 유전체층을 형성하는 단계, 및 상기 제 2 유전체층 및 상기 측벽 유전체층에 의해 상기 제 2 도전체층으로부터 분리되는 제 3 도전체층을 형성하는 단계를 포함할 수 있다.
본 발명의 실시형태들중 또 다른 태양에 따르면, 반도체 장치는 기준 전위에 전기적으로 접속되는 플레이트 형상의 도전체층을 포함하는 다수의 배선 구조들 및 유전체층에 의해 분리되며 플레이트 형상의 도전체층의 표면과 대향하는 다수의 배선들을 포함할 수 있다. 제 1 스루홀은 플레이트 형상의 도전체층을 통하여 형성될 수 있다. 제 1 도전성 플러그는 플레이트 형상의 도전체층을 관통하며 제 1 스루홀내에 형성될 수 있다. 상기 제 1 도전성 플러그는 플레이트형상의 도전체층으로부터 전기적으로 분리될 수 있다.
본 발명의 실시형태들중 또 다른 태양에 따르면, 제 1 도전성 플러그는 제 1 기준 전위에 전기적으로 접속될 수 있다. 제 2 스루홀은 플레이트 형상의 도전체층을 통하여 형성될 수 있다. 제 2 도전성 플러그는 플레이트 형상의 도전체층을 관통하며 제 2 기준 전위에 전기적으로 접속되며 제 2 스루홀내에 형성될 수 있다. 상기 제 2 도전성 플러그는 플레이트 형상의 도전체층으로부터 전기적으로 분리될 수 있다.
본 발명의 실시형태들중 또 다른 태양에 따르면, 절연막은 플레이트 형상의 도전체층으로부터 제 1 및 제 2 플러그들을 전기적으로 분리할 수 있다.
본 발명의 실시형태들중 또 다른 태양에 따르면, 제 1 스루홀 및 제 1 도전성 플러그는, 제 1 도전체층을 관통시킴으로써 제 1 스루홀을 형성하는 단계, 제 1 스루홀의 내면상에 절연막을 형성하는 단계, 제 1 스루홀의 내면상의 절연막을 에칭하여 측벽 절연막을 형성하는 단계, 및 스루홀의 제 1 도전성 플러그를 형성하는 단계로 형성할 수 있다.
본 발명의 실시형태들중 또 다른 태양에 따르면, 스루홀내에 제 1 도전성 플러그를 형성하는 단계는, 스루홀을 도전성 재료로 채우는 단계, 및 화학적 기계적 연마법을 사용하여 제 1 도전성 플러그를 형성하는 단계를 포함할 수 있다.
본 발명의 실시형태들중 또 다른 태양에 따르면, 스루홀내에 제 1 도전성 플러그를 형성하는 단계는, 제 1 스루홀을 제 1 도전체로 채우는 단계, 및 여분의 도전체를 에칭 제거하여 상기 제 1 도전성 플러그를 형성하는 단계를 포함할 수 있다.
본 발명의 실시형태들중 또 다른 태양에 따르면, 반도체 장치는 제 1 기준 전위에 전기적으로 접속된 제 1 도전체를 포함할 수 있다. 제 2 도전체는 제 2 기준 전위에 전기적으로 접속되고, 유전체층에 의해 제 1 도전체로부터 분리되고, 박막 커패시터를 형성할 수 있다. 박막 커패시터를 반도체 장치의 트랜지스터 위의 영역에 형성할 수 있다. 배선 구조는 절연층에 의해 제 2 도전체층으로부터 분리된 복수의 제 3 도전체를 포함할 수 있다.
본 발명의 실시형태들중 또 다른 태양에 따르면, 배선 구조는 제 2 절연층에 의해 제 2 도전체층으로부터 분리되는 다수의 제 4 도전체층들을 포함할 수 있다.
다음으로, 본 발명의 다양한 실시형태들을 많은 도면들을 참조하여 상세히 설명한다.
제 1 실시형태
본 발명의 제 1 실시형태를 도 1a 내지 도 1c 및 도 2 에 나타낸다.
도 1a 내지 도 1c 및 도 2 는 여러 공정 단계들을 거친 후의 제 1 실시형태에 따른 반도체 장치의 단면도이다.
다음으로, 도 1a 를 참조하여, 제 1 층간 절연막 (1), 제 1 도전체층 (2) , 유전체층 (3), 및 제 2 도전체층 (4) 이 반도체 또는 세라믹 기판 (도시되지 않음) 의 주표면 상에 순차적으로 형성될 수 있다.
제 1 층간 절연막 (1) 은 임의의 공지된 절연막일 수 있다. 이 실시형태에서, 제 1 층간 절연막 (1) 은 실리콘 산화막일 수 있고, 이는 PE-CVD(plasma-enhanced chemical vapor deposition) 법에 의해 형성될 수 있다. 유전체층 (3) 은 제 2 층간 절연막 (5) (도 1c 참조) 보다 항상 높은 유전율을 가지는 절연막일 수 있다. 이 실시형태에서, 유전체층 (3) 은 대략 4.3 인 특정한 유전율을 가지는 실리콘 산화막일 수 있다. 유전체층 (3) 은 PE-CVD 법에 의해 형성될 수 있다. 유전체층 (3) 은 연속하는 패터닝에 의해 형성될 수 있는 인접한 제 2 도전체층 (4a) (도 1a 내지 도 1c에 도시됨) 들 사이의 간격보다 작은 두께를가지는 것이 바람직하다. 제 1 도전체층 (2) 및 제 2 도전체층 (4) 은 공지된 배선재료를 사용하여 형성될 수 있다. 일례로서, 스퍼터링법을 이용하여 약 2nm 의 두께의 텅스텐 (W) 막을 형성할 수 있다. 밀착성을 향상시키기 위해서, WN 또는 TiN 로 구성된 막이 계면(界面)에 위치하도록 하지층으로 형성될 수 있다.
제 1 도전체층 (2), 유전체층 (3), 및 제 2 도전체층 (4) 을 공지된 리소그래피기술 및 건식 에칭기술에 의해 패턴화할 수 있다. 건식 에칭 공정은 제 1 층간 절연막 (1) 이 노출되는 시점에서 에칭이 정지하는 조건하에서 수행될 수 있다. 결과적인 도전체층 (2a), 유전체층 (3a), 및 제 2 도전체층 (4a) 이 도 1b 에 도시된다.
제 2 층간 절연막 (5) 은 제 1 도전체층 (2a), 유전체층 (3a), 및 제 2 도전체층 (4a) 을 커버하면서 형성될 수 있다. 결과적인 배선 구조가 도 1c 에 도시된다. 제 2 층간 절연막 (5) 은 유전체층 (3a) 의 유전율보다 작은 유전율을 가지는 재료로 구성되는 것이 바람직하다. 이 실시형태에서, HSQ (hydro-silses-quioxane) 는 제 2 층간 절연막 (5) 의 재료로서 사용될 수 있다. HSQ 는 약 3.1 의 유전율을 가질 수 있다.
상술한 바와 같이, 이 실시형태에서 유전체층 (3a) 이 제 2 층간 절연막 (5)의 유전율보다 높은 유전율을 가지는 것이 바람직하다. 유전체층들 (3 및 3a) 에 사용될 수 있는 재료는 산화실리콘, 질화실리콘 (SiN), 및 SiON (silicon oxynitride) 을 포함한다. 그러한 재료들은 비교적 더 높은 유전율을 가질 수 있다. 제 2 층간 절연막 (5) 에 사용될 수 있는 재료는 유기 SOG(spin-on-glass) 막, HSQ (hydro-silses-quioxane), 폴리아릴에테르, 불소화폴리아릴에테르, 무기 폴리실라잔, 유기 폴리실라잔, BCB(benzocyclobutene), MSQ (methyl-silses-quioxane), 불소화 폴리이미드, 플라즈마 CF 폴리머, 플라즈마 CH 폴리머, 테프론 AF, 파릴렌 N(polyparaxylylene N), 파릴렌 AF4(polyparaxylylene F), 및 폴리나프탈렌 N 을 포함한다. 또한, 비교적 높은 유전율을 가지는 재료로서 기록된 산화 실리콘, 질화 실리콘 (SiN), 및 SiON (silcon oxynitride) 은, 유전체층들 (3 및 3a) 의 재료들의 유전율보다 높은 유전율을 가지는 재료를 사용하는 경우에, 제 2 층간 절연막 (5) 의 저 유전율 재료로서 사용될 수 있다.
상술된 바와 같이, 유전체층들 (3 및 3a) 은 신호 배선으로 기능하는 인접한 제 2 도전체층 (4a) 들 사이의 간격보다 작은 두께를 가지는 것이 바람직하다. 절연성을 확보하기 위하여, 유전체층들 (3 및 3a) 의 두께는 약 20nm 이상이 바람직하다. 그러나, 페어 (pair) 배선들 사이의 용량 (capacitance) 을 확보하여 정전기적 결합을 강화하고, 일방의 신호 배선의 전류와 이것의 반대위상의 전류를 타방의 신호 배선에 유기하여 전자기적 결합을 강화하기 위하여, 유전체층(3 및 3a) 의 두께는 약 300nm 이하인 것이 바람직하다. 또한, 이는 전송선로를 형성하는 점에서 도전될 수 있다.
이 실시형태에서, 절연 재료를 선택하여 결합시키고, 제 2 도전체층 (4a)(신호 배선) 및 제 1 도전체층 (2a) 사이의 용량 (단위 길이당) 이 동일한 층에서 인접한 제 2 도전체층 (4a) 들 사이의 용량 (단위 길이당) 보다 크게 되도록, 유전체층들 (3 및 3a) 의 두께는 배선 거리에 따라 결정되는 것이 바람직하다.
이와 같이 형성된 배선구조에서, 제 2 도전체층 (4a) 은 신호 배선으로 기능하는 반면에 제 1 도전체층 (2a) 은 기준 전위에 접속되어 예를 들어, 접지되어 접지층으로 기능하거나 전원에 접속되어 전원층으로 기능할 수 있다. 이에 반하여, 제 1 도전체층 (2a) 는 신호 배선으로 기능하는 반면에 도전체층 (4a) 는 접지층 또는 전원층으로 기능할 수 있다.
상술한 바와 같이, 2 개의 도전체층들은 절연막을 통하여 페어(pair)로 적층되어 배선(적층된 페어 라인)을 형성할 수 있다. 하나의 도전체층은 신호 배선으로 사용될 수 있는 반면에 다른 도전체층은 기준 전위에 접속되어 페어로서 2 개의 도전층들이 정전적으로 결합되어 인접한 배선과의 누화를 감소시킨다.
2 개의 도전체층들은 절연막을 통하여 페어로 적층되어 일방의 도전체층의 전류와 반대위상의 전류가 타방의 도전체층에 유기한다. 따라서, 이들 도전체층들사이에 전자기적 결합을 형성하여 인접한 배선과의 누화를 감소시킬 수 있다.
또한, 절연막을 통하여 서로 대향하는 도전체층들이 전송선로를 형성하는 구성으로 함에 따라 실효적인 배선의 인덕턴스가 감소되어 양호한 신호전송이 가능해 진다. 이러한 전송 선로는 2개의 도전체층의 형상들 및 크기들을 만듦으로써 형성될 수 있고, 이들 도전체층들 사이의 절연층은 상기 배선의 길이 방향에 수직인 단면에 있어서 거의 일정하다. 이는 각 도전체층 및 절연층의 재료를 동일하게 하여, 신호원 및 수신점 사이의 전 영역에 걸쳐 특성 임피던스를 일정하게 유지할 수 있다. 이러한 전송 선로에서, 신호원과 수신점 사이의 전영역에 걸쳐, 대향하는 도전체층들은 실질적으로 등간격들로 배치되고, 각 도전체층의 폭 및 두께는 실질적으로 일정하며, 분기 구조를 갖지 않는다. 전송 선로를 구성함으로써 신호 전류의 리턴 회로를 형성한다. 한 쌍의 도전체층들을 포함하는 이러한 전송 선로에서, 일방의 도전체층에 흐르는 전류가 타방의 도전체층에 흐르는 전류의 방향과 반대 방향으로 흘러서, 신호가 전송될 수 있다.
도 1b 를 참조하여 설명한 바와 같이, 3 층을 패턴화한 후에, 라이너 (liner) 막 (6) 은 내습성이나 밀착성의 향상을 위하여 형성될 수 있고, 그 후에 제 2 층간 절연막 (5) 은 도 2 에 나타낸 구조로 형성될 수 있다. 이러한 라이너막은 TEOS 산화막으로 구성될 수 있고, 이는 플라즈마 CVD 법과 같은 적절한 방법에 의해 형성될 수 있다.
제 2 실시형태
본 발명의 제 2 실시형태를 도 3a 내지 도 3c 에 나타낸다.
도 3a 내지 도 3c 는 제 2 실시형태에 따라 여러 가지 공정 단계를 거친 후의 반도체 장치의 단면도이다.
다음으로, 도 3a 에 대해 설명하면, 제 1 층간 절연막 (11), 제 2 도전체층 (12), 제 1 유전체층 (13), 제 2 도전체층 (14), 제 2 유전체층 (15), 및 제 3 도전체층 (16) 을 반도체 또는 세라믹 기판 (도시되지 않음) 의 주 표면상에 순차형성할 수 있다.
제 1 유전체층 (13) 및 제 2 유전체층 (15) 은 이후에 형성되는 제 2 층간 절연막 (17) 보다 높은 유전율을 가진 절연막인 것이 바람직하다. 이 실시형태에서, 제 1 및 제 2 유전체층들 (13 및 15) 은 제 1 층간 절연막 (11) 과 같이 PE-CVD 법에 의해 형성된 산화실리콘막 (대략 4.3 의 유전율) 이다. 상기 공정에서, 제 1 및 제 2 유전체층들 (13 및 15) 은 패턴화에 의해 이후에 형성되는 인접한 제 2 도전체층 (14a) 들 사이의 거리보다 작은 두께를 가지는 것이 바람직하다. 먼저, 제 2 및 제 3 도전체층들 (12, 14, 및 16) 은 공지된 배선재료로 구성될 수 있다. 예를 들어, 스퍼터링법을 이용하여 약 200 nm 의 두께로 텅스텐 (W) 막을 형성할 수 있다. 밀착성을 향상시키기 위하여, WN 또는 TiN 으로 구성된 막은 계면에 하지층으로서 형성될 수 있다 (도 3b).
다음으로, 제 1 도전체층 (12), 제 1 유전체층 (13), 제 2 도전체층 (14), 제 2 유전체층 (15), 및 제 3 도전체층 (16) 을 공지된 리소그래피기술 및 건식 에칭 기술에 의해 패턴화시킬 수 있다. 상기 공정에서, 건식 에칭 공정은 제 1 층간 절연막 (11) 이 노출되는 시점에서 에칭이 정지하는 그러한 조건하에서 수행될 수 있다.
다음으로, 제 1 도전체층 (12a), 제 1 유전체층 (13a), 제 2 도전체층 (14a), 제 2 유전체층 (15a), 및 제 3 도전체층 (16a) 을 커버하면서 제 2 층간 절연막 (17) 을 형성하여, 도 3c 에 나타낸 배선 구조를 얻는다. 제 2 층간 절연막 (17) 은 제 1 및 제 2 유전체층 (13a 및 15a) 의 유전율보다 작은 유전율을 가지는 재료로 구성되는 것이 바람직하다. 이 실시형태에서, 대략 3.1 의 유전율을 가진 HSQ 을 제 2 층간 절연막 (17) 의 재료로서 사용할 수 있다.
상술한 바와 같이, 제 1 및 제 2 유전체층들 (13a 및 15a) 는 제 2 층간 절연막 (17) 의 유전율보다 높은 유전율을 가지는 것이 바람직하며, 제 1 실시형태의유전체층 (3 및 3a) 으로 기재된 어떠한 재료로도 구성될 수 있다. 또한, 제 2 층간 절연막 (17) 은 제 1 실시형태의 제 2 층간 절연막 (5) 으로 기재된 어떠한 재료로도 구성될 수 있다. 제 1 또는 제 2 유전체층의 두께는 제 1 실시형태의 유전체층과 같이 설정될 수 있다.
이 실시형태에서, 제 2 도전체층 (14a)(신호 배선)과 제 1 도전체층 (12a) 사이 및 제 2 도전체층 (14a)과 제 3 도전체층 (16a) 사이의 용량들(단위 길이당) 이 동일한 층에서 인접한 제 2 도전체층 (14a) 들 사이의 용량 (단위길이당) 보다 커지도록, 절연 재료를 선택ㆍ조합하고, 제 1 및 제 2 유전체층들 (13a 및 15a) 의 두께를 배선 거리에 따라 결정하는 것이 바람직하다.
이와 같이 형성된 배선 구조에서, 제 2 도전체층 (14a) 은 신호 배선으로 기능하는 반면에 제 1 도전체층 (12a) 은 기준 전위에 접속되어 예를 들어, 접지되어 접지층으로 기능하거나 전원에 접속되어 전원층으로 기능한다. 유사하게도, 제 3 도전체층 (16a) 은 또한 예를 들어 접지 또는 전원층으로 기능하는 기준 전위에 접속될 수 있다. 이들 층들중 하나의 층은 접지층으로서 기능하는 반면에 다른 층은 전원층으로 기능하거나 도전체층 모두 전원층 또는 접지층으로서 기능할 수 있다.
이 실시형태에서, 정전 결합은 신호 배선과 수직으로 상기 신호 배선을 사이에 끼우는 양 도전체층들 사이에 형성되어 누화를 더 감소시킬 수 있다.
2 개의 도전체층들은 절연막을 통하여 쌍으로 적층되어, 일방의 도전체층의 전류와 반대 위상의 전류를 타방의 도전체층(신호 배선) 에 유기한다. 따라서,이들 도전체층들사이에 전자기적 결합이 생겨, 인접한 배선과의 누화를 감소시킬 수 있다.
또한, 제 1 실시형태에서 상술한 바와 같이, 절연막을 통하여 서로 대향하는 도전체층들이 전송 선로를 형성하는 구성으로 함에 따라 유효한 배선의 인덕턴스가 감소되어 양호한 신호전송이 가능해 진다.
또한, 이 실시형태에서도, 제 1 실시형태에서 상술한 바와 같이, 라이너막을 패턴화한 후에 내습성이나 밀착성을 향상시키기 위하여 형성될 수 있고, 그 후에 제 2 층간 절연막 (17) 이 형성될 수 있다.
제 3 실시형태
본 발명의 제 3 실시형태를 도 4a 내지 도 4c 에 나타낸다.
도 4a 내지 도4c 는 여러 가지 공정 단계후의 제 3 실시형태에 따른 반도체 장치의 단면도이다.
다음으로, 도 4a 에 대해 설명하면, 제 1 층간 절연막 (21), 제 1 도전체층 (22), 유전체층 (23), 및 제 2 도전체층 (24)을 반도체 또는 세라믹 기판(도시되지 않음) 의 주 표면상에 순차형성할 수 있다.
유전체층 (23) 은 이후에 형성되는 제 2 층간 절연막 (25) 보다 높은 유전율을 가진 절연막을 이용하는 것이 바람직하고, 제 1 실시형태에 기재된 바와 같이 절연막으로 구성될 수 있다. 제 1 실시형태에서와 같이, 유전체층 (23) 은 패턴화에 의해 이후에 형성되는 인접한 제 2 도전체층(24a) 들 사이의 거리보다 작은 두께를 가지는 것이 바람직하다. 제 1 층간 절연막 (21)과 제 1 및 제 2 도전체층들 (22 및 24) 은 통상적으로 제 1 실시형태에 기재된 재료로 형성될 수 있다.
다음으로, 제 2 도전체층 (24) 은 공지된 리소그래피기술 및 건식 에칭 기술에 의해 패턴화된다. 이 공정에서, 건식 에칭 공정은 유전체층 (23) 이 노출되는 시점에서 에칭이 정지하는 그러한 조건하에서 수행될 수 있다 (도 4b).
다음으로, 제 2 도전체층 (24a) 을 커버하면서 제 2 층간 절연막 (25) 이 형성되어, 도 4c 에 나타낸 배선 구조를 얻는다. 제 2 층간 절연막 (25) 은 유전체층 (23) 의 유전율보다 작은 유전율을 가지는 재료로 구성되는 것이 바림직하다. 이 실시형태에서, 제 1 실시형태에 기재된 바와 같이, 대략 3.1 의 유전율을 가진 HSQ 가 제 2 층간 절연막 (25) 의 재료로 사용될 수 있고, 산화실리콘이 유전층의 재료로 사용될 수 있다.
이 실시형태에서, 유전체층 (23) 은 제 2 층간 절연막 (25) 의 유전율보다 높은 유전율을 가지는 것이 바람직하고, 제 1 실시형태의 유전체층으로 기재된 어떤 재료로도 구성될 수 있다. 또한, 제 2 층간 절연막 (25) 은 제 1 실시형태의 제 2 층간 절연막 (5) 으로 기재된 임의의 재료로 구성될 수 있다. 유전체층 (23) 의 두께는 제 1 실시형태의 유전체층 (3) 과 같이 설정될 수 있다.
이 실시형태에서, 절연재료는 제 2 도전체층 (24a)(신호 배선) 과 제 1 도전체층 (22) 사이의 용량 (단위 길이당) 이 동일한 층에서 인접한 제 2 도전체층 (24a) 들 사이의 용량 (단위길이당) 보다 커지도록, 절연 재료를 선택ㆍ조합하고, 유전체층들 (23) 의 두께를 배선 거리에 따라 결정하는 것이 바람직하다.
이와 같이 형성된 배선 구조에서, 제 2 도전체층 (24a) 은 신호 배선으로 기능하는 반면에 제 1 도전체층 (22) 은 기준 전위에 접속되어, 예를 들어, 접지되어 접지층으로 기능하거나 전원에 접속되어 전원층으로 기능한다. 도 4c 는 제 1 도전체층 (22) 이 접지층으로 기능하는 구조를 나타낸다.
상술한 바와 같이, 2 개의 도전체층이 절연막을 통하여 적층되는 배선 구조를 형성할 수 있고, 일방의 패턴화된 도전체층을 신호 배선으로 사용하는 반면에 타방의 플레이트형상의 도전체층을 기준 전위에 접속함으로써 대향하는 도전체층들의 상호 정전 결합을 강화하여, 인접한 배선과의 누화를 감소시킬 수 있다.
2 개의 도전체층들이 적층되어 일방의 플레이트 형상의 도전체층의 전류와 반대 위상의 전류를 타방의 도전체층 (신호 배선) 에 유기한다. 따라서, 이들 도전체층들 사이에 전자기적 결합이 생겨, 인접하는 다른 배선과의 누화를 감소시킬 수 있다.
또한, 제 1 실시형태에 설명한 바와 같이, 절연막을 통하여 서로 대향하는 도전체층들이 전송 선로를 형성하는 구성으로 함에 따라, 실효적인 배선의 인덕턴스가 감소되어 양호한 신호전송이 가능해진다. 그러나, 이 실시형태에서, 상기 신호 배선을 대향하는 도전체층이 플레이트형상이므로, 플레이트 형상의 도전체층의 전류 (신호 전류의 위상과 반대인 위상을 가지는 전류) 는 신호 배선에 대향하는 영역 부근에 흐른다. 따라서, 신호 배선에 대향하는 플레이트형상의 도전체층은 그 형상 (예를 들어, 두께) 및 조성이, 신호원 및 수신점사이의 전체 영역에 걸쳐, 적어도 신호 배선에 대향하는 영역에서 실질적으로 일정하기만 하면, 수용가능하다.
이 실시형태에서도, 제 1 실시형태에 설명한 바와 같이, 제 2 도전체층 (24)을 패턴화한 후에, 내습성이나 밀착성을 향상시키기 위하여 라이너막을 형성하고, 그 후에 제 2 층간 절연막 (25) 을 형성할 수 있다.
본 실시형태 및 이하의 실시형태에 있어서, 플레이트형상의 도전체층이 기판상의 전영역에 걸쳐 형성되더라도, 이는 플레이트형상의 도전체층의 패터닝 공정을 제거할 수 있다.
제 4 실시형태
본 발명의 제 4 실시형태를 도 5a 내지 도 5c 에 나타낸다.
도 5a 내지 도5c 는 여러 공정 단계들을 거친 후의 제 4 실시형태에 따른 반도체 장치의 단면도이다.
다음으로, 도 5a 에 대하여 설명하면, 제 1 층간 절연막 (21), 제 1 도전체층 (22), 유전체층 (23), 및 제 2 도전체층 (24)을 반도체 또는 세라믹 기판 (도시되지 않음) 의 주 표면상에 순차형성할 수 있다.
유전체층 (23) 은 이후에 형성되는 제 2 층간 절연막 (25) 보다 높은 유전율을 가진 절연막을 이용하는 것이 바람직하며, 제 1 실시형태에서와 같이 절연막으로 구성될 수 있다. 제 1 실시형태에서와 같이, 유전체층 (23) 은 패턴화에 의해 이후에 형성되는 인접한 제 2 도전체층 (24a) 들 사이의 거리보다 작은 두께를 가지는 것이 바람직하다. 제 1 층간 절연막 (21) 과 제 1 및 제 2 도전체층들 (22 및 24) 은 통상적으로 제 1 실시형태에 기재된 재료로 형성될 수 잇다.
다음으로, 제 2 도전체층 (24) 및 유전체층 (23) 은 공지된 리소그래피기술및 건식 에칭 기술에 의해 패턴화된다. 이 공정에서, 건식 에칭 공정은 제 1 유전체층 (22) 이 노출되는 시점(도 5b 참조)에서 에칭이 정지하는 그러한 조건들하에서 수행될 수 있다.
다음으로, 제 2 도전체층 (24a) 및 유전체층 (23a) 을 커버하면서 제 2 층간 절연막 (25) 이 형성되어, 도 5c 에 나타낸 배선 구조를 얻는다. 제 2 층간 절연막 (25) 은 유전체층 (23) 의 유전율보다 작은 유전율을 가지는 재료를 이용하는 것이 바람직하다. 본 실시형태에서, 제 1 실시형태에서 설명한 바와 같이, 대략 3.1 의 유전율을 가진 HSQ 가 제 2 층간 절연막 (25) 의 재료로 사용될 수 있고, 산화 실리콘이 유전체층의 재료로 사용될 수 있다.
본 실시형태에서, 유전체층 (23) 은 제 2 층간 절연막 (25) 의 유전율보다 높은 유전율을 가지는 것이 바람직하며, 제 1 실시형태의 유전체층으로 기재된 임의의 재료로 구성될 수 있다. 또한, 제 2 층간 절연막 (25) 은 제 1 실시형태의 제 2 층간 절연막 (5) 으로 기재된 임의의 재료로 구성될 수 있다. 유전체층 (23) 의 두께는 제 1 실시형태의 유전체층 (3) 과 같이 설정될 수 있다.
본 실시형태에서, 제 2 도전체층 (24a) 과 제 1 도전체층 (22) 사이의 용량은 동일한 층에서 인접한 제 2 도전체층 (24a) 들 사이의 용량보다 크게 되도록, 절연 재료를 선택ㆍ조합하고, 유전체층 (23) 의 두께를 배선 거리에 따라 결정하는 것이 바람직하다.
이와 같이 형성된 배선 구조에서, 제 2 도전체층 (24a) 은 신호 배선으로 기능하는 반면에, 제 1 도전체층 (22) 은 기준 전위에 접속되어 예를 들어, 접지되어접지층으로 기능하거나 전원에 접속되어 전원층으로 기능한다. 도 5c 는 제 1 도전체층 (22) 이 접지층으로 기능하는 구성을 나타낸다.
상술한 바와 같이, 절연막을 통하여 2 개의 도전체층들이 적층되는 배선 구조가 형성될 수 있고, 일방의 패턴화된 도전체층을 신호 배선으로 사용하는 반면에 타방의 플레이트형상의 도전체층을 기준 전위에 접속함으로써 대향하는 도전체층들의 상호 정전 결합을 강화하여, 인접한 배선과의 누화를 감소시킬 수 있다.
2 개의 도전체층들을 적층함으로써, 일방의 플레이트형상의 도전체층의 전류와 반대위상의 전류가 타방의 도전체층 (신호 배선) 에 유기된다. 따라서, 이들 도전체층들 사이에 전자기적 결합이 생겨서, 인접하는 또 다른 배선과의 누화를 감소시킬 수 있다.
또한, 제 1 실시형태에서 설명한 바와 같이, 절연막을 통하여 서로 대향하는 도전체층이 전송 선로를 형성하는 구성으로 함으로써, 실효적인 배선의 인덕턴스가 감소되어 양호한 신호전송이 가능해 진다.
또한, 본 실시형태에서도, 제 1 실시형태에서와 같이, 제 2 도전체층 (24) 및 유전체층 (23) 을 패턴화한 후에, 내습성이나 밀착성의 향상을 위하여 라이너막을 형성할 수 있고, 그 후에 제 2 층간 절연막 (25) 을 형성할 수 있다.
제 5 실시형태
본 발명의 제 5 실시형태를 도 6a 내지 도6c 에 나타낸다.
도 6a 내지 도 6c 는 여러 공정 단계들을 거친 후의 제 5 실시형태에 따른 반도체 장치의 단면도이다.
다음으로, 도 6a 에 대하여 설명하면, 도시된 구조는 도 4c 의 제 3 실시형태에 대응하며, 상기 제 3 실시형태와 유사한 방식으로 형성될 수 있다. 이 공정에서, 제 2 도전체층 (24a) 은 이후의 연마에 의해 그 상부 표면이 연마되는 점을 고려하여 약간 두껍게 되는 것이 바람직하다.
제 2 도전체층 (24a) 이 도 6c 에 나타낸 바와 같이 완전히 노출될 때까지, CMP (chemical mechanical polishing) 법에 의해 제품 표면을 연마한다.
다음으로, 제 2 유전체층 (26), 제 3 도전체층 (27), 및 제 3 층간 절연막 (28) 을 순차적층하여, 도 6c 에 나타낸 배선 구조를 얻는다. 제 2 유전체층 (26), 제 3 도전체층 (27), 및 제 3 층간 절연막 (28) 은 각각 제 1 유전체층 (23), 제 2 도전체층 (22), 및 제 1 층간 절연막 (21) 과 같이 형성될 수 있다.
본 실시형태에서, 제 1 및 제 2 유전체층 (23 및 26) 은 제 2 층간 절연막 (25) 의 유전율보다 높은 유전율을 가지는 것이 바람직하며, 제 1 실시형태의 유전체층 (3) 과 같은 임의의 재료로 제조될 수 있다. 또한, 제 2 층간 절연막 (25) 은 제 1 실시형태의 제 2 층간 절연막 (5) 과 같은 임의의 재료로 제조될 수 있다. 제 1 또는 제 2 유전체층 (23 및 26) 의 두께는 제 1 실시형태의 유전체층 (3) 과 같이 설정될 수 있다.
본 실시형태에서, 제 2 도전체층 (24a)(신호 배선)과 제 1 도전체층 (22) 사이, 및 제 2 도전체층 (24a) 과 제 3 도전체층 (27) 사이의 용량들 (단위 길이당) 이 각각 동일한 층에서 인접한 제 2 도전체층 (24a) 들 사이의 용량 (단위 길이당) 보다 크게 되도록, 절연 재료를 선택ㆍ조합하며, 제 1 및 제 2 유전체층들 (23 및26) 의 두께를 배선 거리에 따라 설정하는 것이 바람직하다.
이와 같이 형성된 배선 구조에서, 제 2 도전체층 (24a) 은 신호 배선으로 기능하는 반면에 제 1 도전체층 (22) 은 기준 전위에 접속되어, 예를 들어, 접지되어 접지층으로서 기능하거나 전원에 접속되어 전원층으로서 기능한다. 유사하게, 제 3 도전체층 (27) 도 또한 기준 전위에 접속되어 예를 들어 접지층 또는 전원층으로 기능한다. 신호 배선층을 사이 끼우는 상기 층들중 하나의 층이 접지층으로 기능하는 반면에 다른 층은 전원층으로 기능하거나 양 도전체층들은 전원 또는 접지층으로서 기능할 수 있다. 도 6c 는 상기 신호 배선층을 사이에 끼우는 양 도전체층들이 접지층으로서 기능하는 구성을 나타낸다.
이러한 본 실시형태의 구성에서, 신호 배선층을 상하방향(즉, 기판평면에 수직방향) 으로 사이에 끼우는 양 도전체층과 상기 신호 배선층 사이에 정전 결합이 형성되어, 누화가 더 감소될 수 있다.
절연막을 통하여 2 개의 도전체층들을 적층함으로써, 일방의 도전체층의 전류와 반대위상의 전류가 타방의 도전체층(신호 배선) 에 유기되어, 이들 도전체층들 사이에 전자기적 결합을 형성한다. 이런 식으로, 인접한 배선과의 누화를 감소시킬 수 있다.
또한, 제 3 실시형태에서 설명한 바와 같이, 절연막을 통하여 서로 대향하는 도전체층들이 전송 선로를 형성하는 구성으로 함으로써, 실효적인 배선의 인덕턴스가 감소되어 양호한 신호전송이 가능해진다.
제 6 실시형태
본 발명의 제 6 실시형태를 도 7a 내지 도 7d 에 나타낸다.
도 7a 내지 도 7d 는 여러 공정 단계들을 거친 후의 제 6 실시형태에 따른 반도체 장치의 단면도이다.
다음으로, 도 7a 에 대해 설명하면, 제 1 층간 절연막 (21), 제 1 도전체층 (22), 제 1 유전체층 (23), 제 2 도전체층 (24), 및 제 2 유전체층 (26)을 반도체 또는 세라믹 기판 (도시되지 않음) 의 주 표면상에 순차적층할 수 있다. 이 공정에서, 제 1 유전체층 (23) 과 동일한 방식으로 형성될 수 있는 제 2 유전체층 (26) 은 이후에 연마되는 그 상부 표면을 고려하여 약간 두껍게 되는 것이 바람직하다.
다음으로, 제 2 유전체층 (26), 제 2 도전체층 (24), 및 제 1 유전체층 (23) 을 공지된 리소그래피기술 및 건식 에칭 기술에 의해 패턴화할 수 있다. 이 공정에서, 건식 에칭 공정은 제 1 도전체층 (22) 이 노출되는 시점에서 에칭이 정지하는 그러한 조건들하에서 수행될 수 있다.
다음으로, 제 2 층간 절연막 (25) 이 제 2 유전체층 (26a), 제 2 도전체층 (24a), 및 제 1 유전체층 (23a)(도 7b 참조) 을 커버하면서 형성된다. 제 2 층간 절연막 (25) 은 제 1 또는 제 2 유전체층들 (23a 및 26a) 의 유전율보다 작은 유전율을 가지는 재료로 제조되는 것이 바람직하다. 본 실시형태에서, 제 1 실시형태에서와 같이, 대략 3.1 의 유전율을 가지는 HSQ 가 제 2 층간 절연막 (25) 의 재료로 사용될 수 있고, 산화 실리콘이 제 1 및 제 2 유전체층들 (23a 및 26a) 의 재료로 사용될 수 있다.
제 2 유전체층 (26a) 이 도 6b 에 나타낸 바와 같이 완전히 노출될 때까지 CMP 에 의해 제품 표면을 연마할 수 있다.
다음으로, 제 3 도전체층 (27) 및 제 3 층간 절연막 (28)을 순차적층하여, 도 7d 에 나타낸 배선 구조를 얻는다. 제 3 도전체층 (27) 및 제 3 층간 절연막 (28) 은 각각 제 1 도전체층 (22) 및 제 1 층간 절연막 (21) 과 동일한 방식으로 형성될 수 있다.
본 실시형태에서, 제 1 및 제 2 유전체층들 (23a 및 26a) 은 제 2 층간 절연막 (25) 의 유전율보다 높은 유전율을 가지는 것이 바람직하며, 이는 제 1 실시형태의 유전체층과 동일한 재료로 제조된다. 또한, 제 2 층간 절연막 (25) 은 제 1 실시형태의 제 2 층간 절연막 (5) 과 동일한 재료로 제조될 수 있다. 최종적인 제 1 및 제 2 유전체층 (23a 및 26a) 은 제 1 실시형태의 유전체층 (3) 과 같이 설정될 수 있다.
본 실시형태에서, 제 2 도전체층 (24a)(신호 배선)과 제 1 도전체층 (22) 사이 및 제 2 도전체층 (24a) 과 제 3 도전체층 (27) 사이의 용량(단위 길이당) 들을 동일한 층내의 인접한 제 2 도전체층 (24a) 들사이의 용량 (단위 길이당) 보다 크게 되도록, 절연 재료를 선태ㆍ조합하며, 제 1 및 제 2 유전체층들 (23a 및 26a) 의 두께를 배선 거리에 따라 설정하는 것이 바람직하다.
이와 같이 형성된 배선 구조에 있어서, 제 2 도전체층 (24a) 은 신호 배선으로 기능하는 반면에 제 21 도전체층 (22) 은 기준 전위에 접속되어, 예를 들어, 접지되어 접지층으로 기능하거나 전원에 접속되어 전원층으로 기능한다. 유사하게, 제 3 도전체층 (27) 도 또한 기준 전위에 접속되어 예를 들어 접지층 또는 전원층으로 기능한다. 상기 신호 배선을 사이에 끼우는 상기 층들중 하나의 층이 접지층으로 기능하는 반면에 다른 층은 전원층으로 기능하거나 양 도전체층들이 전원층 또는 접지층으로 기능할 수 있다. 도 7d 는 상기 신호 배선을 사이에 끼우는 양 도전체층들이 접지층으로 기능하는 구성을 나타낸다.
본 실시형태에서, 신호 배선층을 사이에 상하방향(즉, 기판 평면에 수직방향)으로 사이에 끼우는 양 도전체층들과 상기 신호 배선사이에 정전 결합이 형성되어, 누화를 더 감소시킬 수 있다.
절연막을 통하여 2 개의 도전체층들을 적층함으로써, 일방의 플레이트형상의 도전체층의 전류와 반대위상의 전류가 타방의 도전체층에 유기되어, 이들 도전체층들 사이에 전자기적 결합이 생기므로, 인접한 배선과의 누화를 감소시킬 수 있다.
또한, 제 3 실시형태에서와 같이, 절연막을 통하여 서로 대향하는 도전체층들이 전송 선로를 형성하는 구성으로 함으로써, 실효적인 배선의 인덕턴스가 감소되어 양호한 신호 전송이 가능해진다.
제 7 실시형태
본 발명의 제 7 실시형태를 도 8a 내지 도 8d 및 도 9a 내지 도 9d 에 나타낸다.
도 8a 내지 도 8d 및 도 9a 내지 도 9d 는 여러 공정 단계들을 거친 후의 제 7 실시형태에 따른 반도체 장치의 단면도이다.
도 8a 에 대해 설명하면, 제 1 층간 절연막 (31) 및 제 1 도전체층 (32) 을반도체 또는 세라믹 기판 (도시되지 않음) 의 주 표면상에 순차형성할 수 있다. 제 1 층간 절연막 (31) 및 제 1 도전체층 (32) 은 공지된 재료를 사용하여 형성될 수 있다. 본 실시형태에서, 산화 실리콘막을 PE-CVD 법에 의해 제 1 층간 절연막 (31) 으로 형성하는 반면에 제 1 도전체층 (32) 으로서 배리어 금속층 (TiN/Ti) 을 적층하고 그후에 알루미늄막을 적층한다.
다음으로, 제 1 도전체층 (32) 은 공지된 리소그래피기술 및 건식 에칭 기술에 의해 패턴화될 수 있다. 이 때, 건식 에칭 공정은 제 1 층간 절연막 (31) 이 노출되는 시점 (도 8b 참조) 에서 에칭이 정지되는 그러한 조건들 하에서 수행될 수 있다. 대안적으로, 도 9b 에 나타낸 바와 같이, 제 1 도전체층 (32) 과 제 1 층간 절연막 (31) 의 계면으로부터 상기 제 1 층간 절연막 측으로 에칭될 수 있다.
다음으로, 상기 패턴화된 제 1 도전체층 (32a) 을 커버하면서 유전체층 (33) 을 형성할 수 있고, 그 후 상기 유전체층 (33) 위에 제 2 도전체층 (34) 을 형성한다(도 8c 참조). 그 때에, 유전체층 (33) 은 상기 유전체층이 제 1 도전체층 (32a) 들 사이의 공간을 채우는 것을 방지하기 위하여 충분히 얇게 되어야 한다. 본 실시형태에서, 유전체층 (33) 으로서 , 제 1 층간 절연막 (31) 과 동일한 방식으로, PE-CVD 법에 의해 산화 실리콘막을 형성한다. 통상적으로 공지된 배선 재료를 사용하여 제 2 도전체층 (34) 을 형성할 수 있다. 예를 들어, 질화티타늄 (TiN) 또는 텅스텐 (W) 이 CVD 법에 의해 증착될 수 있다.
도 8c 에서, 인접한 제 1 도전체층 (32a) 들 사이에 갭이 존재하지만, 그 갭이 좁은 경우에, 갭은 도 9c 에 나타낸 바와 같이 제 2 도전체층 (34) 으로 채워질 수 있다. 도 9c 에 있어서, 제 1 도전체층 (32a) 들 사이의 층간 절연막 (31) 이 에칭되므로, 제 1 도전체층 (32a) 의 측면전체가 유전체층 (33) 을 통하여 제 2 도전체층 (34) 에 의해 커버될 수 있다.
다음으로, 제 2 도전체층 (34) 상에, 제 2 층간 절연막 (35) 이 공지된 재료를 사용하여 형성될 수 있다(도 8d, 도 9d 참조). 본 실시형태에서, 산화 실리콘막은 제 1 층간 절연막 (31) 과 동일한 방식으로 PE-CVD 법에 의해 형성될 수 있다.
이와 같이 형성된 배선 구조에서, 제 1 도전체층 (32a) 은 신호 배선으로 기능하는 반면에 제 2 도전체층 (34) 은 기준 전위에 접속되어, 예를 들어, 접지되어 접지층으로 기능하거나 전원에 접속되어 접지층으로 기능한다. 상술한 바와 같이, 유전체층 (33) 을 통하여 기준 전위로 설정된 제 2 도전체층 (34) 에 의해 신호 배선층 (32a) 의 상면으로부터 측면으로 각 신호 배선 층 (32a)을 커버하여, 예를 들어 인접한 배선에 의한 외부 노이즈로부터 각 신호 배선을 효과적으로 차폐할 수 있다. 따라서, 이는 인접한 배선과의 누화를 효과적으로 감소할 수 있다.
비교적 얇은 절연막을 통하여 서로 2 개의 도전체층들 (제 2 도전체층 (34) 및 각 신호 배선층 (32a)) 이 서로 대향하는 구성에 의해, 일방의 도전체층의 전류와 반대위상의 전류를 타방의 도전체층 (신호 배선) 에 유기하여, 이들 도전체들 사이의 전자기적 결합을 형성할 수 있다. 이것에 의해, 인접한 배선과의 누화를 감소시킬 수 있다.
또한, 제 1 실시형태에서 설명한 바와 같이, 절연막을 통하여 서로 대향하는 도전체층들이 전송 선로를 형성하는 구성으로 함으로써, 실효적인 배선의 인덕턴스가 감소되어, 양호한 신호 전송이 가능해진다. 절연막을 통하여 신호 배선과 대향하는 도전체층은 그 형상(예를 들어, 두께) 및 조성이, 적어도 신호 배선에 대향하는 영역에 걸쳐 실질적으로 일정하기만 하면, 수용가능하다.
제 8 실시형태
본 발명의 제 8 실시형태를 도 10a 내지 도 10d 에 나타낸다.
도 10a 내지 도 10d 는 여러 공정 단계들을 거친 후의 제 8 실시형태에 따른 반도체 장치의 단면도이다.
다음으로, 도 10a 에 대해 설명하면, 제 1 층간 절연막 (31), 제 3 도전층 (36), 제 2 유전체층 (37), 및 제 1 도전체층 (32) 을 반도체 또는 세라믹 기판 (도시되지 않음) 의 주 표면상에 순차형성한다. 그 후에, 도 10b 내지 도 10d 에 나타낸 바와 같이, 배선 구조는 제 7 실시형태와 같이 형성될 수 있다. 제 2 유전체층 (37) 및 제 3 도전체층 (36) 은 각각 상기 제 1 유전체층 (33) 및 제 2 도전체층 (34) 과 같이 동일한 재료로 형성될 수 있다.
제 2 유전체층 (37) 이 도 10b 에 나타낸 바와 같이 노출되는 시점에서 에칭이 정지하도록 제 1 도전체층 (32) 을 패턴화하더라도, 제 1 도전체층 (32) 과 제 2 유전체층 (37) 의 계면으로부터 기판측으로 또는 제 3 유전체층 (36) 이 노출되는 정도로 에칭될 수 있다.
제 2 도전체층 (34) 을 형성한 후에, 도 10c 의 제 1 도전체층 (32a) 들 사이의 갭이 존재하지만, 그 갭이 좁은 경우에, 갭은 제 2 도전체층 (34) 으로 채워질 수 있다.
이와 같이 형성된 배선 구조에서, 제 1 도전체층 (32a) 은 신호 배선으로 기능하는 반면에 제 2 도전체층 (34) 은 기준 전위에 접속되어, 예를 들어 접지되어 접지층으로 기능하거나 전원에 접속되어 전원층으로 기능한다. 유사하게, 제 3 도전체층 (36) 도 또한 기준 전위에 접속되어, 예를 들어 접지층 또는 전원층으로 기능한다. 상기 도전체층들중 하나의 도전체층은 접지층으로 기능하는 반면에 다른 도전체층은 전원층으로 기능하거나, 양 도전체층들이 전원층 또는 접지층으로 기능할 수 있다. 도 10d 는 신호 배선층을 사이에 끼우는 양 도전체층들이 접지층으로 기능하는 구성을 나타낸다.
본 실시형태의 배선 구조에서, 도 10d 에 나타낸 바와 같이, 제 1 유전제층 (33) 을 통하여 기준 전위로 설정된 도전체층 (34) 에 의해 신호 배선의 상면으로부터 측면으로 각 신호 배선을 커버하여, 예를 들어 인접한 배선에 의한 외부 노이즈로부터 각 신호 배선을 효과적으로 차폐할 수 있다. 따라서, 이는 인접한 배선과의 누화를 효과적으로 감소할 수 있다.
2 개의 도전체층들 (제 2 도전체층 (34) 또는 신호 배선층 (32a) 및 제 3 도전체층 (36)) 이 비교적 얇은 절연막을 통하여 서로 대향하는 구성으로 함으로써, 일반의 도전체층의 전류와 반대 위상의 전류가 타방의 도전체층 (신호 배선) 에 유기되어 이들 도전체층들 사이에 전자기적 결합이 생겨서, 인접한 배선과의 누화가 감소될 수 있다.
또한, 제 1 실시형태에서 설명한 바와 같이, 절연막을 통하여 서로 대향하는 도전체층들이 전송 선로를 형성하는 구성으로 함으로써, 실효적인 배선의 인덕턱스가 감쇠되어, 양호한 신호전송이 가능해진다. 절연막을 통하여 신호 배선에 대향하는 도전체층은 적어도 신호 배선에 대향하는 상기 도전체층의 형상 (예를 들어, 두께) 및 조성이 실질적으로 일정하기만 하면, 수용가능하다.
제 9 실시형태
본 발명의 제 9 실시형태를 도 11a 내지 도 11d 에 나타낸다.
도 11a 내지 도 11d 는 여러 공정 단계들을 거친 후의 제 9 실시형태에 따른 반도체 장치의 단면도이다.
다음으로, 도 11a 에 대해 설명하면, 제 1 층간 절연막 (31), 제 3 도전체층 (36), 제 2 유전체층 (37), 제 1 도전체층 (32), 및 제 3 유전체층 (38)을 반도체 또는 세라믹 기판 (도시되지 않음)의 주 표면상에 순차형성할 수 있다. 제 2 및 제 3 유전체층들 (37 및 38) 은 제 7 실시형태의 제 1 유전체층 (33) 과 동일한 방식으로 형성될 수 있다. 제 1 및 제 3 도전체층들 (32 및 36) 은 각각 제 7 실시형태의 제 1 및 제 2 도전체층들 (32 및 34) 과 동일한 방식으로 동일한 재료를 사용하여 형성될 수 있다.
다음으로, 제 3 유전체층 (38), 제 1 도전체층 (32), 및 제 2 유전체층 (37) 은 공지된 리소그래피기술 및 건식 에칭 기술에 의해 패턴화될 수 있다. 이 때, 건식 에칭 공정은 제 3 도전체층 (36) 이 노출(도 11b 참조)되는 시점에서 에칭이 정지하는 그러한 조건들하에서 수행될 수 있다.
다음으로, 이와 같이 패턴화된 제 3 유전체층 (38a), 제 1 도전체층 (32a), 및 제 2 유전체층 (37a) 을 커버하면서 제 1 유전체층 (33) 이 형성된다. 이 때, 제 1 유전체층 (33) 은 상기 제 1 유전체층이 제 1 도전체층 (32a) 들 사이의 공간을 채우는 것을 방지하도록 충분히 얇아야 한다.
그후에, 상기 제품을 에치백 (etch-back) 하여, 제 1 도전체층 (32a) 의 측벽에 측벽 (33a) 을 형성함과 동시에 제 3 도전체층 (36) 을 노출시킨다.
다음으로, 유전체층들 (33a 및 38a) 을 통하여 제 1 도전체층 (32a)을 커버하면서 제 2 도전체층 (34) 을 형성하고, 상기 제 2 도전체층 위에 제 2 층간 절연막 (35) 을 적층하여 도 11d 에 나타낸 배선 구조를 얻는다. 제 2 도전체층 (34) 및 제 2 층간 절연막 (35) 은 제 7 실시형태와 같이 형성될 수 있다. 인접한 제 1 도전체층 (32a) 들 사이의 공간은 도 11d 에 나타낸 구조의 제 2 도전체층 (34) 으로 채워질 수 있다. 그러나, 제 1 도전체층 (32a) 들 사이의 거리가 큰 경우에, 제 2 도전체층 (34) 을 형성하고, 인접한 제 1 도전체층 (32a) 들 사이에 공간이 형성되어, 그후에 제 2 층간 절연막 (35) 이 그 공간에 형성될 수 있다.
이와 같이 형성된 배선 구조에서, 제 1 도전체층 (32a) 은 신호 배선으로 기능하는 반면에 제 2 및 제 3 도전체층들 (34 및 36) 은 기준 전위에 접속되어, 예를 들어 접지되어 접지층의 기능을 하거나 전원에 접속되어 전원층의 기능을 한다. 상술한 바와 같이, 각 신호 배선층 (32a) 의 주변은 유전체층들 (33a, 37a, 및 38a) 을 통하여 기준 전위에 설정된 도전체층들 (34 및 36) 에 의해 커버될 수 있어, 예를 들어 인접한 배선에 의한 외부 노이즈로부터 각 신호 배선을 효과적으로차폐할 수 있다. 따라서, 이것은 인접한 배선과의 누화를 효과적으로 감소할 수 있다.
2 개의 도전체층들 (신호 배선층 (32a) 및 주위의 도전체층들 (34 및 36)) 이 비교적 얇은 절연막을 통하여 서로 대향하는 구성으로 함으로써, 일반의 도전체층의 전류와 반대위상의 전류가 타방의 도전체층 (신호 배선)에 유기되어 이들 도전체층들 사이에 전자기적 결합이 생겨서, 인접한 배선과의 누화가 감소될 수 있다.
또한, 제 1 실시형태에서 설명한 바와 같이, 절연막을 통하여 서로 대향하는 도전체층들이 전송 선로를 형성하는 구성으로 함으로써, 실효적인 배선의 인덕턴스가 감소되어, 양호한 신호전송이 가능해 진다. 절연막을 통하여 신호 배선을 대향하는 도전체층은 적어도 신호 배선을 대향하는 상기 도전체층의 영역에 걸쳐, 그 형상(예를 들어, 두께) 및 조성이 실질적으로 일정하기만 하면, 수용가능하다.
제 10 실시형태
본 발명의 제 10 실시형태를 도 12a 내지 도 12d 에 나타낸다.
도 12a 내지 도 12d 는 여러 공정단계들을 거친 후의 제 10 실시형태에 따른 반도체 장치의 단면도이다.
다음으로, 도 12a 에 대해 설명하면, 제 1 층간 절연막 (41), 제 1 도전체 층 (42), 제 1 유전체층 (43), 및 제 2 도전체층 (44) 을 반도체 또는 세라믹 기판 (도시되지 않음) 의 주 표면상에 순차형성할 수 있다.
다음으로, 제 1 도전체층 (42), 제 1 유전체층 (43), 및 제 2 도전체층 (44)을 공지된 리소그래피기술 및 건식 에칭 공정에 의해 패턴화할 수 있다. 이때, 건식 에칭 공정을 제 1 층간 절연막 (41) 이 노출되는 시점에서 에칭이 정지하는 그러한 조건들하에서 수행할 수 있다 (도 12b 참조).
다음으로, 통상적으로 제 1 도전체층 (42a), 제 1 유전체층 (43a), 및 제 2 도전체층 (44a)을 커버하면서 제 2 유전체층 (45) 을 형성할 수 있다. 그 후에, 제 3 도전체층 (46) 을 통상적으로 형성한다(도 12c 참조). 이 때, 제 2 유전체층 (45) 은 상기 제 2 유전체층이 제 1 도전체층 (44a) 들 사이의 공간을 채우는 것을 방지하기 위하여 충분히 얇게 되어야 한다. 도 12c 에서, 인접한 제 2 도전체층 (44a) 들 사이에 갭이 존재하고, 그 갭이 좁은 경우에, 갭은 제 3 도전체층 (46) 으로 채워진다.
그 후에, 제 3 도전체층 (46) 상에 제 2 층간 절연막 (47) 을 공지된 재료를 사용하여 통상의 방식으로 형성할 수 있다 (도 12d 참조).
본 실시형태에서, 제 1 및 제 2 유전체층들 (43 및 45) 과 제 1 및 제 2 층간 절연막들 (41 및 47)을 PE-CVD 법에 의해 산화 실리콘을 사용하여 형성할 수 있는 반면에 제 2 및 제 3 도전체층들 (42, 44, 및 46) 은 텅스텐 (W) 막으로 제조할 수 있다.
이와 같이 형성된 배선 구조에서, 제 2 도전체층 (44a) 은 신호 배선으로 기능하는 반면에, 제 1 도전체층 (42a) 은 기준 전위에 접속되어, 예를 들어, 접지되어 접지층으로 기능하거나 전원에 접속되어 전원층으로 기능한다. 유사하게, 제 3 도전체층 (46) 도 또한 기준 전위에 접속되어 예를 들어, 접지층 또는 전원층으로 기능한다. 상기 도전체층들중 하나의 도전체층은 접지층으로 기능하는 반면에 다른 도전체층은 전원층으로 기능하거나, 양 도전체층들은 전원층 또는 접지층으로 기능할 수 있다.
본 실시형태의 배선 구조에 있어서, 도 12d 에 나타내 바와 같이, 유전체층 (45) 을 통하여 기준 전위로 설정된 제 3 도전체층 (46) 에 의해 신호 배선층 (32a) 의 상면으로부터 측면으로 각 신호 배선 층 (32a) 을 커버하며, 각 신호 배선의 아래에 있더라도 유전체층 (43a) 을 통하여 기준 전위로 설정된 도전체층 (42a) 들이 쌍을 형성하여, 예를 들어 인접한 배선에 의한 외부 노이즈부터 각 신호 배선을 효과적으로 차폐할 수 있다. 따라서, 이는 인접한 배선과의 누화를 효과적으로 감소할 수 있다.
2 개의 도전체층들 (신호 배선층 (32a)과 제 1 도전체층 (42a) 또는 신호 배선층 (32a) 및 제 3 도전체층 (46)) 이 비교적 얇은 절연막을 통하여 서로 대향하는 구성으로 함으로써, 일방의 도전체층의 전류와 반대위상의 전류가 타방의 도전체층 (신호 배선) 으로 유기되어, 이들 도전체층들 사이에 전자기적 결합이 생겨서, 인접한 배선과의 누화를 감소시킬 수 있다.
또한, 제 1 실시형태에서 설명한 바와 같이, 절연막을 통하여 서로 대향하는 도전체층들이 전송 선로를 형성하는 구성으로 함으로써, 실효적인 배선의 인덕턴스가 감소되어, 양호한 신호전송이 가능해 진다. 상기 신호 배선에 대향하고 절연막을 통하여 배치되는 도전체층은, 적어도 신호 배선에 대향하는 상기 도전체층의 영역에서 상기 도전체층의 형상 (예를 들어, 두께) 및 조성이 실질적으로 일정하기만 하면 수용가능하다.
제 11 실시형태
본 발명의 제 11 실시형태를 도 13a 내지 도 13e 에 나타낸다.
도 13a 내지 도 13e 는 여러 공정 단계들을 거친 후의 제 11 실시형태에 따른 반도체 장치의 단면도이다.
다음으로, 도 13a 에 대하여 설명하면, 제 1 층간 절연막 (51), 제 1 도전체층 (52), 유전체층 (53), 및 제 2 층간 절연막 (54) 을 반도체 또는 세라믹 기판 (도시되지 않음) 의 주 표면상에 순차형성할 수 있다.
제 1 층간 절연막 (51) 은 통상적으로 형성되는 공지된 절연막일 수 있다. 본 실시형태에서, 산화 실리콘은 PE-CVD 법에 의해 형성될 수 있다. 제 1 도전체층 (52) 은 통상적으로 공지된 배선 재료를 사용하여 형성될 수 있다. 그러나, 본 실시형태에서는, 텅스텐 (W) 막을 형성하였다. 텅스텐막 대신에, TiN 막 또는 W 와 TiN 과의 적층막을 사용할 수 있다. 유전체층 (53) 은 이후에 제 2 층간 절연막 (54)을 에칭하는 동안에 에칭 스토퍼막 (etching stopper film) 으로 기능할 수 있고(즉, 이는 제 2 층간 절연막보다 낮은 에칭율을 갖는다), 제 2 층간 절연막 (54) 보다 높은 유전율을 갖는다. 예를 들어, 본 실시형태에서, 통상적인 방법으로 형성할 수 있는 질화 실리콘막 (SiN의 유전체율: 약 7.1) 또는 질화산화막 (SiON의 유전율: 약 5.5) 을 사용할 수 있다. 유전체층 (53) 의 두께는 이후에 형성되는 인접한 제 2 도전체층들 (55a) 사이의 거리보다 작은 것이 바람직하다. 제 2 층간 절연막 (54) 은 유전체층 (53) 보다 낮은 유전율을 가지는 것이 바람직하다. 본 실시형태에서는, 통상적으로 HSQ (유전율: 약 3.1) 막을 형성하였다.
다음으로, 공지된 리소그래피기술 및 건식 에칭 기술을 사용하여 제 12 층간 절연막 (54) 에 소정의 패턴을 가진 트렌치를 형성할 수 있다 (도 13b 참조). 이 때, 건식 에칭 공정에 있어서, 유전체층 (3) 은 에칭 스토퍼로 기능할 수 있다.
Ta 및 TaN (도시되지 않음) 으로 구성된 배리어 막을 증착한 후, 시드층 (seed layer) 으로서 Cu 막 (도시되지 않음) 을 형성할 수 있다. 그 후에, 도금법에 의해 트렌치를 채우도록 전체 표면에 걸쳐 제 2 도전체층 (55) 으로서 구리막을 형성할 수 있다 (도 13c 참조).
그 후에, 도 13d 에 나타낸 바와 같이, 제 2 층간 절연막 (54) 이 완전히 노출될 때까지 CMP 법에 의해 제품을 연마하여, 트렌치가 구리로 채워지는 배선 패턴 (55a) 을 형성한다.
다음으로, 제 3 층간 절연막 (56) 을 형성하며, 이는 구리의 확산 배리어 및 이후의 스루홀 형성시에 에칭 스토퍼로서 기능할 수 있다. 제 3 층간 절연막 (56) 은 예를 들어 SiN 또는 SiC 로 제조되는 막일 수 있다.
그 후에, 공지된 절연막으로 구성된 제 4 층간 절연막 (57) 을 형성한다. 본 실시형태에서는, 산화 실리콘막을 PE-CVD 법에 의해 형성하였다.
본 실시형태에서, 대머신 (damascene) 구리배선 (제 2 도전체층 (55a)) 및 제 1 도전체층 (52) 사이의 용량 (단위 길이당) 이 동일한층내의 인접한 대머신 구리 배선층들 사이의 용량 (단위 길이당) 보다 크게 되도록, 절연 재료를 선택ㆍ조합하고, 유전체층의 두께를 배선 거리에 따라 결정하는 것이 바람직하다.
이와 같이 형성된 배선 구조에 있어서, 대머신 구리 배선 (제 2 도전체층 (55a)) 은 신호 배선으로 기능하는 반면에 제 1 도전체층 (52) 은 기준 전위에 접속되어 예를 들어, 접지되어 접지층으로 기능하거나 전원에 접속되어 전원층으로 기능한다. 도 13e 는 제 1 도전체층 (52) 이 접지층으로 기능하는 구성을 나타낸다.
상술한 바와 같이, 2 개의 도전체층들이 절연막을 통하여 적층되는 배선 구조를 형성하고, 소위 대머신 공정에 의해 형성되는 도전체층 (55a) 을 신호 배선으로 사용되는 반면에 타방의 플레이트형상의 도전체층 (52) 을 접지 전위에 접속함으로써, 대향하는 2 개의 도전체층들 사이의 정전 결합을 강화하여 인접한 배선과의 누화를 감소시킬 수 있다.
2 개의 도전체층들이 비교적 얇은 절연막을 통하여 서로 대향하는 구성으로 함으로써, 일방의 플레이트형상의 도전체층의 전류와 반대위상의 전류가 타방의 도전체층 (신호 배선) 에 유기되어, 이들 도전체층들 사이에 전자기적 결합이 생겨서 인접한 배선과의 누화를 감소시킬 수 있다.
또한, 제 3 실시형태에서 설명한 바와 같이, 절연막을 통하여 서로 대향하는 도전체층들이 전송 선로를 형성하는 구성으로 함으로써, 실효적인 배선의 인덕턴스가 감소되어, 양호한 신호전송이 가능해 진다.
제 12 실시형태
본 발명의 제 12 실시형태를 도 14a 내지 도 14e 에 나타낸다.
도 14a 내지 도 14e 는 여러 공정 단계들을 거친 후의 제 12 실시형태에 따른 반도체 장치의 단면도이다.
다음으로, 도 14a 에 대하여 설명하면, 제 1 층간 절연막 (61), 제 2 층간 절연막 (62), 및 제 3 층간 절연막 (63)을 반도체 또는 세라믹 기판 (도시되지 않음) 의 주 표면상에 순차형성할 수 있다.
제 1 층간 절연막 (61) 은 통상적으로 공지된 절연막일 수 있다. 그러나, 본 실시형태에서는, PE-CVD 법에 의해 산화 실리콘막을 형성하였다. 제 2 층간 절연막 (62) 은 이후에 제 3 층간 절연막 (63) 을 에칭시에 에칭 스토퍼막으로 기능할 수 있는 막일 수 있으며(즉, 제 2 층간 절연막 (62) 은 제 3 층간 절연막보다 낮은 에칭율을 갖는다), 예를 들어, 본 실시형태에서는, 질화 실리콘 (SiN), 질화산화막 (SiON) 또는 SiC 막을 사용할 수 있다. 제 3 층간 절연막 (63) 은 이후에 형성되는 유전체층 (65) 보다 낮은 유전율을 가지는 것이 바람직하다. 본 실시형태에서는, 통상적으로 HSQ (유전율이 약 3.1) 막을 형성한다.
다음으로, 공지된 리소그래피 기술 및 건식 에칭 기술을 사용하여 제 3 층간 절연막 (63) 에 소정의 패턴형상의 트렌치를 형성한다(도 14b 참조). 이 때 건식 에칭 공정시에는, 제 2 층간 절연막 (62) 이 에칭 스토퍼막으로 기능할 수 있다.
Ta 및 TaN 으로 제조되는 배리어막 (도시되지 않음) 을 성막한 후에, Cu 막 (도시되지 않음)을 시드층으로서 형성할 수 있다. 그 후에, 도금법에 의해 트렌치를 채우기 위하여 전체 표면에 걸쳐 구리막을 제 1 도전체층 (64) 으로서 형성할 수 있다(도 14c 참조).
그 후에, 도 14d 에 나타낸 바와 같이, 제 3 층간 절연막 (63) 이 완전히 노출될 때까지 CMP 법에 의해 제품을 연마하여, 트렌치가 구리로 채워지는 배선 패턴 (64a) 을 형성한다.
다음으로, 구리의 확산 배리어 및 이후에 스루홀 형성시에 에칭 스토퍼로서 기능할 수 있는 유전체층 (65) 을 형성할 수 있고, 이후에 제 2 도전체층 (66) 을 형성할 수도 있다. 유전체층 (65) 은 제 3 층간 절연막 (63) 보다 높은 유전율을 가진 재료로 제조되는 것이 바람직하며 특히, SiN 또는 SiC 로 제조되는 막을 사용할 수 있다. 제 2 도전체층 (66) 은 텅스텐 (W) 막, TiN 막 또는 W 와 TiN 과의 적층막일 수 있다.
그 후에, 공지된 절연막으로 구성되는 제 4 층간 절연막 (67) 을 형성할 수 있다. 본 실시형태에서는, PE-CVD 법에 의해 산화 실리콘막을 형성하였다.
본 실시형태에서, 대머신 구리배선 (제 1 도전체층 (64a)) 및 제 2 도전체층 (66) 사이의 용량 (단위 길이당) 이 동일한층내의 인접한 대머신 구리 배선층들 사이의 용량 (단위 길이당) 보다 크게 되도록, 배선 거리에 따라 절연 재료를 선택ㆍ조합하고, 유전체층의 두께를 결정하는 것이 바람직하다.
이와 같이 형성된 배선 구조에서, 대머신 구리 배선 (제 1 도전체층 (64a)) 은 신호 배선으로 기능하는 반면에 제 2 도전체층 (66) 은 기준 전위에 접속되어, 예를 들어 접지되어 접지층으로 기능하거나 전원에 접속되어 전원층으로 기능한다. 도 14e 는 제 2 도전체층 (66) 이 접지층으로 기능하는 구성을 나타낸다.
상술한 바와 같이, 2 개의 도전체층을 절연막을 통하여 적층하는 배선 구조를 형성하고, 소위 대머신 공정에 의해 형성되는 도전체층 (64a) 을 신호 배선으로 사용하는 반면에 타방의 플레이트형상의 도전체층 (66) 을 기준 전위에 접속함으로써, 대향하는 2 개의 도전체층들 사이의 정전 결합을 강화하여 인접한 배선과의 누화를 감소시킬 수 있다.
2 개의 도전체층들이 비교적 얇은 절연막을 통하여 서로 대향하는 구성으로 함으로써, 일방의 플레이트형상의 도전체층의 전류와 반대위상의 전류가 타방의 도전체층 (신호 배선) 에 유기되어, 이들 도전체층들 사이에 전자기적 결합이 형성되므로, 인접한 배선과의 누화를 감소시킬 수 있다.
또한, 제 3 실시형태에서 설명한 바와 같이, 절연막을 통하여 서로 대향하는 도전체층들이 전송 선로를 형성하는 구성으로 함으로써, 실효적인 배선의 인덕턴스가 감소되어, 양호한 신호전송이 가능해 진다.
제 13 실시형태
본 발명의 제 13 실시형태를 도 15a 내지 도 15e 에 나타낸다.
도 15a 내지 도 15e 는 여러 공정 단계들을 거친 후의 제 13 실시형태에 따른 반도체 장치의 단면도이다.
본 실시형태에서, 도 15 에 나타낸 바와 같이, 제 3 층간 절연막 (63) 에 트렌치를 형성하는 에칭 공정에 있어서, 형성된 트렌치의 바닥부의 제 2 층간 절연막 (62) 을 더 에칭제거하여 제 1 층간 절연막 (61) 을 노출시키는 것 이외에는 제 12 실시형태에서와 같이 배선을 형성하였다.
제 14 실시형태
본 발명의 제 14 실시형태를 도 16a 내지 도 16e 에 나타낸다.
도 16a 내지 도 16e 는 여러 공정 단계들을 거친 후의 제 14 실시형태에 따른 반도체 장치의 단면도이다.
다음으로, 도 16a 에 대하여 설명하면, 제 1 층간 절연막 (71), 제 1 도전체층 (72), 및 제 1 유전체층 (73), 및 제 2 층간 절연막 (74) 을 반도체 또는 세라믹 기판 (도시되지 않음) 의 주 표면상에 순차형성할 수 있다.
그 후에, 제 2 층간 절연막 (74) 에 소정의 패턴형상의 트렌치를 형성할 수 있다. 그 후에, 제 2 도전체층 (75) 이 트렌치를 채우도록 상기 제 2 도전체층 (75) 을 형성하고, 이후에 CMP 법에 의해 표면을 연마하여 대머신 구리 배선 (75a) 을 형성한다(도 16a 내지 도 16d 참조).
다음으로, 구리의 확산 배리어 및 이후에 스루홀 형성시에 에칭 스토퍼로서 기능할 수 있는 제 2 유전체층 (76) 을 형성할 수 있다. 제 2 유전체층 (76) 은 제 2 층간 절연막 (74) 보다 높은 유전율을 가진 재료로 제조되는 것이 바람직하며 특히, SiN 또는 SiC 로 제조되는 막을 사용할 수 있다. 제 3 도전체층 (77) 은 텅스텐 (W) 막, TiN 막 또는 W 와 TiN 과의 적층막일 수 있다.
그 후에, 공지된 절연막으로 구성되는 제 3 층간 절연막 (78) 을 형성할 수 있다. 본 실시형태에서는, PE-CVD 법에 의해 산화 실리콘막을 형성하였다.
본 실시형태에서, 대머신 구리배선 (제 2 도전체층 (75a)) 및 제 1 도전체층 (72) 사이의 용량 (단위 길이당) 과 인접한 대머신 구리 배선 (75a) 및 제 3 도전체층 (77) 사이의 용량 (단위 길이당) 이 각각 동일한 층내의 인접한 대머신 구리 배선층 (75a) 들 사이의 용량 (단위 길이당) 보다 크게 되도록, 배선 거리에 따라 절연 재료를 선택ㆍ조합하고, 유전체층의 두께를 결정하는 것이 바람직하다.
이와 같이 형성된 배선 구조에서, 제 2 도전체 (75a) 는 신호 배선으로 기능하는 반면에 제 1 도전체층 (72) 은 기준 전위에 접속되어 예를 들어 접지되어 접지층으로 기능하거나 전원에 접속되어 전원층으로 기능한다. 유사하게, 제 3 도전체층 (77) 도 또한 기준 전위에 접속되어 예를 들어 접지층 또는 전원층으로 기능한다. 신호 배선을 사이에 끼우는 상기 층들중 하나의 층이 접지층으로 기능하는 반면에 다른층은 전원층으로 기능하거나 양 도전체층들은 전원층 또는 접지층으로 기능할 수 있다. 도 16e 는 신호 배선층을 사이에 끼우는 양 도전체층들이 접지층으로 기능하는 구성을 나타낸다.
이러한 본 실시형태에 따른 구성에서, 신호 배선층을 상하방향 (즉, 기판 평면에 수직방향)으로 사이에 끼우는 양 도전체층들과 상기 신호 배선층 사이에 정전 결합이 형성되어, 누화를 더 감소시킬 수 있다.
2 개의 도전체층들을 비교적 얇은 절연막을 통하여 서로 대향하는 구성으로 함으로써, 일방의 도전체층의 전류와 반대 위상의 전류가 타방의 도전체층 (신호 배선) 에 유기되어, 이들 도전체층들 사이에 전자기적 결합을 형성하므로, 인접한 배선과의 누화를 감소시킬 수 있다.
또한, 제 3 실시형태에서 설명한 바와 같이, 절연막을 통하여 서로 대향하는 도전체층들이 전송 선로를 형성하는 구성으로 함으로써, 실효적인 배선의 인덕턴스가 감소되어, 양호한 신호전송이 가능해 진다.
제 15 실시형태
본 발명의 제 15 실시형태를 도 17a 내지 도 17e 에 나타낸다.
도 17a 내지 도 17e 는 여러 공정 단계들을 거친 후의 제 15 실시형태에 따른 반도체 장치의 단면도이다.
다음으로, 도 17a 에 대하여 설명하면, 제 1 층간 절연막 (81), 제 2 층간 절연막 (82), 및 제 3 층간 절연막 (83) 을 도체 또는 세라믹 기판 (도시되지 않음) 의 주 표면상에 순차형성할 수 있다.
제 1 층간 절연막 (81) 은 통상의 방법으로 형성되는 공지된 절연막일 수 있다. 본 실시형태에서, 산화 실리콘막을 PE-CVD 법에 의해 형성할 수 있다. 제 2 층간 절연막 (82) 은 이후에 제 3 층간 절연막 (83) 의 에칭시에 에칭 스토퍼막으로 기능할 수 있는 막일 수 있다(즉, 이는 제 3 층간 절연막보다 낮은 에칭율을 갖는다). 예를 들어, 제 3 층간 절연막 (83) 으로서 산화 실리콘막을 사용하는 경우에, 질화 실리콘 (SiN) 또는 질화 산화막 (SiON) 을 사용할 수 있다.
다음으로, 공지된 리소그래피 기술 및 건식 에칭 기술을 사용하여 제 3 층간 절연막 (83) 에 소정의 패턴형상의 트렌치를 형성할 수 있다 (도 17b 참조). 이 때, 건식 에칭 공정에 있어서, 제 2 층간 절연막 (82) 은 에칭 스토퍼막으로 기능할 수 있다.
다음으로, 트렌치내의 표면을 커버하면서 제 1 도전체층 (84) 을 형성하고, 상기 제 1 도전체층위에 유전체막 (85) 을 성막할 수 있다. 그 후에, Ta 및TaN 으로 제조된 배리어막을 성막한 후에(도시되지 않음), Cu 막 (도시되지 않음) 을 시드층으로서 형성할 수 있다. 그 후에, 도금법에 의해 트렌치를 채우도록 전체 표면에 걸쳐 구리막을 제 2 도전체층 (86) 으로 형성할 수 있다(도 17c 참조). 제 1 도전체층 (84) 으로서는, 통상적으로 공지된 배선 재료를 증착할 수 있지만, 본 실시형태에서는, 텡스텐 (W) 막을 형성한다. 텅스텐막 대신에, TiN 막 또는 W 및 TiN 과의 적층막을 사용할 수 있다. 유전체막 (85) 은 제 3 층간 절연막 (83) 보다 높은 유전율을 가지는 것이 바람직하지만, 본 실시형태에서는 PE-CVD 법에 의해 산화 실리콘막을 형성하였다.
그 후에, 도 17d 에 나타낸 바와 같이, 제 3 층간 절연막 (83) 이 완전히 노출될 때까지 제품을 CMP 법에 의해 연마하여, 제 1 도전체층 (84a) 및 유전체층 (85a) 을 통하여 구리로 트렌치를 채우는 배선 패턴 (86a) 을 형성한다.
다음으로, 구리의 확산 배리어층 및 이후에 스루홀 형성시에 에칭 스토퍼로 기능할 수 있는 제 4 층간 절연막 (87) 을 형성할 수 있다. 제 4 층간 절연막 (87) 은 예를 들어 SiN 또는 SiC 로 제조될 수 있다.
그 후에, 공지된 절연막으로 구성된 제 5 층간 절연막 (88)을 형성할 수 있다. 그러나, 본 실시형태에서는, PE-CVD 법에 의해 산화 실리콘막을 형성하였다.
이와 같이 형성된 배선 구조에 있어서, 대머신 구리 배선 (제 2 도전체층 (86a)) 은 신호 배선으로 기능하는 반면에 제 1 도전체층 (84a) 은 기준 전위에 접속되어, 예를 들어 접지되어 접지층으로 기능하거나 전원에 접속되어 전원층으로기능한다.
상술된 바와 같이, 2 개의 도전체층들을 얇은 절연막을 통하여 적층하는 배선 구조를 형성할 수 있다. 소위 대머신법에 의해 형성된 도전체층 (86a) 을 신호 배선으로 사용하는 반면에 타방의 도전체층 (84a) 을 기준 전위에 접속하여 2 개의 도전체층들 사이의 정전 결합을 강화하는 한편 유전층 (85a) 을 통하여 기준 전위로 설정된 도전체층 (84a) 에 의해 신호 배선층의 저면으로부터 측면으로 각 신호 배선층 (86a) 을 커버하므로, 예를 들어 인접한 배선에 의한 외부 노이즈로부터 각 신호 배선을 효과적으로 차폐할 수 있다. 따라서, 이는 인접한 배선과의 누화를 효과적으로 감소할 수 있다.
2 개의 도전체층들을 비교적 얇은 절연막을 통하여 서로 대향하는 구성으로 함으로써, 일방의 도전체층의 전류와 반대위상의 전류가 타방의 도전체층 (신호 배선) 에 유기되어, 이들 도전체층들 사이에 전자기적 결합이 형성되므로 인접한 배선과의 누화를 감소할 수 있다.
또한, 제 1 실시형태에서 설명한 바와 같이, 절연막을 통하여 서로 대향하는 도전체층들이 전송 선로를 형성하는 구성으로 함으로써, 실효적인 배선의 인덕턴스가 감소되어 양호한 신호전송이 가능해진다.
제 16 실시형태
본 실시형태에서, 도 18 에 나타낸 바와 같이, 제 3 층간 절연막 (83) 에 트렌치를 형성하기 위한 에칭 공정에 있어서, 형성된 트렌치의 바닥부의 제 2 층간 절연막 (82)을 더 에칭제거하여 제 1 층간 절연막 (81) 을 노출시킨 것 이외에는제 15 실시형태와 같이 배선을 형성할 수 있다.
제 17 실시형태: 층간에서의 신호 배선들의 접속
다음으로, 본 발명에 따른 배선 구조에 있어서, 층간에서의 신호 배선들의 접속 방법에 대하여 설명한다. 이 경우에, 신호 배선과 대향하는 도전체층 (전원층 또는 접지층과 같은 기준 전위층) 은 플레이트 형상일 수 있다. 상기 접속 방법은 플레이트 형상의 도전체층을 관통하여 형성되는 스루홀내의 플러그와 그 관통된 도전체층과의 절연을 확보하는 것이다.
본 발명의 제 17 실시형태를 도 19 내지 도 21 에 나타낸다.
도 19 내지 도 21 은 여러 공정 단계들을 거친 후의 제 17 실시형태에 따른 반도체 장치의 단면도이다. 본 실시형태에서, 제 13 실시형태의 배선 구조 (도 15 참조) 에 있어서, 대향하는 플레이트 형상의 도전체층이, 상방에 배치되는 신호배선의 하방에도 층간 절연막을 통하여 플레이트 형상의 도전체층(하단층의 신호 배선과 대향하는 플레이트 형상의 도전체층에 대응함) 이 배치되고, 상하의 플레이트 형상의 도전체층에 의해 사이에 끼워지는 신호 배선이 상단 및 하단층의 신호 배선들 각각과 층간으로 접속된 배선구조를 형성한다.
다음으로, 도 19a 에 대하여 설명하면, 제 1 층간 절연막 (1001), 제 2 도전체층 (1002), 및 제 2 층간 절연막 (1003)을 반도체 또는 세라믹 기판 (도시되지 않음) 의 주 표면상에 순차형성한다.
다음으로, 소정의 개소에 이들 3 층을 관통하는 스루홀을 형성한 후, 상기 스루홀의 내벽면을 커버하도록 측벽용 절연막 (1004) 을 형성한다(도 19b 참조)
그 후에, 그 표면을 에치백하여 도 19c 에 나타낸 바와 같이 측벽절연막 (1004a) 을 형성할 수 있다.
도 19d 에 나타낸 바와 같이, 스루홀을 채우는 플러그 형성용 도전체층 (1005) 을 형성할 수 있다.
그 후에, 도 19e 에 나타낸 바와 같이, 스루홀내에 도전체층을 남겨놓음과 동시에 제 2 층간 절연막 (1003) 이 완전히 노출되도록, CMP 법에 의해 플러그 (1005a) 를 형성할 수 있다. CMP 법 대신에, 건식 에칭에 의한 에치백을 수행할 수 있다. 그 후에, 제 3 층간 절연막을 형성할 수 있으며, 상기 제 3 층간 절연막은 이후에 형성되는 제 4 층간 절연막 (1007) 에 트렌치 패턴을 형성할 때 에칭 스토퍼로서 기능할 수 있다. 제 3 층간 절연막 (1006) 을 형성한 후에, 플러그 형성 공정을 제외하고 제 13 실시형태에 설명된 공정을 동일하게 수행할 수 있다.
그 후에, 도 20a 에 나타낸 바와 같이, 제 3 층간 절연막 (1006) 상에 제 4 층간 절연막 (1007) 을 형성할 수 있다.
그 후에, 도 20b 에 나타낸 바와 같이, 공지된 리소그래피 기술 및 건식 에칭 기술에 의해 대머신 배선 형성용의 소정의 패턴형상을 가진 트렌치를 형성할 수 있다.
배리어막 및 시드층을 성막한 후에, 도 20c 에 나타낸 바와 같이, 도금법에 의해 트렌치를 채우도록 전체 표면에 걸쳐 구리막을 제 2 도전체층 (1008) 으로 형성할 수 있다.
그 후에, CMP 법에 의해 구리막을 연마하여, 도 20d 에 나타낸 바와 같이 대머신 구리 배선 (1008a) 을 형성한다.
도 20e 에 나타낸 바와 같이, 유전체층 (1009), 제 3 도전체층 (1010), 및 제 5 층간 절연막 (1011) 을 순차적층할 수 있다.
도 19 를 참조하여 설명한 바와 같이, 대머신 구리 배선 (1008a) 에 도달하는 스루홀을 형성할 수 있다. 상기 스루홀의 내벽에 측벽절연막 (1012) 을 형성하고, 그 스루홀내에 도전체를 채워서 플러그 (1013) 를 형성한다(도 21a 참조).
다음으로, 에칭 스토퍼로서 기능하는 제 6 층간 절연막 (1014) 을 형성한 후, 제 7 층간 절연막 (1015) 을 형성할 수 있다. 그 후에, 도 20a 내지 도 20d를 참조하여 설명한 바와 같이, 대머신 구리 배선 (1016) 을 형성할 수 있다.
상술한 공정을 반복함으로써 다층배선을 형성할 수 있다.
상술한 공정에 따라서, 신호배선과 대향하는 도전체층이 플레이트 형상이더라도, 용이하게 층간에서 신호 배선들을 접속할 수 있다. 따라서, 플레이트 형상의 도전체층이 없는 영역에 배선들을 인출하여 층간에 접속할 필요가 없게 된다.
제 18 실시형태: 전원/접지라인과 도전체층과의 배선
다음으로, 본 발명의 배선구조에 있어서, 신호 배선층과 대향하는 플레이트 형상의 도전체층(전원층 또는 접지층과 같은 기준전위층) 및 전원라인 또는 접지라인과 같은 기준-전위 라인을 층간으로 접속하는 방법을 설명한다. 상기 접속 방법은 플레이트 형상의 도전체층을 관통하여 형성되는 스루홀내의 기준 전위 플러그 (예를 들어, 전원 플러그 및 접지 플러그) 와 그 관통된 도전체층과의 절연을확보하는 것이다.
본 발명의 제 18 실시형태를 도 22 에 나타낸다.
도 22 는 여러 공정 단계들을 거친 후의 제 17 실시형태에 따른 반도체 장치의 단면도이다.
본 실시형태에 다른 다층 배선 구조에 있어서, 제 13 실시형태의 배선 구조는 층간 절연막을 통하여 적층된다 (도 15 참조). 상단층의 신호 배선과 대향하는 플레이트 형상의 도전체층은 접지층 (Vss) 으로 기능하는 반면에 하단층의 신호 배선과 대향하는 플레이트 형상의 도전체층은 전원층 (Vdd) 으로 기능하며, 상단층 및 하단층의 신호 배선들의 층간에서의 접속이 제 17 실시형태와 같이 행해진다. 도 22에서, 1111, 1114, 1115, 1119, 1122, 1123, 및 1127 은 층간 절연막이며, 1117 및 1125 는 유전체층이며, 1116 및 1124 는 신호 배선층이며, 1118 및 1126 은 플레이트 형상의 도전체층이며, 1112, 1120a, 1120b, 1128a, 및 1128b 는 측벽절연막이며, 그리고 1101, 1102, 1113, 1121a, 1121b, 1129a 및 1129b 는 플러그이다.
접지용 플러그 (1101) 및 전원용 플러그 (1102) 는, 다층 배선 구조를 형성한 후 상기 플러그들이 플레이트 형상의 도전체층들 (1118 및 1126)을 관통하도록, 층간 절연막들의 스루홀내에 도전체를 채워서 형성될 수 있다. 이 때, 접지용 플러그 (1101) 는, 신호 배선들의 층간 접속용 스루홀, 측벽 (1120a), 및 플러그 (1121a) 와 동시에 각각 형성되는 환상(環狀) 스루홀, 측벽 (1120b), 및 환상 플러그 (1121b) 의 내주(內周)의 내측(內側)을 관통하도록 형성될 수 있다. 한편,전원용 플러그 (1102) 는, 신호 배선들의 층간접속용 스루홀, 측벽 (1128b), 및 플러그 (1129a) 와 동시에 각각 형성되는 환상 스루홀, 측벽 (1128b), 및 환상 플러그 (1129b) 의 내주의 내측을 관통하도록 형성될 수 있다. 접지용 플러그 (1101) 과 플레이트 형상의 전원층 (1118) 과의 사이 및 전원용 플러그 (1102) 와 플레이트 형상의 접지층 (1126) 과의 사이를 각각 전기적으로 분리할 수 있다. 환상 플러그들 (1121b 및 1129b) 은 측벽들을 통하여 상기 환상 스루홀들을 도전체로 채워서 형성될 수 있지만, 반드시 환상홀을 도전체로 채울 필요는 없다. 대안적으로, 환상홀을 비어있게 하거나 완전히 절연체로 채울 수도 있다. 상면(上面)에서 본 환상 스루홀 또는 환상 플러그의 형상은 직사각형, 정방형 또는 환형일 수 있다.
제 19 실시형태: 칩내 커패시터를 통한 전하공급
신호 배선인 전송 선로에 고속으로 전하를 공급하기 위해서는 전원라인 또는 접지라인의 인덕턴스를 무시할 수 없기 때문에, 고속의 신호 전송을 성취하기 위하여, 신호 배선의 부근에 리턴회로를 설치하여 전송선로를 형성하는 것 뿐만 아니라 스위치로서 트랜지스터 부근에 전하공급원을 배치하는 것이 중요하다. 따라서, 이러한 인덕턴스를 감소시키기 위하여, 집적회로를 내장하는 반도체칩의 외부에 배치되는 디커플링 커패시터 (decoupling capacitor) 를 가능한 한 칩의 근방에 배치함으로써, 상기 디커플링 커패시터는 전하 공급원으로 기능할 수 있다. 원래 다른 회로에서의 ON-OFF 와 같은 동작에 의한 노이즈를 방지하기 위하여 사용되는 이러한 디커플링 커패시터는, 예를 들어 전술된 일본 특개평 7-307567 호에 기재되어 있다. 이 공보에는, 멀티칩 모듈에서의 그라운드 바운스 (ground bounce)(신호반사파) 를 감소시키기 위하여, 전원의 양음단자들 사이에 접속되는 바이패스 커패시터로서 박막 다층 배선 기판에 박막 커패시터를 내장한다라고 기재되어 있다.
그러나, 종래의 반도체칩내의 집적회로에 있어서, 도 23 내지 도 24 에 나타낸 바와 같이, 전원은 전원라인과 접지라인을 통하여 트랜지스터에 접속되었다. 동작주파수가 증가하여 GHz를 초과하면, 반도체칩내의 전원 또는 접지라인 자체의 인덕턴스가 중요하게 되어 왔다. 도 23 및 도 24 에서, 1201 및 1204 는 게이트이며, 1202, 1203, 1205 및 1206 은 확산층영역이며, 1207 은 전원 라인이며, 1208 은 접지라인이며, 1209 는 입력 라인이며, 1210 은 출력 라인이며, 1211 내지 1215 는 컨택트플러그이며, 1221 은 반도체 기판이며, 1222는 웰(well) 영역이며, 1223 은 소자분리영역이며, 1224 및 1225 는 층간절연막이며, Tr 은 트랜지스터이다. 도 24 에서는 설명을 위하여, 직렬 정렬 게이트들을 병렬로 도시하고, 각 부의 접속관계가 명확하게 이해될 수 있도록 전기적 접속부를 도시하였다(도 27 및 도 28 에서도 동일하다).
본 발명에서는, 트랜지스터로부터 전원의 임피던스, 특히 전원의 인덕턴스를 감소시킬 수 있는 구조를 제공하여, 반도체칩(예를 들어, 도 25 에 나타낸 드라이버-리시버 회로) 이외의 디커플링 커패시터 (CB1) 와는 별도로, 전하 공급용의 박막 커패시터 (CB2) 를 반도체칩내에 배치하고, 상기 칩내의 커패시터를 전하 공급원으로 사용하였다.
도 26 및 도 27 은 드라이버회로를 구성하는 CMOS 트랜지스터의 바로 위에 전하 공급용의 박막 트랜지스터를 배치하는 본 발명의 실시형태를 나타낸다. 도 26 및 도 27 에 있어서, 1231 은 전원 플레이트, 1232는 접지 플레이트이며, 1235 는 유전체막이며, 1213a, 1214a ,및 1215a 는 측벽 절연막이며, 그리고 1126 은 층간 절연막이다. 따라서, 전하 공급원으로서 기능하는 박막 커패시터가 트랜지스터 부근에 위치하기 때문에, 트랜지스터의 바로 윗 부분을 포함하는 영역에 전원 플레이트, 유전체막, 및 접지 플레이트로 구성되는 박막 커패시터를 설치함으로써, 전원라인 또는 접지라인 자체의 인덕턴스를 감소시킬 수 있다. 또한, 커패시터에 의해 상부 부분으로부터의 노이즈를 차단할 수 있으므로, 하부의 트랜지스터를 노이즈로부터 보호할 수 있다.
다음으로, 도 27 에 나타낸 구성의 형성방법에 대하여 설명한다.
먼저, 반도체 기판 (1221) 상에, 통상의 방식으로 CMOS 트랜지스터를 형성하고, 그 후에 상기 CMOS 트랜지스터상에 층간 절연막 (1224) 을 형성한 후, 확산층 영역 (1202) 에 도달하는 컨택트홀을 형성할 수 있다.
통상적으로 그 컨택트홀을 도전체로 채워서 컨택트 플러그 (1233) 를 형성한다. 그 후에, 전원 플레이트 (1231) 가 되는 도전체층을 형성한 후, 이와 같이 형성된 전원 플레이트 (1231) 를 확산층 영역 (1202) 에 전기적으로 접속한다. 다른 방법으로는, 컨택트 플러그 (1233) 형성시에, 컨택트홀을 채우도록 도전체층을 성막한 후에, 층간 절연막상에 도전체층을 소정의 두께로 남기고, 이 남겨진 도전체층을 전원 플레이트로 사용할 수 있다.
다음으로, 확산층 영역 (1205) 상의 전원 플레이트 (1231) 의 영역에 개구를 형성한 후, 유전체층 (1235) 인 절연막을 예를 들어 약 15nm 로 성막할 수 있다.
유전체로 채워지는 전원 플레이트의 개구내에 확산층 영역 (1205) 에 도달하는 컨택트홀을 형성하고, 그 후에 통상적으로 컨택트홀을 채워서 컨택트 플러그 (1234) 를 형성한다.
다음으로, 접지 플레이트 (1232) 가 되는 도전체층을 형성하고, 이와 같이 형성된 접지 플레이트 (1232) 를 확산층 영역 (1205) 에 전기적으로 접속할 수 있다. 다른 방법으로는, 컨택트 플러그 (1234) 형성시에 컨택트홀을 채우도록 도전체층을 성막한 후에, 층간 절연막상에 도전체층을 소정의 두께로 남기고, 그 나머지 도전체층을 접지 플레이트로 사용할 수 있다.
이어서, 층간 절연막 (1225) 을 형성한 후, 소정의 영역들에 컨택트홀을 형성하고, 통상의 방식으로 그 컨택트홀들의 내벽에 측벽 절연막들 (1213a 내지 1215a) 을 형성한 후, 컨택트홀들을 도전체로 채워서 컨택트 플러그들 (1213 내지 1215) 을 형성한다.
층간 절연막 (1226) 을 형성한 후, 소정의 패턴형상을 가진 트렌치를 형성할 수 있다. 그 트렌치가 구리로 채워지도록 통상의 방식으로 구리막을 성막하고, CMP 에 의해 배선들 (1209 및 1210) 을 형성할 수 있다.
제 20 실시형태
상기 실시형태 (도 27 참조) 에서, 전원 플레이트, 유전체막, 및 접지 플레이트로 구성되는 전하공급용 박막 커패시터를 트랜지스터상의 제 1 층간 절연막상에 형성할 수 있다. 다른 방법으로는, 기판상의 트랜지스터와 전기적으로 접속되는 소정의 컨택트 플러그들 모두를 제 1 층간 절연막에 형성한 후, 제 2 또는 그 이후의 층간 절연막상에 커패시터를 형성할 수 있다.
도 28 은 이와 같이 형성되는 구성을 가지는 실시형태를 나타낸다. 이 구성은 아래와 같이 형성될 수 있다.
먼저, 통상의 방식으로 반도체 기판 (1221) 상에 CMOS 트랜지스터를 형성하고, 상기 CMOS 트랜지스터상에 제 1 층간 절연막 (1224) 을 형성한 후, 소정의 컨택트 플러그들 (1213 내지 1215, 1233 및 1234) 을 형성한다.
그 후에, 제 2 층간 절연막 (1225) 을 형성한 후, 플러그들 및 배선들과 같은 전기적 접속부들 (1241 내지 1244) 을 형성할 수 있다.
그 후에, 제 3 층간 절연막 (1226) 을 형성할 수 있다. 그 후에, 전기적 접속부 (1241) 에 도달하는 스루홀을 형성한 후, 그 스루홀을 도전체로 채워서, 플러그 (1241a) 를 형성한다. 그 후에, 전원 플레이트 (1231) 를 형성하고, 플러그 (1241a) 에 의해 전원 플레이트 (1231) 를 전기적 접속부 (1241) 에 접속할 수 있다. 이 때, 스루홀을 채우도록 도전체층을 성막한 후, 층간 절연막상에 그 도전체층을 소정의 두께로 남기고, 그 남겨진 도전체층을 전원 플레이트로서 사용할 수 있다.
다음으로, 전기적 접속부 (1244) 상의 전원 플레이트 (1231) 의 영역에 개구를 형성한 후, 유전체층 (1235) 이 되는 절연막을 예를 들어 약 15 nm 로 성막한다.
유전체로 채워지는 전원 플레이트의 개구내에, 전기적 접속부 (1244) 에 도달하도록 스루홀을 형성한 후, 그 스루홀을 통상의 방식으로 채우고 플러그 (1244a) 를 형성한다.
다음으로, 접지 플레이트 (1232) 가 되는 도전체층을 형성하고, 이와 형성된 접지 플레이트 (1232) 를 확산층 영역 (1205) 에 전기적으로 접속할 수 있다. 다른 방법으로는, 플러그 (1244a) 형성시에 스루홀을 채우도록 도전체층을 성막한 후, 층간 절연막상에 도전체층을 소정의 두께로 남기고, 그 남겨진 도전체층을 접지 플레이트로서 사용할 수 있다.
그 후에, 제 4 층간 절연막 (1127)을 형성한 후에, 스루홀들을 소정의 영역들에 형성하고, 통상의 방식으로 스루홀들의 내벽에 측벽 절연막 (1245a 및 1246a) 을 형성한 후, 그 스루홀들을 도전체로 채워서 플러그들 (1245 및 1246) 을 형성한다. 그 플러그들 (1245 및 1246) 은 각각 입력 라인 및 출력 라인에 접속될 수 있다.
그 밖의 실시형태
본 발명에 있어서, 전하공급용 박막 커패시터는 유전체층들을 통하여 교대로 다수의 전원 플레이트 및 접지 플레이트를 적층하는 다층 구조를 가질 수 있다. 다른 방법으로는, 하나의 전원 플레이트와 하나의 접지 플레이트가 유전체층을 통하여 적층되는 2 이상의 박막 트랜지스터들을 층간 절연막을 통하여 다층 구조로서 적층할 수 있다.
상술한 전원 공급용의 박막 커패시터를 반도체 칩내에 배치하는 반면에 절연막을 통하여 서로 대향하는 도전체층들(이들중 하나는 신호 배선)을 형성하여 상술된 전송 선로를 형성하므로, 보다 고주파의 전송신호를 안정하게 전송할 수 있어, 소자 동작을 가속화시킨다.
또한, 본 발명의 전하공급용 커패시터를 구성하는 전원 플레이트 및 접지 플레이트는, 절연막을 통하여 이들 플레이트 형상의 도전체층들과 대향하는 신호 배선을 배치함으로써, 본 발명의 상술된 배선 구조의 신호 배선과 대향하는 플레이트 형상의 도전체층으로 기능할 수 있다.
이상의 설명으로부터 명백한 바와 같이, 본 발명은, 누화 또는 배선 지연의 증가를 최소화하고 안정한 신호 특성들을 가지며, 고속동작이 가능한 반도체 장치 및 이러한 반도체 장치를 용이하게 제작할 수 있는 제조 방법을 제공한다.
상술된 실시형태들은 예시적이며, 본 발명은 이러한 실시형태들로 한정되지 않음을 이해할 수 있다. 특정한 구조들은 상술된 실시형태들로 한정되지 않는다.
따라서, 여기에 설명된 다양한 특정 실시형태들을 상세히 설명하였지만, 본 발명은 본 발명의 사상 및 범위를 이탈하지 않고, 다양하게 변경, 대용, 및 변화될 수 있다. 따라서, 본 발명은 단지 첨부된 청구범위에 의해 규정된 바와 같이 한정되도록 의도된다.

Claims (33)

  1. 기준전위에 전기적으로 접속된 제 1 도전체층;
    제 1 신호 배선으로 기능하는 제 2 도전체층;
    상기 제 1 도전체층과 상기 제 2 도전체층 사이에 배치되는 제 1 유전체층;
    제 2 신호 배선으로 기능하며, 상기 제 2 도전체층에 인접하는 제 3 도전체층; 및
    상기 제 2 도전체층과 상기 제 3 도전체층 사이에 배치되는 제 1 절연막으로서, 상기 제 2 도전체층 및 상기 제 1 도전체층 사이의 제 1 커패시턴스는 상기 제 2 도전체층과 상기 제 3 도전체층 사이의 커패시턴스보다 큰 상기 제 1 절연막을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 유전체층은 상기 제 2 도전체층과 상기 제 3 도전체층 사이의 간격보다 작은 두께를 가지는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 절연막은 상기 제 1 유전체층보다 작은 유전율을 가지는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 기준 전위에 전기적으로 접속되는 제 4 도전체층; 및
    상기 제 2 도전체층과 상기 제 4 도전체층 사이에 배치되는 제 2 유전체층을 더 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제 1 및 제 2 유전체층들 각각은 상기 제 2 도전체층과 상기 제 3 도전체층 사이의 간격보다 작은 두께를 가지는 것을 특징으로 하는 반도체 장치.
  6. 제 4 항에 있어서,
    상기 제 1 절연막은 상기 제 1 및 제 2 유전체층들의 유전율보다 작은 유전율을 가지는 것을 특징으로 하는 반도체 장치.
  7. 제 4 항에 있어서,
    상기 제 1 및 제 2 도전체층들은 병렬로 배치되고, 상기 제 1 유전체층에 의해 분리되며,
    상기 제 2 및 제 4 도전체층들은 병렬로 배치되고, 상기 제 2 유전체층에 의해 분리되는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 제 1 및 제 2 도전체층들은 병렬로 배치되고, 상기 제 1 유전체층에 의해 분리되는 것을 특징으로 하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제 1 및 제 3 도전체층들은 병렬로 배치되고, 상기 제 1 유전체층에 의해 분리되는 것을 특징으로 하는 반도체 장치.
  10. 제 1 항에 있어서,
    소정의 패턴형상을 가지는 제 1 트렌치에 상기 제 2 도전체층을 형성하며, 소정의 패턴형상을 가지는 제 2 트렌치에 상기 제 3 도전체층을 형성하는 것을 특징으로 하는 반도체 장치.
  11. 제 1 항에 있어서,
    소정의 패턴형상을 가지는 트렌치에 상기 제 1 도전체층, 제 1 유전체층, 및 제 2 도전체층을 형성하는 것을 특징으로 하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 제 1 도전체층은 상기 제 1 유전체층에 의해 상기 제 2 도전체층의 저면(底面) 및 적어도 측면의 일부로부터 분리되는 것을 특징으로 하는 반도체 장치.
  13. 제 1 항에 있어서,
    상기 제 1 도전체층 및 상기 제 2 도전체층은 전송 선로를 형성하는 것을 특징으로 하는 반도체 장치.
  14. 기준 전위에 전기적으로 접속되며, 제 1 층간 절연막상에 배치되는 제 1 도전체층;
    상기 제 1 도전체층상에 배치되는 제 1 유전체층;
    상기 제 1 유전체층상에 배치되는 신호 배선; 및
    상기 신호 배선의 상면 및 적어도 측면의 일부를 커버하며, 제 2 유전체층에 의해 상기 신호 배선으로부터 분리되며, 상기 기준 전위에 전기적으로 접속되는 상기 제 2 도전체층을 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 제 2 도전체층에 의해 상기 신호 배선의 전체 상면 및 측면을 커버하는 것을 특징으로 하는 반도체 장치.
  16. 제 14 항에 있어서,
    상기 제 1 도전체층은 플레이트 형상의 표면을 가지며,
    다수의 신호 배선들은 대향하며, 상기 제 1 유전체층에 의해 상기 플레이트 형상의 표면으로부터 분리되는 것을 특징으로 하는 반도체 장치.
  17. 제 14 항에 있어서,
    상기 제 1 유전체층상에 배치되는 인접한 신호 배선; 및
    상기 신호 배선 및 상기 인접한 신호 배선 사이의 영역을 통하여 전기적으로 접속되는 상기 제 1 및 제 2 도전체층들을 더 포함하는 것을 특징으로 하는 반도체 장치.
  18. 제 14 항에 있어서,
    인접한 신호 배선; 및
    상기 신호 배선과 상기 제 2 도전체로 채워지는 상기 인접한 신호 배선 사이의 공간을 더 포함하는 것을 특징으로 하는 반도체 장치.
  19. 제 14 항에 있어서,
    상기 제 1 도전체층 및 상기 신호 배선이 전송 선로를 형성하는 것을 특징으로 하는 반도체 장치.
  20. 제 1 층간 절연막상에 제 1 도전체층을 형성하는 단계;
    상기 제 1 도전체층상에 제 1 유전체층을 형성하는 단계;
    제 2 층간 절연막을 형성하는 단계;
    상기 제 2 층간 절연막내에 소정의 패턴형상을 가지는 트렌치 (trench) 를형성하는 단계;
    상기 트렌치를 채우는 제 2 도전체층을 형성하는 단계; 및
    이로써 제조한 표면을 연마하여 상기 제 2 도전체층이 상기 트렌치에 삽입되는 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제 20 항에 있어서,
    상기 제 1 유전체층은, 상기 트렌치 형성시에 에칭 스토퍼 (etching stopper) 로 기능하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제 20 항에 있어서,
    상기 제 2 도전체층을 포함하는 상기 표면상에 제 2 유전체층을 형성하는 단계; 및
    상기 제 2 유전체층상에 제 3 도전체층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제 1 층간 절연막상에 에칭 스토퍼를 형성하는 단계;
    상기 에칭 스토퍼막상에 제 2 층간 절연막을 형성하는 단계;
    상기 제 2 층간 절연막내에 소정의 패턴형상을 가지는 트렌치를 형성하는 단계;
    상기 트렌치를 채우는 제 1 도전체층을 형성하는 단계;
    결과적인 표면을 연마하여 상기 트렌치에 상기 제 1 도전체가 삽입되는 대머신 (damascene) 배선을 형성하는 단계;
    상기 대머신 배선을 포함하는 상기 연마 표면상에 유전체층을 형성하는 단계; 및
    상기 유전체층상에 제 2 도전체층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제 1 층간 절연막상에 에칭 스토퍼막을 형성하는 단계;
    상기 에칭 스토퍼막상에 제 2 층간 절연막을 형성하는 단계;
    상기 제 2 층간 절연막내에 소정의 패턴형상을 가지는 트렌치를 형성하는 단계;
    상기 트렌치내의 표면을 커버하는 제 1 도전체층을 형성하는 단계;
    상기 트렌치내의 표면을 커버하는 유전체층을 형성하는 단계;
    상기 트렌치를 채우는 제 2 도전체층을 형성하는 단계; 및
    결과적인 표면을 화학적 기계적 연마법으로 연마하여 대머신 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 제 1 층간 절연막상에 제 1 도전체층을 형성하는 단계;
    상기 제 1 도전체층상에 제 1 유전체층을 형성하는 단계;
    상기 제 1 유전체층상에 제 2 도전체층을 형성하는 단계;
    상기 제 2 도전체층상에 제 2 유전체층을 형성하는 단계;
    소정의 패턴형상으로 상기 제 1 유전체층, 상기 제 2 도전체층, 및 제 2 유전체층을 패터닝하는 단계;
    상기 제 1 유전체층, 상기 제 2 도전체층에 대한 측벽 유전체층 및 상기 제 2 유전체층을 형성하는 단계; 및
    상기 제 2 유전체층 및 상기 측벽 유전체층에 의해 상기 제 2 도전체층으로부터 분리되는 제 3 도전체층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  26. 기준 전위에 전기적으로 접속되는 플레이트 형상의 도전체층 및 유전체층에 의해 분리되며 상기 플레이트 형상의 도전체층의 표면과 대향하는 다수의 배선들;
    상기 플레이트 형상의 도전체층을 통하여 형성되는 제 1 스루홀; 및
    상기 플레이트 형상의 도전체층을 관통하며 제 1 스루홀내에 형성되는 제 1 도전성 플러그로서, 상기 플레이트 형상의 도전체층과 전기적으로 분리되는 상기 제 1 도전성 플러그를 포함하는 것을 특징으로 하는 반도체 장치.
  27. 제 26 항에 있어서,
    제 1 기준 전위에 전기적으로 접속되는 상기 제 1 도전성 플러그;
    상기 플레이트 형상의 도전체층을 통하여 형성되는 제 2 스루홀; 및
    상기 플레이트 형상의 도전체층을 관통하고 제 2 기준 전위에 전기적으로 접속되며, 상기 제 2 스루홀내에 형성되며, 상기 플레이트 형상의 도전체층으로부터 전기적으로 분리되는 상기 제 2 도전성 플러그를 더 포함하는 것을 특징으로 하는 반도체 장치.
  28. 제 27 항에 있어서,
    절연막은 상기 플레이트 형상의 도전체층으로부터 상기 제 1 및 제 2 플러그를 전기적으로 분리하는 것을 특징으로 하는 반도체 장치.
  29. 제 26 항에 있어서,
    상기 제 1 스루홀 및 제 1 도전성 플러그는,
    상기 제 1 도전체층을 관통하여 상기 제 1 스루홀을 형성하는 단계;
    상기 제 1 스루홀의 내표면상에 절연막을 형성하는 단계;
    상기 절연막을 에칭하고 상기 제 1 스루홀의 내표면의 측면상에 측벽 절연막을 형성하는 단계; 및
    상기 제 1 스루홀내에 상기 제 1 도전성 플러그를 형성하는 단계에 의해 형성되는 것을 특징으로 하는 반도체 장치.
  30. 제 29 항에 있어서,
    상기 제 1 스루홀내에 상기 제 1 도전성 플러그를 형성하는 단계는,
    도전체로 상기 제 1 스루홀을 채우는 단계, 및 화학적 기계적 연마법을 사용하여 상기 제 1 도전성 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치.
  31. 제 29 항에 있어서,
    상기 제 1 스루홀내에 상기 제 1 도전성 플러그를 형성하는 단계는,
    도전체로 상기 제 1 스루홀을 채우는 단계, 및 여분의 도전체를 에칭제거하여 상기 제 1 도전성 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치.
  32. 제 1 기준 전위에 전기적으로 접속된 제 1 도전체층;
    제 2 기준 전위에 전기적으로 접속된 제 2 도전체층이 유전체층에 의해 상기 제 1 도전체층과 분리되어 형성되며, 상기 반도체 장치내의 트랜지스터 상부 영역에 형성되는 상기 박막 트랜지스터; 및
    제 1 절연막에 의해 상기 제 1 도전체층으로부터 분리되는 다수의 제 3 도전체층들을 포함하는 배선 구조를 포함하는 것을 특징으로 하는 반도체 장치.
  33. 제 32 항에 있어서,
    상기 배선 구조는 제 2 절연층에 의해 상기 제 2 도전체층으로부터 분리되는 다수의 제 4 도전체층들을 포함하는 것을 특징으로 하는 반도체 장치.
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