JPH06342774A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
- Publication number
- JPH06342774A JPH06342774A JP12987093A JP12987093A JPH06342774A JP H06342774 A JPH06342774 A JP H06342774A JP 12987093 A JP12987093 A JP 12987093A JP 12987093 A JP12987093 A JP 12987093A JP H06342774 A JPH06342774 A JP H06342774A
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- JP
- Japan
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- film
- forming
- contact hole
- electrode
- upper electrode
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- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】薄膜キャパシタの上部電極を接続する電極間配
線を精度良く形成する。 【構成】ＳｉＯ2 膜２にコンタクト孔を形成し、このコ
ンタクト孔内にリンをドープしたポリシリコン膜３を形
成した後、下部電極４、高誘電体膜５、上部電極６用の
膜を堆積する。次いで、フォトレジスト膜７をマスクと
しパターニングして上部電極６、高誘電体膜５、下部電
極４を形成する。次で全面にＳＯＧ膜８を形成したのち
エッチバックし、フォトレジスト膜７を露出させる。次
でフォトレジスト膜７を剥離したのち、電極間配線９を
形成する。
線を精度良く形成する。 【構成】ＳｉＯ2 膜２にコンタクト孔を形成し、このコ
ンタクト孔内にリンをドープしたポリシリコン膜３を形
成した後、下部電極４、高誘電体膜５、上部電極６用の
膜を堆積する。次いで、フォトレジスト膜７をマスクと
しパターニングして上部電極６、高誘電体膜５、下部電
極４を形成する。次で全面にＳＯＧ膜８を形成したのち
エッチバックし、フォトレジスト膜７を露出させる。次
でフォトレジスト膜７を剥離したのち、電極間配線９を
形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路の製造方
法に関し、特にキャパシタの形成方法に関する。
法に関し、特にキャパシタの形成方法に関する。
【０００２】
【従来の技術】半導体集積回路に形成される薄膜キャパ
シタは、ポリシリコン膜を電極とし、誘電体膜としてシ
リコン酸化膜およびシリコン窒化膜の積層構造のものが
用いられている。近年、集積回路のより一層の高集積化
に対応させるため、キャパシタ部の面積の縮小が求めら
れているが、単純な面積縮小には限界がある。このた
め、高集積化に対応しかつ十分な容量を得るためには、
薄膜キャパシタの誘電膜の薄膜化と高誘電率化、および
立体構造化によって容量部の面積を実効的に縮小する必
要がある。
シタは、ポリシリコン膜を電極とし、誘電体膜としてシ
リコン酸化膜およびシリコン窒化膜の積層構造のものが
用いられている。近年、集積回路のより一層の高集積化
に対応させるため、キャパシタ部の面積の縮小が求めら
れているが、単純な面積縮小には限界がある。このた
め、高集積化に対応しかつ十分な容量を得るためには、
薄膜キャパシタの誘電膜の薄膜化と高誘電率化、および
立体構造化によって容量部の面積を実効的に縮小する必
要がある。
【０００３】誘電膜として高誘電体材料のＳｒＴｉＯ3
膜をスパッタ法により形成する場合は、誘電体膜のステ
ップカバレージが悪いため、下部電極の側面までを誘電
体膜と上部電極で覆う構造のキャパシタでは下部電極端
からのリーク電流が多くなる。このため、図２に示すよ
うな構造のキャパシタが用いられていた。すなわち、下
部電極４と高誘電体膜と上部電極膜６とを同じ大きさに
加工し、電極の表面だけで電荷を蓄積する構造とし、下
部電極端でのリーク電流を抑制している。薄膜キャパシ
タ形成後は、複数の薄膜キャパシタを接続するため層間
絶縁膜１０を形成後、目合わせ露光を行い上部電極上の
層間絶縁膜１０にコンタクト孔を形成し、電極間配線９
Ａを形成している。
膜をスパッタ法により形成する場合は、誘電体膜のステ
ップカバレージが悪いため、下部電極の側面までを誘電
体膜と上部電極で覆う構造のキャパシタでは下部電極端
からのリーク電流が多くなる。このため、図２に示すよ
うな構造のキャパシタが用いられていた。すなわち、下
部電極４と高誘電体膜と上部電極膜６とを同じ大きさに
加工し、電極の表面だけで電荷を蓄積する構造とし、下
部電極端でのリーク電流を抑制している。薄膜キャパシ
タ形成後は、複数の薄膜キャパシタを接続するため層間
絶縁膜１０を形成後、目合わせ露光を行い上部電極上の
層間絶縁膜１０にコンタクト孔を形成し、電極間配線９
Ａを形成している。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来の技術では、複数の薄膜キャパシタを接続するた
めに上部電極上の層間絶縁膜にコンタクト孔を形成しな
ければならない。上部電極上の層間絶縁膜へのコンタク
ト孔の形成は、パターンの微細化で目合わせ露光時の目
合わせズレによりコンタクト孔がずれてコンタクト孔が
上部電極の側面部に形成されると電極間配線が下部電極
に接することになるため、上下電極間のショートが発生
し、歩留まりが低下するという問題点があった。
た従来の技術では、複数の薄膜キャパシタを接続するた
めに上部電極上の層間絶縁膜にコンタクト孔を形成しな
ければならない。上部電極上の層間絶縁膜へのコンタク
ト孔の形成は、パターンの微細化で目合わせ露光時の目
合わせズレによりコンタクト孔がずれてコンタクト孔が
上部電極の側面部に形成されると電極間配線が下部電極
に接することになるため、上下電極間のショートが発生
し、歩留まりが低下するという問題点があった。
【０００５】本発明の目的は、目合わせ露光を行わず薄
膜キャパシタの上部電極上にコンタクト孔を形成して電
極間配線を形成することにより、歩留まりの向上した半
導体集積回路の製造方法を提供することにある。
膜キャパシタの上部電極上にコンタクト孔を形成して電
極間配線を形成することにより、歩留まりの向上した半
導体集積回路の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明の半導体集積回路
の製造方法は、半導体基板上に層間絶縁膜を形成したの
ちコンタクト孔を形成する工程と、このコンタクト孔内
にリンを導入したポリシリコン膜を埋め込んだ後、全面
に第１の金属膜と誘電体膜と第２の金属膜とを順次形成
する工程と、フォトレジスト膜をマスクとし前記第２の
金属膜と誘電体膜と第１の金属膜をドライエッチング法
にてパターニングし誘電体膜の上下に上部電極と下部電
極とを有する複数のキャパシタを形成したのち全面に塗
布法により絶縁膜を形成する工程と、この絶縁膜をエッ
チバックし前記フォトレジスト膜を露出させる工程と、
露出した前記フォトレジスト膜を除去したのち複数の前
記上部電極を接続する電極間配線を形成する工程とを備
えたものである。
の製造方法は、半導体基板上に層間絶縁膜を形成したの
ちコンタクト孔を形成する工程と、このコンタクト孔内
にリンを導入したポリシリコン膜を埋め込んだ後、全面
に第１の金属膜と誘電体膜と第２の金属膜とを順次形成
する工程と、フォトレジスト膜をマスクとし前記第２の
金属膜と誘電体膜と第１の金属膜をドライエッチング法
にてパターニングし誘電体膜の上下に上部電極と下部電
極とを有する複数のキャパシタを形成したのち全面に塗
布法により絶縁膜を形成する工程と、この絶縁膜をエッ
チバックし前記フォトレジスト膜を露出させる工程と、
露出した前記フォトレジスト膜を除去したのち複数の前
記上部電極を接続する電極間配線を形成する工程とを備
えたものである。
【０００７】
【作用】本発明においては、電極の加工に用いたフォト
レジスト膜を剥離せずに全面に塗布法で絶縁膜を形成
し、そして、エッチバック工程によりこの絶縁膜を上部
電極上までエッチングした後、フォトレジスト膜を剥離
することにより、このフォトレジスト膜の剥離部分がコ
ンタクト孔となる。
レジスト膜を剥離せずに全面に塗布法で絶縁膜を形成
し、そして、エッチバック工程によりこの絶縁膜を上部
電極上までエッチングした後、フォトレジスト膜を剥離
することにより、このフォトレジスト膜の剥離部分がコ
ンタクト孔となる。
【０００８】
【実施例】次に本発明について図面を用いて説明する。
図１（ａ）〜（ｄ）は、本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
図１（ａ）〜（ｄ）は、本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
【０００９】まず図１（ａ）に示すように、シリコン基
板１を熱酸化して厚さ約５００ｎｍのＳｉＯ2 膜２を形
成したのちリアクティブイオンエッチング（ＲＩＥ）法
により、所望の位置にコンタクト孔を形成する。次でＣ
ＶＤ法により全面にポリシリコン膜３を成膜してコンタ
クト孔を埋め込み、リンを拡散したのちエッチバックに
よりコンタクト孔以外のポリシリコン膜を除去する。次
にスパッタ法により下部電極形成用のＰｔ（膜厚５０ｎ
ｍ）／Ｔａ（膜厚５０ｎｍ）膜と、誘電体膜としてのＳ
ｒＴｉＯ3 膜（膜厚１００ｎｍ）と上部電極形成用のＴ
ｉＮ（膜厚５０ｎｍ）膜を堆積する。次で目合わせ露光
により、フォトレジスト膜７のマスクを形成し、電子サ
イクロトロン共鳴を用いるドライエッチング法にてＴｉ
Ｎ膜と、ＳｒＴｉＯ3 膜とＰｔ／Ｔａ膜を連続して加工
しキャパシタの下部電極４，誘電体膜５及び上部電極６
を形成する。
板１を熱酸化して厚さ約５００ｎｍのＳｉＯ2 膜２を形
成したのちリアクティブイオンエッチング（ＲＩＥ）法
により、所望の位置にコンタクト孔を形成する。次でＣ
ＶＤ法により全面にポリシリコン膜３を成膜してコンタ
クト孔を埋め込み、リンを拡散したのちエッチバックに
よりコンタクト孔以外のポリシリコン膜を除去する。次
にスパッタ法により下部電極形成用のＰｔ（膜厚５０ｎ
ｍ）／Ｔａ（膜厚５０ｎｍ）膜と、誘電体膜としてのＳ
ｒＴｉＯ3 膜（膜厚１００ｎｍ）と上部電極形成用のＴ
ｉＮ（膜厚５０ｎｍ）膜を堆積する。次で目合わせ露光
により、フォトレジスト膜７のマスクを形成し、電子サ
イクロトロン共鳴を用いるドライエッチング法にてＴｉ
Ｎ膜と、ＳｒＴｉＯ3 膜とＰｔ／Ｔａ膜を連続して加工
しキャパシタの下部電極４，誘電体膜５及び上部電極６
を形成する。
【００１０】次に図１（ｂ）に示すように、フォトレジ
スト膜７を残したまま全面にスピン・オン・グラス（Ｓ
ＯＧ）膜８を塗布法により形成する。この時、ＳＯＧ膜
８の膜厚は、フォトレジスト膜７が完全に被われるよう
に塗布し、その後に、ベークを行なう。
スト膜７を残したまま全面にスピン・オン・グラス（Ｓ
ＯＧ）膜８を塗布法により形成する。この時、ＳＯＧ膜
８の膜厚は、フォトレジスト膜７が完全に被われるよう
に塗布し、その後に、ベークを行なう。
【００１１】次に図１（ｃ）に示すように、フォトレジ
スト膜７が露呈するまでＲＩＥ法により全面エッチバッ
クを行なう。エッチバックを行なう量は、ＳＯＧ膜８の
表面が上部電極６より上になるように膜厚を調節する。
スト膜７が露呈するまでＲＩＥ法により全面エッチバッ
クを行なう。エッチバックを行なう量は、ＳＯＧ膜８の
表面が上部電極６より上になるように膜厚を調節する。
【００１２】次に図１（ｄ）に示すように、ＳＯＧ膜８
のエッチバックにより露出したフォトレジスト膜７を剥
離するとその部分にコンタクト孔が形成される。次でス
パッタ法にてＡｌ膜を５００ｎｍの厚さに堆積し、パタ
ーニングして電極間配線９を形成する。
のエッチバックにより露出したフォトレジスト膜７を剥
離するとその部分にコンタクト孔が形成される。次でス
パッタ法にてＡｌ膜を５００ｎｍの厚さに堆積し、パタ
ーニングして電極間配線９を形成する。
【００１３】このように本実施例によれば、上部電極６
の加工に用いたフォトレジスト膜７を電極間配線用のコ
ンタクト孔の形成に用いるため、従来のようにコンタク
ト孔形成の為の露光を必要としない。従って露光時の目
合わせズレによる歩留り低下は発生しない。
の加工に用いたフォトレジスト膜７を電極間配線用のコ
ンタクト孔の形成に用いるため、従来のようにコンタク
ト孔形成の為の露光を必要としない。従って露光時の目
合わせズレによる歩留り低下は発生しない。
【００１４】
【発明の効果】以上、説明したように本発明によれば、
電極の加工に用いたフォトレジスト膜で自己整合的にコ
ンタクト孔を形成するため、所望の大きさに加工された
複数の薄膜キャパシタ上にコンタクト孔形成のための目
合わせ露光を行う必要がなくなる。このため半導体集積
回路の製造プロセスの簡略化が可能になるばかりでな
く、製造プロセスの歩留まりを向上させることができる
とともに、デバイス特性の信頼性の向上に大きく寄与で
きる効果を有する。
電極の加工に用いたフォトレジスト膜で自己整合的にコ
ンタクト孔を形成するため、所望の大きさに加工された
複数の薄膜キャパシタ上にコンタクト孔形成のための目
合わせ露光を行う必要がなくなる。このため半導体集積
回路の製造プロセスの簡略化が可能になるばかりでな
く、製造プロセスの歩留まりを向上させることができる
とともに、デバイス特性の信頼性の向上に大きく寄与で
きる効果を有する。
【図１】本発明の一実施例を説明するための工程順に示
した半導体チップの断面図。
した半導体チップの断面図。
【図２】従来例を説明するための半導体チップの断面
図。
図。
１ シリコン基板 ２ ＳｉＯ2 膜 ３ ポリシリコン膜 ４ 下部電極 ５ 誘電体膜 ６ 上部電極 ７ フォトレジスト膜 ８ ＳＯＧ膜 ９，９Ａ 電極間配線 １０ 層間絶縁膜
Claims (1)
- 【請求項１】 半導体基板上に層間絶縁膜を形成したの
ちコンタクト孔を形成する工程と、このコンタクト孔内
にリンを導入したポリシリコン膜を埋め込んだ後、全面
に第１の金属膜と誘電体膜と第２の金属膜とを順次形成
する工程と、フォトレジスト膜をマスクとし前記第２の
金属膜と誘電体膜と第１の金属膜をドライエッチング法
にてパターニングし誘電体膜の上下に上部電極と下部電
極とを有する複数のキャパシタを形成したのち全面に塗
布法により絶縁膜を形成する工程と、この絶縁膜をエッ
チバックし前記フォトレジスト膜を露出させる工程と、
露出した前記フォトレジスト膜を除去したのち複数の前
記上部電極を接続する電極間配線を形成する工程とを備
えたことを特徴とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5129870A JP2531089B2 (ja) | 1993-06-01 | 1993-06-01 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5129870A JP2531089B2 (ja) | 1993-06-01 | 1993-06-01 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06342774A true JPH06342774A (ja) | 1994-12-13 |
| JP2531089B2 JP2531089B2 (ja) | 1996-09-04 |
Family
ID=15020340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5129870A Expired - Fee Related JP2531089B2 (ja) | 1993-06-01 | 1993-06-01 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2531089B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020011122A (ko) * | 2000-07-31 | 2002-02-07 | 가네꼬 히사시 | 반도체 장치 및 그 제조 방법 |
| JP2005175491A (ja) * | 2003-12-10 | 2005-06-30 | Samsung Electronics Co Ltd | 金属−絶縁体−金属キャパシタを含む半導体素子及びその製造方法 |
-
1993
- 1993-06-01 JP JP5129870A patent/JP2531089B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020011122A (ko) * | 2000-07-31 | 2002-02-07 | 가네꼬 히사시 | 반도체 장치 및 그 제조 방법 |
| JP2005175491A (ja) * | 2003-12-10 | 2005-06-30 | Samsung Electronics Co Ltd | 金属−絶縁体−金属キャパシタを含む半導体素子及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2531089B2 (ja) | 1996-09-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960423 |
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