JP5372726B2 - 回路基板及びその製造方法 - Google Patents

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Description

本発明は、回路基板及びその製造方法に関し、より詳細には、一体的に形成されたパッド及び導電性ブロックを有する回路基板及びその製造方法に関する。
現在の半導体パッケージ技術では、回路基板は最も頻繁に使用されるパッケージ部品の１つである。回路基板は、交互に積層される複数のパターン形成された導電層及び複数の誘電体層により主に構成される。２つの回路層は、導電性ビアによって互いに電気的に接続される。回路基板の回路密度が増加するに従い、限られたスペースに回路を効率的に配置することが重要な課題となる。
本発明は、回路基板の製造方法に関する。この製造方法では、まず、基層、パターン形成された導電層及び誘電体層を用意する。パターン形成された導電層は内側パッドを有し、基層上に配置される。誘電体層は、基層上に配置され、パターン形成された導電層及び基層を覆う。次に、誘電体層上に、パターン形成された金属マスクを形成する。パターン形成されたマスクは、誘電体層の一部を露出させる第１の開口部を有する。第１の開口部により露出された誘電体層の一部を除去し、誘電体開口部を形成する。誘電体開口部は、その内径が第１の開口部の内径と等しく、内側パッドの上面のみ、又は内側パッドの上面及び側面並びに基層の一部を露出させる。パターン形成された金属マスク上に、第１のパターン形成されたマスクを形成する。第１のパターン形成されたマスクは、内側パッドを露出させる第２の開口部を有する。内側パッドを覆う導電性構造体を形成する。導電性構造体は、導電性ブロック、外側パッド、及び第１の金属層を有する。導電性ブロックは誘電体開口部を塞ぎ、外側パッドは第１の開口部を塞ぎ導電性ブロックと一体的に形成され、第１の金属層は第２の開口部を塞ぐ。第１のパターン形成されたマスク、第１の金属層、及びパターン形成されたマスクを除去する。すると、外側パッドが誘電体層の表面から突出した状態になる。
また、本発明は、基層、パターン形成された導電層、誘電体層、外側パッド、及び導電性ブロックを含む回路基板に関する。パターン形成された導電層は内側パッドを有し、基層上に配置される。誘電体層は基層上に配置され、パターン形成された導電層を覆う。外側パッドは、誘電体層上に配置される。導電性ブロックは誘電体層を貫通し、外側パッドと内側パッドとの間を電気的に接続する。外側パッド及び導電性ブロックは、一体的に形成されている。
以下、本発明の詳細並びにその他の特徴及び利点について、添付した図面を参照しながら説明する。
本発明の一実施形態による回路基板製造方法を説明するための断面フロー図である。 本発明の一実施形態による回路基板製造方法を説明するための断面フロー図である。 本発明の一実施形態による回路基板製造方法を説明するための断面フロー図である。 本発明の一実施形態による回路基板製造方法を説明するための断面フロー図である。 本発明の一実施形態による回路基板製造方法を説明するための断面フロー図である。 本発明の一実施形態による回路基板製造方法を説明するための断面フロー図である。 本発明の一実施形態による回路基板製造方法を説明するための断面フロー図である。 本発明の一実施形態による回路基板製造方法を説明するための断面フロー図である。 本発明の一実施形態による回路基板製造方法を説明するための断面フロー図である。 本発明の一実施形態による回路基板製造方法を説明するための断面フロー図である。 本発明の一実施形態による回路基板製造方法を説明するための断面フロー図である。 本発明の一実施形態による回路基板製造方法を説明するための断面フロー図である。 本発明の一実施形態による回路基板製造方法を説明するための断面フロー図である。 本発明の一実施形態による回路基板製造方法を説明するための断面フロー図である。 図１Ａに示した内側パッド及び導電性ブロックの３次元図である。 本発明の他の実施形態による回路基板製造方法を説明するための断面フロー図である。 本発明の他の実施形態による回路基板製造方法を説明するための断面フロー図である。 本発明の他の実施形態による回路基板製造方法を説明するための断面フロー図である。 本発明の他の実施形態による回路基板製造方法を説明するための断面フロー図である。 図２Ｃに示した内側パッド及び導電性ブロックの３次元図である。 本発明の別の実施形態による回路基板製造方法を説明するための断面フロー図である。 本発明の別の実施形態による回路基板製造方法を説明するための断面フロー図である。 本発明の別の実施形態による回路基板製造方法を説明するための断面フロー図である。 本発明の一実施形態による回路基板の断面図である。 本発明のさらなる別の実施形態による回路基板製造方法を説明するための断面フロー図である。 本発明のさらなる別の実施形態による回路基板製造方法を説明するための断面フロー図である。 本発明のさらなる別の実施形態による回路基板製造方法を説明するための断面フロー図である。 本発明のさらなる別の実施形態による回路基板製造方法を説明するための断面フロー図である。 本発明のさらなる別の実施形態による回路基板製造方法を説明するための断面フロー図である。
図１Ａないし図１Ｎは、本発明の一実施形態による回路基板製造方法の各工程を示す断面フロー図である。まず初めに、図１Ａを参照して、基層１１０、パターン形成された導電層１２０及び誘電体層１３０が用意される。基層１１０は、チップの回路層の１つ、チップキャリアの回路層の１つ、または印刷回路基板の回路層の１つであり得る。さらに、別の回路層となり得る１つ以上の層が、基層下に配置され得る。前記回路層及び基層は、ブラグによって互いに電気的に接続され得、さらには、部品とも互いに電気的に接続され得る。前記部品は、能動部品または非能動部品であり得る。パターン形成された導電層１２０は内側パッド１２２を有し、基層１１０上に配置される。図１Ｏに示すように、内側パッド１２２は、内側導電線１２４から延在する端末構造体であり、内側導電線１２４に接続されている。内側パッド１２２の外径Ｄ３は、内側導電線１２４の線幅Ｌ１よりも大きい。さらに、図１Ａの断面図に示すように、パターン形成された導電層１２０の一部は内側導電線１２４として使用され、例えば信号線、接地線、電力線などとして使用される。誘電体層１３０は、基層１１０上に配置され、パターン形成された導電層１２０を覆う。別の実施形態では、誘電体層１３０を、はんだマスク材料層に代替することもできる（図示せず）。
次に、図１Ｂ及び図１Ｃを参照して、電気めっきのためのシード層５０が誘電体層１３０上に形成され、シード層５０上に金属層１５０が電気めっきにより形成される。金属層１５０は、例えば、Ｎｉ、Ｓｎ、Ｓｎ／Ｐｂ、Ｍｇ、Ｚｎ、Ｃｏ、Ｆｅ、Ｔｉ、Ｗ、またはその他の非シード層金属で作成される。この実施形態では、金属層１５０は、マスク層またはバリア層である。図１Ｄを参照して、パターン形成されたマスク１６０が金属層１５０上に形成される。パターン形成されたマスク１６０は、金属層１５０の一部を露出させる開口部１６２を有する。パターン形成されたマスク１６０及び金属層１５０は互いに異なる材料から作成され、パターン形成されたマスク１６０は、エッチングマスクとして使用される。さらに、開口部１６２及び内側パッド１２２は、内側パッド１２２が開口部１６２の下方に位置するという、つまり互いに上下方向に位置するという相対的な位置関係を有する。例えば、開口部１６２を下側に向かってさらに貫通させると、内側パッド１２２上に至る。図１Ｅを参照して、開口部１６２によって露出された金属層１５０の一部と、シード層５０の一部とをエッチングして、パターン形成された金属マスク１７０を形成する。パターン形成された金属マスク１７０は、誘電体層１３０の一部を露出させる開口部１７２を有する。本発明のこの実施形態では、プラグ（本発明では導電性ブロック）及び外側プラグは同一ステップにおいて一体的に形成され、外側プラグがパターン形成された金属マスク１７０を貫通していることに留意すべきである。
図１Ｆを参照して、パターン形成されたマスク１６０（図１Ｅ）が除去される。開口部１７２により露出された誘電体層１３０の一部がレーザ処理によって除去され、誘電体開口部１３２が形成される。パターン形成されたマスク１６０の開口部１６２（図１Ｅ）、パターン形成された金属マスク１７０の開口部１７２、及びその下方に配置された内側パッド１２２は互いに上下方向に位置するという相対的な位置関係を有するので、開口部１６２及び開口部１７２と連通する誘電体開口部１３２は、内側パッド１２２を露出させる。さらに、誘電体層１３０は、レーザーエッチング以外にも、選択性イオンエッチングまたは選択性プラズマエッチングにより除去することもできる。図１Ｇ及び図１Ｈを参照して、電気めっきのための別のシード層６０が誘電体開口部１３２の内壁に形成され、パターン形成された別のマスク１８０がパターン形成された金属マスク１７０の上に形成される。パターン形成された別のマスク１８０及びパターン形成された金属マスク１７０は、互いに異なる材料から作成される。パターン形成された別のマスク１８０は、パターン形成された金属マスク１７０の一部と内側パッド１２２の一部とを露出させる開口部１８２を有し、図１Ｈの断面図に示すように、階段状の輪郭を形成する。
図１Ｉを参照して、内側パッド１２２を覆う導電性構造体１４０が電気めっきにより形成される。導電性構造体１４０は、導電性ブロック１４２、外側パッド１４４及び金属層１４６を有する。導電性構造体１４０は、例えば、銅から作成される。導電性ブロック１４２は誘電体開口部１３２を塞ぎ、外側パッド１４４はパターン形成された金属マスク１７０の開口部１７２を塞ぎ、金属層はパターン形成された別のマスク１８０の開口部１８２を塞ぐ。その結果、導電性構造体１４０及び内側パッド１２２は、図１Ｉに示すように、「Ｉ」字状の断面輪郭を形成する。図１Ｊないし図１Ｌを参照して、パターン形成された別のマスク１８０、金属層１４６、パターン形成された金属マスク１７０及びシード層５０が、その順番に除去される。金属層１４６は、例えば、ブラッシング、研磨またはＣＭＰ（化学機械研磨）により除去される。その結果、導電性構造体１４０は、導電性ブロック１４２と外側パッド１４４だけが残る。他の実施形態では、必要に応じて、外側パッド１４４を、ブラッシング、研磨またはＣＭＰ（化学機械研磨）によってさらに除去することもできる（図示せず）。図１Ｌの断面図に示すように、内側パッド１２２、導電性ブロック１４２及び外側パッド１４４は、「逆Ｔ」字状の断面輪郭を形成する。特に、図１Ｊないし図１Ｌを参照して、導電性構造体１４０とパターン形成された金属マスク１７０は互いに異なる材料から作成されているので、導電性構造体１４０の金属層１４６を除去する際には、パターン形成された金属マスク１７０は除去されず、エッチングマスクまたはバリア層として使用される。ある実施形態では、金属不動態化層１９０を外側パッド１４４上にさらに形成して、回路基板１００の製造を完了する（図１Ｍ参照）。金属不動態化層１９０には、Ｎｉ／Ａｕ、Ｎｉ／Ｐｄ／Ａｕ、Ｎｉ／Ｓｎ、Ｐｄ、Ａｕ、Ｓｎ、Ａｇ、Ｓｎ／Ａｇ、Ｓｎ／ＡＧ／Ａｕ、またはそれらの合金、あるいは有機不動態化層が含まれる。
図１Ｍを参照して、本発明の回路基板製造方法により製造された回路基板１００は、基層１１０、パターン形成された導電層１２０、誘電体層１３０、外側パッド１４４及び導電性ブロック１４２を含む。この実施形態では、外側パッド１４４を覆う金属不動態化層１９０がさらに含まれる。パターン形成された導電層１２０は内側パッド１２２を有し、基層１１０上に配置される。ある実施形態では、パターン形成された導電層１２０の一部は内側導電線１２４として使用され、例えば、信号線、接地線、電力線などとして使用される。誘電体層１３０は、基層１１０上に配置され、パターン形成された導電層１２０を覆う。外側パッド１４４は、誘電体層１３０上に配置される。導電性ブロック１４２は誘電体層１３０を貫通し、外側パッド１４４と内側パッド１２２との間を電気的に接続する。外側パッド１４４及び導電性ブロック１４２は、一体的に形成される。さらに、外側パッド１４４の外径Ｄ１は、導電性ブロック１４２の外径Ｄ２と実質的に等しい。
より詳細には、図１Ｈ及び図１Ｉを参照して、本発明の回路基板製造方法では、パターン形成された金属マスク１７０が形成されるので、１回の同一の電気めっきステップで、外側パッド１４４及び導電性ブロック１４２を連続的に形成し、かつ図１Ｍに示すように一体的に形成することができる。さらに、外側パッド１４４の外径Ｄ１と導電性ブロック１４２の外径Ｄ２とは実質的に同一であるので、誘電体層１３０の表面において、回路配置のための十分なスペースが利用可能である。従来は、外側パッド１４４及び導電性ブロック１４２は互いに異なるステップで作成していたので、外側パッド１４４と導電性ブロック１４２との間の位置ずれが生じやすかった。しかし、本発明では、外側パッド１４４及び導電性ブロック１４２を同時に作成するので、外側パッド１４４と導電性ブロック１４２との間の位置ずれを防止することができる。また、本発明では、外側パッド１４４と導電性ブロック１４２とを同時に作成することによって製造工程を減らすことができるので、従来よりも製造コストを低くすることができる。
別の実施形態では、図１Ｌに示す構造体を作成したあとに、必要に応じて、外側パッド１４４に対して、ブラッシング、研磨またはＣＭＰ（化学機械研磨）を施し、その後、サンドブラスト表面処理をさらに施すことができる。サンドブラスト粒子には、例えば、Ａｌ２Ｏ３粒子が含まれる。別の実施形態では、軽石処理が施される。誘電体層１３０をはんだマスク材料層に代替し、外側パッド１４４が銅から作成される場合、はんだマスク材料の研磨率は、銅の研磨率よりも大きくする。その結果、図１Ｎに示すように、半円形の表面（２つの凹面と１つの凸面）が形成される。これらの半円形の表面は、別の要素（すなわちチップまたは別の回路基板）とのその後の結合を容易にする。この実施形態では、表面処理後に、金属不動態化層１９０を外側パッド１４４上に形成して、回路基板１００´の製造を完了する。
図１Ｆを参照して、この実施形態では、内側パッド１２２の外径Ｄ３は、誘電体開口部１３２の内径Ｄ４よりも大きい。しかし、本発明はこれに限定されるものではなく、図２Ａないし図２Ｄに別の例がさらに示されている。
図２Ａないし図２Ｄは、本発明の他の実施形態による回路基板製造方法の各工程を示す断面フロー図である。図２Ａを参照して、パターン形成された導電層２２０の内側パッド２２２の外径Ｄ５は、図１Ａに示した内側パッド１２２の外径Ｄ３よりも小さい。つまり、図３に示すように、内側パッド２２２は、内側導電線２２４から延在する端末構造体であり、内側導電線２２４に接続されている。また、内側パッド２２２の外径Ｄ５は、内側導電線２２４導線幅Ｌ２と実質的に等しい。内側パッド２２２はより小さい外径を有するため、互いに隣接する２つの内側パッド２２２間の間隔幅（ピッチ）、内側パッドとそれに隣接する内側導電線との間の間隔幅、または、互いに隣接する２つの内側導電線間の間隔幅を減少させることができることに留意すべきである。さらに、図１Ｏに示したような大型サイズの内側パッド（外径Ｄ３）を採用しないため、互いに隣接する２つの内側パッド間の間隔幅、互いに隣接する２つの内側導電線間の間隔幅、または、内側パッドとそれに隣接する内側導電線との間の間隔幅を決定するときは、内側導電線の線幅のみを考慮すれば足りる。したがって、回路基板の集積化を向上させることができる。その後、図１Ｂないし図１Ｆに示した工程と同様の製造工程を経ることにより、図２Ｂに示す構造体が得られる。ここで、内側パッド２２２の外径Ｄ５は、誘電体層２３０の誘電体開口部２３２の内径Ｄ３よりも小さい。図１Ｂないし図１Ｆに示した工程を同様の製造工程を経ることにより作成された金属層１５０（図１Ｄ参照）は、この発実施形態でも、マスク層またはバリア層としても使用される。次に、図１Ｇないし図１Ｍに示した工程と同様の製造工程を経ることより作成された図２Ｂに示す構造体から、図２Ｃに示す回路基板２００を作成する。ここで、内側パッド２２２、導電性ブロック２４２及び外側パッド２４４は、図２Ｃの断面図に示すように、「長方形」の断面輪郭を形成する。特に、図２Ｂに示した構造体から図２Ｃに示す回路基板２００を作成する工程では、導電性構造体（この実施形態では図示しないが、図１Ｊに示した導電性構造体１４０と同様である）及びパターン形成された金属マスク２７０が互いに異なる材料から作成されているため、前記導電性構造体の金属層を除去する際には、パターン形成された金属マスク２７０は除去されず、エッチングマスクまたはバリア層として使用される。
図２Ｃを参照して、回路基板２００は、基層２１０、パターン形成された導電層２２０、誘電体層２３０、外側パッド２４４及び導電性ブロック２４２を含む。この実施形態では、外側パッド２４４を覆う金属不動態化層２９０がさらに含まれる。パターン形成された導電層２２０は内側パッド２２２を有し、基層２１０上に配置される。ある実施形態では、パターン形成された導電層２２０の一部は内側導電線２２４として使用され、例えば、信号線、接地線、電力線などとして使用される。誘電体層２３０は、基層２１０上に配置され、パターン形成された導電層２２０を覆う。外側パッド２４４は、誘電体層２３０上に配置される。導電性ブロック２４２は、誘電体層２３０を貫通し、外側パッド２４４と内側パッド２２２との間を電気的に接続する。この製造方法では、パターン形成された金属マスク２７０が形成されるので（図２Ｂ参照）、同一の電気めっきステップで、導電性ブロック２４２及び外側パッド２４４を一体的に形成することができる。その結果、外側パッド１４４及び導電性ブロック１４２を互いに異なるステップで作成した場合に、両者間の位置ずれが生じやすいという問題を解決することができる。しかし、必要に応じて、金属不動態化層２９０を形成する前に、外側パッド２４４に対して、ブラッシング、研磨またはＣＭＰ（化学機械研磨）を施すことができる。
図１Ｍに示した内側パッド１２２は導電性ブロック１４２によって部分的にしか覆われていないが、この実施形態では、内側パッド２２２は導電性ブロック２４２よりも体積が小さいので、内側パッド２２２は導電性ブロック２４２によって完全に被包されることに留意するべきである（図２Ｃ参照）。図３は、図２Ｃに示した内側パッド及び導電性ブロックの３次元図である。図３を参照して、より詳細には、パターン形成された導電層２２０（図２Ｃ参照）は内側導電線２２４を有し、内側導電線２２４の端部は、導電性ブロック２４２によって被包される内側パッド２２２を構成する。より詳細には、この実施形態では、パターン形成された導電層２２０の内側パッド２２２は、より小さい外径を有する。したがって、互いに隣接する２つの内側パッド２２２間の間隔幅（ピッチ）、または、内側パッド２２２とそれに隣接する内側導電線２２４との間の間隔幅を減少させることができ、それにより、レイアウトの集積化を向上させることができる。
別の実施形態では、図１Ｇないし図１Ｌに示した製造工程及び図１Ｎに示したサンドブラスト（またはセラミックブラスト）処理によって、図２Ｂに示す構造体から図２Ｄに示す回路基板２００´が作成される。
図１Ｍに示した外側パッド１４４の外径Ｄ１は、導電性ブロック１４２の外径Ｄ２と実質的に等しい。しかし、本発明はこれに限定されるものではない。図１Ｆ、図４Ａないし図４Ｃに、さらなる別の例を示す。
図４Ａないし図４Ｃは、本発明の別の実施形態による回路基板製造方法の各工程を示す断面フロー図である。図１Ａないし図１Ｆに示した製造工程を行って図１Ｆに示す構造体を得た後に、パターン形成された金属マスク１７０を選択的にエッチングして開口部１７２を広げて、図４Ａに示す開口部３７２を形成する。パターン形成された金属マスク３７０の開口部３７２は、誘電体開口部３３２と、誘電体開口部３３２を取り囲む誘電体層３３０の一部とを露出させる。この実施形態では、図１Ｂないし図１Ｆに示した製造工程に示した金属層１５０は、マスク層またはバリア層として使用される。図４Ｂを参照して、図１Ｇに示したのと同様の工程を用いて、誘電体開口部３３２の内壁に、電気めっきのためのシード層３６０が形成され、パターン形成された金属マスク３７０上にパターン形成された別のマスク３８０が形成される。パターン形成されたマスク３８０は、パターン形成された金属マスク３７０の一部と、内側パッド３２２の一部とを露出させるための開口部３８２を有し、図４Ｂに示すように階段状の断面輪郭が形成される。次に、パターン形成された金属マスク３７０を除去した後、図１Ｉないし図１Ｍに示した工程と同様の製造工程によって、図４Ｂに示す構造体から図４Ｃに示す回路基板３００を作成する。ここで、内側パッド３２２、導電性ブロック３４２及び外側パッド３４４は、図４Ｃの断面図に示すように、「長方形」の断面輪郭を形成する。特に、図４Ｂに示す構造体から図４Ｃに示す回路基板３００を作成する工程では、導電性構造体（この実施形態では図示しないが、図１Ｊに示した導電性構造体１４０と同様である）及びパターン形成された金属マスク３７０が互いに異なる材料から作成されているため、前記導電性構造体の金属層を除去する際には、パターン形成された金属マスク３７０は除去されず、エッチングマスクまたはバリア層として使用される。
図４Ｃを参照して、回路基板３００は、基層３１０、パターン形成された導電層３２０、誘電体層３３０、外側パッド３４４及び導電性ブロック３４２を含む。この実施形態では、外側パッド３４４を覆う金属不動態化層３９０がさらに含まれる。パターン形成された導電層３２０は内側パッド３２２を有し、基層３１０の上に配置される。ある実施形態では、パターン形成された導電層３２０の一部は内側導電線３２４として使用され、例えば、信号線、接地線、電力線などとして使用される。誘電体層３３０は、基層３１０上に配置され、パターン形成された導電層３２０を覆う。外側パッド３４４は、誘電体層３３０の上に配置される。導電性ブロック３４２は誘電体層３３０を貫通し、外側パッド３４４と内側パッド３２２との間を電気的に接続する。特に、この製造方法では、パターン形成された金属マスク３７０が形成されるので（図４Ｂ参照）、同一の電気めっきステップで、導電性ブロック３４２及び外側パッド３４４を一体的に形成することができる。その結果、外側パッド３４４及び導電性ブロック３４２を互いに異なるステップで作成した場合に、両者間の位置ずれが生じやすいという問題を解決することができる。内側パッド１４４の外径Ｄ１が導電性ブロック１４２の外径Ｄ２と実質的に等しい図１Ｍに示した内側パッド１４４とは対照的に、この実施形態では、外側パッド３４４の外径Ｄ７は導電性ブロック３４２の外径Ｄ８よりも大きい。
図５は、本発明の一実施形態による回路基板を示す断面図である。内側パッド３２２の外径Ｄ９が誘電体層３３０の誘電体開口部３３２の内径Ｄ１０よりも大きい図４Ｃとは対照的に、図５に示す回路基板では、内側パッド４２２の外径Ｄ１１は誘電体層４３０の誘電体開口部４３２の内径Ｄ１２よりも小さい。内側パッド４２２、導電性ブロック４４２及び外側パッド４４４は、「Ｔ」字状の断面輪郭を形成する。さらに、図３に示した構造体と同様に、図５の内側パッド４２２は、パターン形成された導電層４２０の内側導電線の端部により構成される。特に、この実施形態では、パターン形成された導電層４２０の内側パッド４２２は、より小さい外径（内側導光線の線幅と実質的に等しい外径）を有する。そのため、互いに隣接する２つの内側パッド４２２間の間隔幅、または、内側パッド４２２とそれに隣接する内側導光線４２４との間の間隔幅を減少させることができ、それにより、レイアウトの集積化を向上させることができる。
別の実施形態では、本発明の回路基板は、以下の工程により作成することもできる。図６Ａないし図６Ｅは、本発明のさらなる別の実施形態による回路基板製造方法の各工程を示す断面フロー図である。図６Ａを参照して、基層６１０を用意する。ここで、基層６１０は、例えば、チップの回路層の１つ、チップキャリアの回路層の１つ、または印刷回路基板の回路層の１つであり得る。その後、基層６１０上に導電層６００を形成し、導電層６００上に、複数の開口部６０４を有するパターン形成されたマスク６０２を形成する。次に、開口部６０４により露出された導電層６００上に、電気めっきのためのシード層６０６を形成する。その後、図６Ｂを参照して、シード層６０６の一部を覆うように、別のパターン形成されたマスク６０８を形成し、パターン形成されたマスク６０２により露出されたシード層６０６上に金属層６２０を電気めっきによって形成する。図６Ｃを参照して、パターン形成されたマスク６０２及びパターン形成された別のマスク６０８を除去して、金属層６２０及びシード層６０６を露出させる。さらに、金属層６２０及びシード層６０５は、パターン形成された導電層６３０を形成すべく導電層６００をエッチングする際に、マスクとして用いられる。工程を簡略化するために、シード層６０６の材料は、金属層６２０と同一の材料を用いることができる。その結果、パッド６０１ａ及び複数の導電線６０１ｂが形成される。その後、誘電体層６１２がさらに形成され、図６Ｄに示す構造体が得られる。図６Ｅを参照して、金属層６２０が露出するように、誘電体層６１２の一部が、例えば、ブラッシング、研磨、ＣＭＰ（化学機械研磨）、イオンエッチング、プラズマエッチングにより除去される。パッド６０１ａを露出させるために金属層６２０はその後除去され、それにより開口部６１４が形成される。この実施形態では、エッチングされた開口部６１４とその下方に位置するパッド６０１ａとの間の位置ずれを防止するために、開口部６１４は、金属層６２０を直接的に除去することにより形成される。
要約すれば、本発明の外側パッド及び導電性ブロックは、同一の電気めっきステップで、一体型の導電性構造体として同時に形成される。外側パッド及び導電性ブロックを一体型の導電性構造体として形成することにより外側パッドと導電性ブロックとの間の位置ずれが生じるのを防ぐことができる。さらに、外側パッドの外径と導電性ブロックの外径とが互いに等しくなるように設計することにより、誘電体層上において、回路配置のための十分なスペースが利用可能となる。また、内側パッドをパターン形成された導電層の内側導光線の端部によって構成することにより、内側パッドの外径を導電性ブロックの外径よりも小さくすることができる。このことにより、互いに接する２つの内側パッド間の間隔幅、または、内側パッドとそれに隣接する内側導光線との間の間隔幅を減少させることができる。その結果、レイアウトの集積化を向上させることができる。
さらに、本発明では、外側パッドと別の装置との間のその後の結合を向上させるために、外側パッドの形成後、外側パッドに対してサンドブラスト表面処理がさらに施される。
以上、本発明の好適な実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、特許請求の範囲で規定された本発明の精神と範囲から逸脱しない範囲内で様々な変更及び修正が可能であることは当業者には明らかである。従って、本発明の範囲は、特許請求の範囲及びその均等範囲によってのみ規定されるものである。

Claims (9)

  1. 回路基板の製造方法であって、
    基層、内側パッドを有し前記基層上に配置されるパターン形成された導電層、並びに前記基層上に配置され前記パターン形成された導電層及び前記基層を覆う誘電体層を用意するステップと、
    前記誘電体層上に、前記誘電体層の一部を露出させる第１の開口部を有するパターン形成された金属マスクを形成するステップと、
    前記第１の開口部により露出された前記誘電体層の一部を除去し、前記内側パッドの上面のみ、又は前記内側パッドの上面及び側面並びに前記基層の一部を露出させる誘電体開口部を該誘電体開口の内径が前記第１の開口部の内径と等しくなるように形成するステップと、
    前記パターン形成された金属マスク上に、前記内側パッドを露出させる第２の開口部を有する第１のパターン形成されたマスクを形成するステップと、
    前記誘電体開口部を塞ぐ導電性ブロック、前記第１の開口部を塞ぎ前記導電性ブロックと一体的に形成される外側パッド、及び前記第２の開口部を塞ぐ第１の金属層を有し、前記内側パッドを覆う導電構造体を形成するステップと、
    前記導電構造体の前記外側パッドが前記誘電体層の表面から突出するように、前記第１のパターン形成されたマスク、前記第１の金属層、及び前記パターン形成された金属マスクを除去するステップとを含む方法。
  2. 請求項１に記載の回路基板の製造方法であって、
    前記パターン形成された金属マスクを形成するステップが、
    前記誘電体層上に、電気めっきのためのシード層を形成するステップと、
    前記シード層上に、第２の金属層を電気めっきにより形成するステップと、
    前記第２の金属層上に、前記第２の金属層の一部を露出させる第３の開口部を有する第２のパターン形成されたマスクを形成するステップと、
    前記第３の開口部により露出された前記第２の金属層の一部、及び前記シード層の一部をエッチングし、前記パターン形成された金属マスクを形成するステップと、
    前記第２のパターン形成されたマスクを除去するステップとを含むことを特徴とする方法。
  3. 請求項１に記載の回路基板の製造方法であって、
    前記第１の開口部により露出された前記誘電体層の一部を除去するステップが、
    レーザ処理、選択性イオンエッチング、または選択性プラズマエッチングを含むことを特徴とする方法。
  4. 請求項１に記載の回路基板の製造方法であって、
    前記導電性構造体を形成するステップが、
    前記誘電体開口部の内壁上に、電気めっきのためのシード層を形成するステップと、
    前記内側パッドを覆う前記導電体構造体を電気めっきにより形成するステップとを含むことを特徴とする方法。
  5. 請求項１に記載の回路基板の製造方法であって、
    前記第１の金属層を除去するステップが、
    ブラッシング処理、研磨処理または化学機械研磨処理を含むことを特徴とする方法。
  6. 請求項１に記載の回路基板の製造方法であって、
    前記内側パッドの外径を前記誘電体開口部の内径よりも大きくしたことを特徴とする方法。
  7. 請求項１に記載の回路基板の製造方法であって、
    前記内側パッドの外径を前記誘電体開口部の内径よりも小さくしたことを特徴とする方法。
  8. 請求項１に記載の回路基板の製造方法であって、
    前記第１のパターン形成されたマスクの形成前に、前記パターン形成された金属マスクをエッチングし、前記パターン形成された金属マスクの前記第１の開口部が前記誘電体開口部及び前記誘電体開口部を取り囲む前記誘電体層の一部を露出させるようにしたことを含むことを特徴とする方法。
  9. 請求項１に記載の回路基板の製造方法であって、
    前記パターン形成された金属マスクの除去後に、前記外側パッド及び前記外側パッドを取り囲む前記誘電体層の一部に対してサンドブラスト処理を施し、前記外側パッドが前記誘電体層上において凸面を形成し、前記外側パッドを取り囲む前記誘電体層の一部が前記誘電体層上において凹面を形成するようにしたことを特徴とする方法。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8302298B2 (en) * 2009-11-06 2012-11-06 Via Technologies, Inc. Process for fabricating circuit substrate
US20120273261A1 (en) * 2010-10-20 2012-11-01 Taiwan Green Point Enterprises Co., Ltd. Circuit substrate having a circuit pattern and method for making the same
TWI436713B (zh) 2010-07-26 2014-05-01 Via Tech Inc 線路基板、線路基板製程
CN103404244B (zh) * 2010-12-24 2016-12-14 Lg伊诺特有限公司 印刷电路板及其制造方法
TWI444123B (zh) 2012-02-16 2014-07-01 Via Tech Inc 線路板製作方法及線路板
TWI440419B (zh) 2012-09-14 2014-06-01 Via Tech Inc 線路基板及線路基板製程
JP5913063B2 (ja) * 2012-11-27 2016-04-27 日本特殊陶業株式会社 配線基板
TWI528517B (zh) 2013-03-26 2016-04-01 威盛電子股份有限公司 線路基板、半導體封裝結構及線路基板製程
KR101482429B1 (ko) * 2013-08-12 2015-01-13 삼성전기주식회사 인쇄회로기판 및 그 제조방법
JP2016018806A (ja) * 2014-07-04 2016-02-01 新光電気工業株式会社 配線基板、配線基板の製造方法
JP6696567B2 (ja) 2016-05-16 2020-05-20 株式会社村田製作所 セラミック電子部品
KR101944997B1 (ko) * 2017-01-06 2019-02-01 조인셋 주식회사 금속패드 인터페이스
TWI603654B (zh) * 2017-01-23 2017-10-21 欣興電子股份有限公司 電路板與其製作方法
CN107385391A (zh) * 2017-07-14 2017-11-24 京东方科技集团股份有限公司 掩膜板、oled显示基板及其制作方法、显示装置
US10957595B2 (en) 2018-10-16 2021-03-23 Cerebras Systems Inc. Systems and methods for precision fabrication of an orifice within an integrated circuit
US11145530B2 (en) 2019-11-08 2021-10-12 Cerebras Systems Inc. System and method for alignment of an integrated circuit
TWI736207B (zh) * 2020-04-06 2021-08-11 欣興電子股份有限公司 電路板的製造方法與電路板

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07240568A (ja) * 1994-02-28 1995-09-12 Mitsubishi Electric Corp 回路基板およびその製造方法
JP3112059B2 (ja) * 1995-07-05 2000-11-27 株式会社日立製作所 薄膜多層配線基板及びその製法
US5673946A (en) * 1995-07-07 1997-10-07 Ewal Manufacturing Co., Inc. Gasket assembly for a fluid coupling
KR100244580B1 (ko) * 1997-06-24 2000-02-15 윤종용 금속 범프를 갖는 회로 기판의 제조 방법 및 그를 이용한 반도체 칩 패키지의 제조 방법
JPH1117340A (ja) * 1997-06-27 1999-01-22 Kokusai Electric Co Ltd ブラインドスルーホールの形成方法
US6583364B1 (en) * 1999-08-26 2003-06-24 Sony Chemicals Corp. Ultrasonic manufacturing apparatuses, multilayer flexible wiring boards and processes for manufacturing multilayer flexible wiring boards
TW530377B (en) * 2002-05-28 2003-05-01 Via Tech Inc Structure of laminated substrate with high integration and method of production thereof
JP2005332928A (ja) * 2004-05-19 2005-12-02 Sumitomo Heavy Ind Ltd プリント配線板の製造方法
JP4515177B2 (ja) * 2004-07-13 2010-07-28 新光電気工業株式会社 配線形成方法
TWI299248B (en) * 2004-09-09 2008-07-21 Phoenix Prec Technology Corp Method for fabricating conductive bumps of a circuit board
TWI264257B (en) * 2004-11-24 2006-10-11 Via Tech Inc Signal transmission structure and circuit substrate thereof
CN2755906Y (zh) 2004-12-06 2006-02-01 威盛电子股份有限公司 讯号传输结构
US7323406B2 (en) * 2005-01-27 2008-01-29 Chartered Semiconductor Manufacturing Ltd. Elevated bond-pad structure for high-density flip-clip packaging and a method of fabricating the structures
CN100534263C (zh) 2005-11-30 2009-08-26 全懋精密科技股份有限公司 电路板导电凸块结构及其制法
US7659193B2 (en) * 2005-12-23 2010-02-09 Phoenix Precision Technology Corporation Conductive structures for electrically conductive pads of circuit board and fabrication method thereof
TWI331797B (en) * 2007-04-18 2010-10-11 Unimicron Technology Corp Surface structure of a packaging substrate and a fabricating method thereof
TWI331488B (en) * 2007-10-09 2010-10-01 Unimicron Technology Corp Printed circuit board and fabrication method thereof
TWI357294B (en) * 2008-02-29 2012-01-21 Unimicron Technology Corp Wire structure on circuit board and method for fab
CN101534609B (zh) 2008-03-12 2011-11-16 欣兴电子股份有限公司 线路板上的线路结构及其制造方法
US8302298B2 (en) * 2009-11-06 2012-11-06 Via Technologies, Inc. Process for fabricating circuit substrate
TWI436713B (zh) * 2010-07-26 2014-05-01 Via Tech Inc 線路基板、線路基板製程

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