KR101482429B1 - 인쇄회로기판 및 그 제조방법 - Google Patents

인쇄회로기판 및 그 제조방법 Download PDF

Info

Publication number
KR101482429B1
KR101482429B1 KR20130095477A KR20130095477A KR101482429B1 KR 101482429 B1 KR101482429 B1 KR 101482429B1 KR 20130095477 A KR20130095477 A KR 20130095477A KR 20130095477 A KR20130095477 A KR 20130095477A KR 101482429 B1 KR101482429 B1 KR 101482429B1
Authority
KR
South Korea
Prior art keywords
circuit pattern
seed layer
etching
layer
circuit board
Prior art date
Application number
KR20130095477A
Other languages
English (en)
Inventor
한성
권영도
백승민
김윤수
이영재
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR20130095477A priority Critical patent/KR101482429B1/ko
Priority to US14/140,803 priority patent/US9386706B2/en
Priority to JP2013268846A priority patent/JP5694502B2/ja
Application granted granted Critical
Publication of KR101482429B1 publication Critical patent/KR101482429B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/108—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by semi-additive methods; masks therefor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/18—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/098—Special shape of the cross-section of conductors, e.g. very thick plated conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/08—Treatments involving gases
    • H05K2203/087—Using a reactive gas
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/09—Treatments involving charged particles
    • H05K2203/092—Particle beam, e.g. using an electron beam or an ion beam
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/09—Treatments involving charged particles
    • H05K2203/095—Plasma, e.g. for treating a substrate to improve adhesion with a conductor or for cleaning holes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11—Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1105—Heating or thermal processing not related to soldering, firing, curing or laminating, e.g. for shaping the substrate or during finish plating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11—Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/111—Preheating, e.g. before soldering
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11—Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1184—Underetching, e.g. etching of substrate under conductors or etching of conductor under dielectrics; Means for allowing or controlling underetching
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/13—Moulding and encapsulation; Deposition techniques; Protective layers
    • H05K2203/1377—Protective layers
    • H05K2203/1383—Temporary protective insulating layer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Manufacturing Of Printed Circuit Boards (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

본 발명은 인쇄회로기판 및 그 제조방법을 제공한다. 구체적으로는, 본 발명의 대표적인 구현 예에 따른 인쇄회로기판에 있어서, 회로패턴의 시드층의 양쪽 측면에 식각홈이 형성된 상기 인쇄회로기판은 상기 회로패턴의 선폭을 보호하고, 언더컷을 억제하는 효과를 나타낼 수 있다.

Description

인쇄회로기판 및 그 제조방법 {PRINTED CIRCUIT BOARD AND METHOD OF MANUFACTURING THE SAME}
본 발명은 인쇄회로기판 및 그 제조방법에 관한 것이다.
최근에 인쇄회로기판의 플립칩 볼 그리드 어레이 (FCBGA) 등의 패키지용 기판에서 10㎛/10㎛ 이하의 피치 (pitch)에 대한 수요가 급증하고 있으며, 이에 따라 변형된 세미 어디티브 공정 (modified semi-additive process, MSAP)을 비롯한 많은 공법들이 개발되고 있다. 이러한 미세회로는 5㎛/5㎛ 이하의 FCBGA와 3㎛/3㎛ 이하의 인터포저 (interposer) 등의 제품에서 구현될 전망이다. 미세회로를 구현함에 있어 시드층 (seed layer)과 이에 도금하는 방식은 최종적으로 시드층을 잔사없이 에칭해야 한다. 이때, 시드층의 두께보다 오버 에칭함으로써 잔사없는 표면을 형성할 수 있지만 회로 선폭에 변화가 발생하게 된다. 회로 선폭의 변화는 기판의 변형을 일으키고, 실제 공정에서 원하는 선폭보다 높은 노광 해상도를 요구하게 된다. 여기에 언더컷 (undercut)의 문제를 함께 가지고 있어서 더욱 높은 불균형의 비율로 산정해야 3㎛/3㎛의 회로 구현이 가능하다. 언더컷에 대한 영향은 미세회로에서 더욱 문제시되며 심한 경우, 수 ㎛의 깊이를 가지고 진행되어 회로선 (RDL)이 박리되는 현상까지 유발하게 되어 미세회로 구현이 매우 어렵게 된다. 그외에도 현재보다 더욱 높은 종횡비 (aspect ratio)를 갖는 새로운 선폭 구조가 향후 미세회로 관련 기술에 요구되고 있으므로 회로선의 옆면을 보호하여 치수를 일정하게 하는 기술과 언더컷을 방지하는 기술은 플립칩 볼 그리드 어레이, 구동 드라이브를 실장 해야되는 플렉서블 프린티드 서킷 (FPC), 칩 다이와 기판의 선폭 차이를 보정하는 역할의 인터포저 등의 제품에 반드시 필요하다.
한편, 특허문헌 1에서는 플레쉬에칭시 회로패턴의 에칭을 방지하는 인쇄회로기판의 제조방법이 개시되어 있으나, 상기 회로패턴의 선폭을 보호하고, 언더컷을 억제하는 효과를 충분히 구현하지 못하는 문제점이 있었다.
특허문헌 1: 한국 공개특허 제2010-0029561호
이에 본 발명에서는 인쇄회로기판 회로패턴의 시드층의 양쪽 측면에 식각홈을 형성하여 상기 회로패턴의 선폭을 보호하며 언더컷을 억제할 수 있었고, 본 발명은 이에 기초하여 완성되었다.
따라서, 본 발명의 하나의 관점은 회로패턴의 선폭을 보호하고, 언더컷을 억제시킬 수 있는 인쇄회로기판을 제공하는데 있다.
본 발명의 다른 관점은 상기 인쇄회로기판의 제조방법을 제공하는데 있다.
본 발명의 하나의 관점을 달성하기 위한 인쇄회로기판 (이하 "제1 발명"이라 함)은 절연층; 및 상기 절연층 상에 형성된 회로패턴;을 포함하며, 상기 회로패턴은 시드층과 상기 시드층 상에 형성된 금속층을 포함하고, 여기서, 상기 시드층의 양쪽 측면에 식각홈이 형성된다.
제1 발명에 있어서, 상기 회로패턴의 측벽부에 형성된 보호층을 더욱 포함한다.
제1 발명에 있어서, 상기 식각홈의 길이가 회로패턴의 선폭의 1/8 이하이다.
제1 발명에 있어서, 상기 식각홈의 높이가 회로패턴의 높이의 1/8 이하이다.
제1 발명에 있어서, 상기 식각홈의 입구부의 높이는 시드층의 높이와 일치한다.
제1 발명에 있어서, 상기 회로패턴은 구리 (Cu), 백금 (Pt), 금 (Au), 은 (Ag), 몰리브덴 (Mo), 텅스텐 (W), 니켈 (Ni), 티타늄 (Ti) 및 크롬 (Cr)으로 이루어진 군으로부터 하나 이상 선택된 금속으로 형성된다.
제1 발명에 있어서, 상기 시드층의 높이는 상기 절연층의 상면으로부터 0.05 내지 2㎛이다.
본 발명의 다른 관점을 달성하기 위한 인쇄회로기판의 제조방법 (이하 "제2 발명"이라 함)은 시드층을 갖는 절연층을 준비하는 단계; 상기 시드층 상에 개구부가 형성된 도금 레지스트를 형성시키는 단계; 상기 개구부를 도금처리하여 회로패턴을 형성시키는 단계; 상기 도금 레지스트를 제거하는 단계; 상기 회로패턴 상에 보호층을 형성시키는 단계; 상기 보호층의 측벽부를 제외한 나머지 부분을 건식 에칭하는 단계; 및 상기 건식 에칭으로 표면상에 노출된 시드층을 습식 에칭하는 단계;를 포함한다.
제2 발명에 있어서, 상기 방법은 회로패턴 측벽부의 보호층을 플라즈마재 공정으로 제거하는 단계를 더욱 포함한다.
제2 발명에 있어서, 상기 절연층에 시드층을 형성시키는 단계는 스퍼터 증착법, 무전해 도금법 및 금속 박막 적층법 중 적어도 하나 이상의 방법에 의해 수행된다.
제2 발명에 있어서, 상기 시드층 상에 개구부가 형성된 도금 레지스트를 형성시키는 단계는 상기 회로패턴에 대응하는 위치를 노광 및 현상처리하는 것에 의해 수행된다.
제2 발명에 있어서, 상기 개구부를 도금처리하여 회로패턴을 형성시키는 단계는 상기 개구부로 노출된 시드층 상에 전해 도금법으로 수행된다.
제3 발명에 있어서, 상기 회로패턴 상에 보호층을 형성시키는 단계는 CH4, C2H2, C4H8, CF4, C2F6, C3F8, C4F8 및 CHF3로부터 하나 이상 선택되는 기체를 이용하여 플라즈마 증착법으로 수행된다.
제2 발명에 있어서, 상기 기체는 아르곤 (Ar), 네온 (Ne), 제논 (Xe), 질소 (N2) 및 수소 (H2)로부터 하나 이상 선택되는 것을 더욱 포함한다.
제2 발명에 있어서, 상기 보호층의 측벽부를 제외한 나머지 부분을 건식 에칭하는 단계는 산소 리액티브 이온 에칭 또는 이온 빔 에칭으로 수행된다.
제2 발명에 있어서, 상기 산소 리액티브 이온 에칭 공정은 아르곤 (Ar), 수소 (H2), 질소 (N2), 또는 이들이 혼합된 기체로 수행된다.
제2 발명에 있어서, 상기 건식 에칭으로 표면상에 노출된 시드층을 습식 에칭하는 단계는 황산 (H2SO4), 과산화수소수 (H2O2), 염화구리 (CuCl2), 염화제이철 (FeCl3), 질산 (HNO3), 인산 (H3PO4), 또는 이들의 혼합물로 수행된다.
본 발명의 대표적인 구현 예에 따른 인쇄회로기판 및 그 제조방법에 있어서, 회로패턴의 시드층의 양쪽 측면에 식각홈이 형성된 인쇄회로기판을 제공함으로써, 회로패턴의 선폭을 보호하고, 언더컷을 억제하는 효과를 나타낼 수 있다.
도 1은 본 발명의 일 구현 예에 따른 인쇄회로기판을 나타내는 단면도이다.
도 2는 본 발명의 다른 구현 예에 따른 회로패턴의 측벽부에 보호층이 형성된 인쇄회로기판을 나타내는 단면도이다.
도 3은 본 발명의 일 구현 예에 따른 인쇄회로기판을 제조하는 공정을 개략적으로 나타내는 블록도이다.
도 4 내지 11은 본 발명의 일 구현 예에 따른 인쇄회로기판의 식각홈을 형성하는 과정의 각 단계를 개략적으로 나타내는 공정도이다.
도 12a는 본 발명의 대표적인 구현 예에 따른 식각홈이 형성된 인쇄회로기판의 회로패턴을 나타내는 사진이다.
도 12b는 언더컷이 발생한 인쇄회로기판의 회로패턴을 나타내는 사진이다.
본 발명을 좀 더 구체적으로 설명하기 전에, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정되어서는 아니되며, 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시 예의 구성은 본 발명의 바람직한 하나의 예에 불과할 뿐이고, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록, 본 발명의 바람직한 실시 예를 상세히 설명한다. 아울러, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지기술에 대한 상세한 설명은 생략한다.
본 발명은 예를 들어, 도 1에 도시된 바와 같은 인쇄회로기판에 있어서, 절연층 (10) 상에 형성된 시드층 (20) 및 금속층 (21)을 포함하는 회로패턴 (30)에서, 상기 시드층 (20)의 양쪽 측면에 식각홈이 형성된 인쇄회로기판 및 그 제조방법을 제공한다.
인쇄회로기판
도 1은 본 발명의 일 구현 예에 따른 인쇄회로기판을 나타내는 단면도이다.
본 발명의 대표적인 구현 예에 따른 인쇄회로기판은 절연층 상에 무전해 도금을 통해 시드층을 형성하고, 상기 시드층 상에 전해 도금으로 금속층을 형성시켜 상기 절연층 상에 회로패턴을 형성시킨다. 그 다음, 전기적인 접속을 위하여 절연층 상에 형성된 시드층의 일부를 에칭하는 과정에서 회로패턴의 시드층의 양쪽 측면에 식각홈이 형성된 인쇄회로기판을 형성한다.
식각홈은 시드층이 에칭되는 과정에서 형성된 것으로써, 회로패턴의 양쪽 측면에 형성되며, 반 구형의 움푹 패인 아치모양을 형성한다. 도 1을 참조하면, 식각홈의 길이 (c)는 특별히 제한되지는 않으나, 회로패턴의 선폭 (a)의 1/8 이하이며, 식각홈의 높이 (d) 또한 회로패턴의 높이 (b)의 1/8 이하인 것이 적절하다. 상기 식각홈의 길이 및 높이가 회로패턴의 선폭 및 높이의 1/8 이상이면, 종래의 언더컷의 문제점을 발생시킬 수 있기 때문에, 회로패턴의 선폭을 보호하며 언더컷을 방지하기 위해서는 식각홈의 길이 및 높이가 회로패턴의 선폭 및 높이의 1/8 이하인 것이 적절하다. 또한, 상기 식각홈의 입구부의 높이는 시드층이 형성되었던 높이와 일치할 수 있으며, 상기 절연층의 상면으로부터 0.05 내지 2㎛의 높이를 갖는 것이 적절하다. 높이가 0.05㎛ 미만이면 시드층의 에칭과정에서 절연층의 일부까지 오버에칭 (over etch)이 될 수 있으며, 2㎛을 초과하면 인쇄회로기판을 경량화 및 박판화시킬 수 없는 문제점이 발생할 수도 있다.
회로패턴은 절연층 상에 무전해 도금 및 전해 도금을 통해 형성된 것이며, 특별히 제한되지는 않으나, 구리 (Cu), 백금 (Pt), 금 (Au), 은 (Ag), 몰리브덴 (Mo), 텅스텐 (W), 니켈 (Ni), 티타늄 (Ti) 및 크롬 (Cr)으로 이루어진 군으로부터 하나 이상 선택된 금속으로 사용될 수 있으며, 전기적인 저항성 및 경제성을 고려하여 구리 (Cu)를 사용하는 것이 적절하다.
도 2는 본 발명의 일 구현 예에 따른 회로패턴의 측벽부에 보호층이 형성된 인쇄회로기판을 나타내는 단면도이다. 도 2를 참조하면, 시드층 (20) 상에 존재하는 금속층 (21)의 측벽부에 보호층 (45)이 형성된 회로패턴 (30)을 포함하는 인쇄회로기판을 형성할 수 있다. 또한, 측벽부에 보호층이 형성된 채 추가로 절연층을 적층하게 되면, 상기 보호층 및 식각홈의 합쳐진 영역이 형성되어, 절연층 및 회로패턴 사이의 물리적인 결합 (anchor)이 발생하게 될 수도 있다.
인쇄회로기판의 제조방법
도 3은 본 발명의 일 구현 예에 따른 인쇄회로기판을 제조하는 공정을 개략적으로 나타내는 블록도이다.
도 4 내지 11은 본 발명의 일 구현 예에 따른 인쇄회로기판의 식각홈을 형성하는 과정의 각 단계를 나타내는 단면도이다.
본 발명의 대표적인 구현 예에 따른 인쇄회로기판의 제조방법은 예를 들어, 도 3에 도시된 바와 같은 블록도에 있어서, 시드층을 갖는 절연층을 준비하는 단계, 상기 시드층 상에 개구부가 형성된 도금 레지스트를 형성시키는 단계, 상기 개구부를 도금처리하여 회로패턴을 형성시키는 단계, 상기 도금 레지스트를 제거하는 단계, 상기 회로패턴 상에 보호층을 형성시키는 단계, 상기 보호층의 측벽부를 제외한 나머지 부분을 건식 에칭하는 단계 및 상기 건식 에칭으로 표면상에 노출된 시드층을 습식 에칭하는 단계를 포함하며, 상기 제조방법은 회로패턴 측벽부의 보호층을 플라즈마재 (plasma ashing) 공정으로 제거하는 단계를 선택적으로 포함할 수 있다.
도 4를 참조하면, 절연층 (10)에 시드층 (20)을 형성시키는 단계는 특별히 제한되지는 않으나, 스퍼터 증착법, 무전해 도금법 및 금속 박막 적층법 중 적어도 하나 이상의 방법에 의해 수행될 수 있으며, 무전해 도금법으로 시드층 (20)을 형성하는 것이 적절하다. 상기 시드층 (20)은 상기 절연층 (10) 상면으로부터 0.05 내지 2㎛의 두께를 갖는 것이 적절하며, 전기적인 저항성 및 경제성 측면을 고려하여 구리 (Cu)로 형성하는 것이 적절하다. 또한, 변형된 세미 어디티브 공정 (MSAP)에 의한 동박 적층판 (copper clad laminate, CCL)을 이용하여 시드층을 형성하는 것도 가능하다.
도 5를 참조하면, 시드층 (20) 상에 개구부 (25)가 형성된 도금 레지스트 (35)를 형성시키는 단계는 회로패턴에 대응하는 위치를 노광 및 현상처리하는 것에 의해 수행될 수 있다. 상기 도금 레지스트 (35)는 본 발명에 특별히 제한되지는 않으나, 감광성 물질로 된 포토레지스트 (photo resist)를 이용하는 것이 적절하다. 또한, 상기 도금 레지스트 (35)를 노광시키고, 회로패턴에 대응하는 위치에 레이저 가공을 통해서 개구부 (25)를 형성시킬 수도 있다.
도 6을 참조하면, 개구부를 도금처리하여 회로패턴을 형성시키는 단계는 상기 개구부 (25)로 노출된 시드층 (20) 상에 전해 도금법으로 수행될 수 있다. 상기 회로패턴은 인쇄회로기판의 전기적 신호가 전달되는 통로이며, 시드층 (20) 상에 전류를 흘려 전해 도금법을 이용하여 형성시킬 수 있다. 상기 전해 도금법을 통해 시드층 (20) 상에 형성되는 금속층 (21)은 특별히 제한되지는 않으나, 전기적인 저항성 및 경제성 측면을 고려하여 구리 (Cu)로 형성하는 것이 적절하다.
도 7을 참조하면, 도금 레지스트를 제거하는 단계는 회로패턴에 영향을 주지 않는 수산화나트륨 (NaOH) 등의 알칼리성 물질을 이용하여 도금 레지스트층을 제거하여 시드층 (20) 및 금속층 (21)을 노출시킨다.
도 8을 참조하면, 시드층 (20) 및 금속층 (21) 상에 보호층 (45)을 형성시키는 단계는 CH4, C2H2, C4H8, CF4, C2F6, C3F8, C4F8 및 CHF3로부터 하나 이상 선택되는 기체를 이용하여 플라즈마 증착법으로 수행될 수 있다. 상기 보호층 (45)은 플라즈마 3D-네트워크 고분자 (plasma 3D-network polymer)이며, 진공상태에서 시드층 (20) 및 금속층 (21) 상에 전력을 인가한 후 방전시켜 탄소 (C), 수소 (H), 불소 (F) 및 질소 (N)를 포함하는 단 분자를 증착시킨 다음, CH4, C2H2, C4H8, CF4, C2F6, C3F8, C4F8 및 CHF3로부터 하나 이상 선택되는 기체와 플라즈마의 안정성 및 반응 후 증착된 막의 산에 대한 화학적 저항성을 증진시키기 위해 아르곤 (Ar), 네온 (Ne), 제논 (Xe), 질소 (N2) 및 수소 (H2)로부터 하나 이상 선택되는 기체를 더욱 포함하여 플라즈마 증착법으로 수행할 수 있다.
도 9를 참조하면, 보호층 (45)의 측벽부를 제외한 나머지 부분을 건식 에칭하는 단계는 산소 리액티브 이온 에칭 (O2 RIE) 또는 이온 빔 에칭 (Ion Beam Etching)으로 수행될 수 있다. 상기 산소 리액티브 이온 에칭은 아르곤 (Ar), 수소 (H2), 질소 (N2), 또는 이들이 혼합된 기체로 수행되며, 에칭 속도를 증진시키기 위해 기판을 가열하는 것이 적절하다. 상기 산소 리액티브 이온 에칭은 플라즈마를 형성하고, 전압을 걸어 시드층 (20) 및 금속층 (21) 상에 형성된 보호층 (45)을 수직 이방성 에칭하는 방식이다. 또한, 전압을 걸지않고 진행하면 등방성으로 에칭할 수 있다. 상기 이온 빔 에칭에서 이온 빔은 플라즈마를 형성하고, 전압을 걸어 이온을 인출하여 직진성을 갖도록 하여 목표하는 에너지 분포를 갖도록 하는 기술이며, 산소 (O2) 또는 산화질소 (N2O)를 이용할 수 있다. 상기 이온 빔을 에칭 공정으로 적용하는 경우에도 에칭 속도를 증진시키기 위해 기판을 가열하는 것이 적절하다.
도 10을 참조하면, 건식 에칭으로 표면상에 노출된 시드층 (20)을 습식 에칭하는 단계는 금속의 부식을 가능하게 하는 황산 (H2SO4), 과산화수소수 (H2O2), 염화구리 (CuCl2), 염화제이철 (FeCl3), 질산 (HNO3), 인산 (H3PO4), 또는 이들의 혼합물로 수행될 수 있다. 상기 습식 에칭은 특별히 제한되지는 않으나, 플래쉬 에칭 (flash etching)이 적절하다.
또한, 도 11을 참조하면, 상기 습식 에칭 후에 회로패턴의 측벽부에 남아있는 보호층은 산소 플라즈마 (O2 plasma)를 이용하여 기판에 전압을 걸지않고, 플라즈마재 공정으로 제거할 수 있으나, 이에 한정되는 것은 아니다. 또한, 상기 회로패턴의 측벽부에 남아있는 보호층은 제거하거나 제거하지 않아도 되며, 상기 보호층을 제거하는 공정 단계는 생략가능하다.
도 12a는 본 발명의 대표적인 구현 예에 따른 식각홈이 형성된 인쇄회로기판의 회로패턴을 나타내는 사진이다.
도 12b는 언더컷이 발생한 종래의 인쇄회로기판의 회로패턴을 나타내는 사진이다.
도 12a 및 12b를 참조하면, 도 12a는 본 발명의 대표적인 구현 예에 따른 식각홈이 형성된 인쇄회로기판의 회로패턴을 나타내는 사진이고, 도 12b는 언더컷이 발생한 인쇄회로기판의 회로패턴을 나타내는 사진이다. 따라서, 본 발명의 대표적인 구현 예에 따른 인쇄회로기판은 종래의 언더컷이 발생한 인쇄회로기판보다 회로패턴의 선폭을 보호할 수 있고, 언더컷 보다 현저히 작은 식각홈이 형성되어 회로의패턴의 변형 또는 불량을 방지할 수 있다.
이상에서 살펴본 인쇄회로기판 및 그 제조방법에 따르면, 회로패턴 상에 보호층을 형성함으로써 습식 에칭에 대한 언더컷을 억제할 수 있고, 그에 따라 상기 회로패턴의 선폭을 보호할 수 있다.
이상 본 발명을 구체적인 실시 예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상 지식을 가진 자에 의해 그 변형이나 개량할 수 있음이 명백하다.
본 발명의 단순한 변형이나 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
10: 절연층 20: 시드층
21: 금속층 25: 개구부
30: 회로패턴 35: 도금 레지스트
45: 보호층

Claims (17)

  1. 절연층; 및
    상기 절연층 상에 형성된 회로패턴;을 포함하며,
    상기 회로패턴은 시드층과 상기 시드층 상에 형성된 금속층을 포함하고,
    여기서, 상기 시드층의 양쪽 측면에 식각홈이 형성되며, 상기 식각홈의 입구부의 높이는 상기 시드층의 높이와 일치하는 인쇄회로기판.
  2. 청구항 1에 있어서,
    상기 회로패턴의 측벽부에 형성된 보호층을 더욱 포함하는 인쇄회로기판.
  3. 청구항 1에 있어서,
    상기 식각홈의 길이가 회로패턴의 선폭의 1/8 이하인 인쇄회로기판.
  4. 청구항 1에 있어서,
    상기 식각홈의 높이가 회로패턴의 높이의 1/8 이하인 인쇄회로기판.
  5. 삭제
  6. 청구항 1에 있어서,
    상기 회로패턴은 구리 (Cu), 백금 (Pt), 금 (Au), 은 (Ag), 몰리브덴 (Mo), 텅스텐 (W), 니켈 (Ni), 티타늄 (Ti) 및 크롬 (Cr)으로 이루어진 군으로부터 하나 이상 선택된 금속으로 형성된 인쇄회로기판.
  7. 청구항 1에 있어서,
    상기 시드층의 높이는 상기 절연층의 상면으로부터 0.05 내지 2㎛인 인쇄회로기판.
  8. 시드층을 갖는 절연층을 준비하는 단계;
    상기 시드층 상에 개구부가 형성된 도금 레지스트를 형성시키는 단계;
    상기 개구부를 도금처리하여 회로패턴을 형성시키는 단계;
    상기 도금 레지스트를 제거하는 단계;
    상기 회로패턴 상에 보호층을 형성시키는 단계;
    상기 보호층의 측벽부를 제외한 나머지 부분을 건식 에칭하는 단계; 및
    상기 건식 에칭으로 표면상에 노출된 시드층을 습식 에칭하는 단계;
    를 포함하는 인쇄회로기판의 제조방법.
  9. 청구항 8에 있어서,
    상기 방법은 회로패턴 측벽부의 보호층을 플라즈마재 공정으로 제거하는 단계를 더욱 포함하는 인쇄회로기판의 제조방법.
  10. 청구항 8에 있어서,
    상기 절연층에 시드층을 형성시키는 단계는 스퍼터 증착법, 무전해 도금법 및 금속 박막 적층법 중 적어도 하나 이상의 방법에 의해 수행되는 인쇄회로기판의 제조방법.
  11. 청구항 8에 있어서,
    상기 시드층 상에 개구부가 형성된 도금 레지스트를 형성시키는 단계는 상기 회로패턴에 대응하는 위치를 노광 및 현상처리하는 것에 의해 수행되는 인쇄회로기판의 제조방법.
  12. 청구항 8에 있어서,
    상기 개구부를 도금처리하여 회로패턴을 형성시키는 단계는 상기 개구부로 노출된 시드층 상에 전해 도금법으로 수행되는 인쇄회로기판의 제조방법.
  13. 청구항 8에 있어서,
    상기 회로패턴 상에 보호층을 형성시키는 단계는 CH4, C2H2, C4H8, CF4, C2F6, C3F8, C4F8 및 CHF3로부터 하나 이상 선택되는 기체를 이용하여 플라즈마 증착법으로 수행되는 인쇄회로기판의 제조방법.
  14. 청구항 13에 있어서,
    상기 기체는 아르곤 (Ar), 네온 (Ne), 제논 (Xe), 질소 (N2) 및 수소 (H2)로부터 하나 이상 선택되는 것을 더욱 포함하는 인쇄회로기판의 제조방법.
  15. 청구항 8에 있어서,
    상기 보호층의 측벽부를 제외한 나머지 부분을 건식 에칭하는 단계는 산소 리액티브 이온 에칭 또는 이온 빔 에칭으로 수행되는 인쇄회로기판의 제조방법.
  16. 청구항 15에 있어서,
    상기 산소 리액티브 이온 에칭 공정은 아르곤 (Ar), 수소 (H2), 질소 (N2), 또는 이들이 혼합된 기체로 수행되는 인쇄회로기판의 제조방법.
  17. 청구항 8에 있어서,
    상기 건식 에칭으로 표면상에 노출된 시드층을 습식 에칭하는 단계는 황산 (H2SO4), 과산화수소수 (H2O2), 염화구리 (CuCl2), 염화제이철 (FeCl3), 질산 (HNO3), 인산 (H3PO4), 또는 이들의 혼합물로 수행되는 인쇄회로기판의 제조방법.
KR20130095477A 2013-08-12 2013-08-12 인쇄회로기판 및 그 제조방법 KR101482429B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR20130095477A KR101482429B1 (ko) 2013-08-12 2013-08-12 인쇄회로기판 및 그 제조방법
US14/140,803 US9386706B2 (en) 2013-08-12 2013-12-26 Line width protector printed circuit board and method of manufacturing the same
JP2013268846A JP5694502B2 (ja) 2013-08-12 2013-12-26 印刷回路基板およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20130095477A KR101482429B1 (ko) 2013-08-12 2013-08-12 인쇄회로기판 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR101482429B1 true KR101482429B1 (ko) 2015-01-13

Family

ID=52447634

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20130095477A KR101482429B1 (ko) 2013-08-12 2013-08-12 인쇄회로기판 및 그 제조방법

Country Status (3)

Country Link
US (1) US9386706B2 (ko)
JP (1) JP5694502B2 (ko)
KR (1) KR101482429B1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9418867B2 (en) * 2014-01-10 2016-08-16 Applied Materials, Inc. Mask passivation using plasma
US10003014B2 (en) * 2014-06-20 2018-06-19 International Business Machines Corporation Method of forming an on-pitch self-aligned hard mask for contact to a tunnel junction using ion beam etching
US9768327B2 (en) * 2015-06-25 2017-09-19 Sunpower Corporation Etching techniques for semiconductor devices
JP6563366B2 (ja) * 2016-06-13 2019-08-21 新光電気工業株式会社 配線基板及びその製造方法
JP7063101B2 (ja) * 2018-05-11 2022-05-09 住友電気工業株式会社 プリント配線板及びプリント配線板の製造方法
JP7430481B2 (ja) * 2018-05-31 2024-02-13 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
CN109729639B (zh) * 2018-12-24 2020-11-20 奥特斯科技(重庆)有限公司 在无芯基板上包括柱体的部件承载件
KR102207602B1 (ko) * 2019-05-29 2021-01-26 주식회사 테토스 기판 측면부 배선 형성 방법
JP7456097B2 (ja) * 2019-06-13 2024-03-27 Ｔｏｐｐａｎホールディングス株式会社 配線基板及び配線基板の製造方法
WO2023233543A1 (ja) * 2022-05-31 2023-12-07 株式会社レゾナック パターン形成方法及びパターン形成構造
WO2023233547A1 (ja) * 2022-05-31 2023-12-07 株式会社レゾナック パターン形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0779060A (ja) * 1993-09-06 1995-03-20 Hitachi Ltd 配線パターン形成方法及びレジスト除去装置
JP2004281608A (ja) 2003-03-14 2004-10-07 Nippon Mektron Ltd 回路基板の製造法
KR100797699B1 (ko) 2006-04-28 2008-01-23 삼성전기주식회사 인쇄회로기판 및 그 제조방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02310941A (ja) * 1989-05-26 1990-12-26 Mitsui Mining & Smelting Co Ltd バンプを有するプリント回路基板およびバンプの形成方法
JPH07212045A (ja) 1994-01-21 1995-08-11 Hitachi Ltd 電子部品及びその製造方法
JPH07235618A (ja) * 1994-02-25 1995-09-05 Mitsui Toatsu Chem Inc 多端子半導体パッケージ
US5618619A (en) * 1994-03-03 1997-04-08 Monsanto Company Highly abrasion-resistant, flexible coatings for soft substrates
JP4836363B2 (ja) 2000-08-11 2011-12-14 和之 杉田 レジストパターンの形成方法
US6623803B1 (en) * 2000-11-14 2003-09-23 Advanced Micro Devices, Inc. Copper interconnect stamping
TW591671B (en) * 2001-06-27 2004-06-11 Shinetsu Chemical Co Substrate for flexible printed wiring
JP4555540B2 (ja) * 2002-07-08 2010-10-06 ルネサスエレクトロニクス株式会社 半導体装置
JP2005209920A (ja) * 2004-01-23 2005-08-04 Casio Micronics Co Ltd プリント配線基板、その製造方法および製造装置、配線回路パターン、ならびにプリント配線板
CN1994033A (zh) * 2004-07-29 2007-07-04 三井金属矿业株式会社 印刷电路板、其制造方法及半导体装置
JP2008047655A (ja) * 2006-08-11 2008-02-28 Mitsui Mining & Smelting Co Ltd 配線基板およびその製造方法
KR101433899B1 (ko) 2008-04-03 2014-08-29 삼성전자주식회사 기판 식각부의 금속층 형성방법 및 이를 이용하여 형성된금속층을 갖는 기판 및 구조물
JP5138459B2 (ja) 2008-05-15 2013-02-06 新光電気工業株式会社 配線基板の製造方法
KR20100029561A (ko) 2008-09-08 2010-03-17 삼성전기주식회사 인쇄회로기판 및 그 제조방법
TWI412308B (zh) * 2009-11-06 2013-10-11 Via Tech Inc 線路基板及其製程
CN103222349A (zh) * 2010-11-12 2013-07-24 吉坤日矿日石金属株式会社 柔性层压基板上的电路形成方法
KR101761943B1 (ko) * 2012-09-20 2017-07-26 삼성전기주식회사 인쇄회로기판의 제조에 있어서의 시드층의 제거방법 및 그를 이용하여 제조된 인쇄회로기판

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0779060A (ja) * 1993-09-06 1995-03-20 Hitachi Ltd 配線パターン形成方法及びレジスト除去装置
JP2004281608A (ja) 2003-03-14 2004-10-07 Nippon Mektron Ltd 回路基板の製造法
KR100797699B1 (ko) 2006-04-28 2008-01-23 삼성전기주식회사 인쇄회로기판 및 그 제조방법

Also Published As

Publication number Publication date
JP5694502B2 (ja) 2015-04-01
JP2015037181A (ja) 2015-02-23
US9386706B2 (en) 2016-07-05
US20150041192A1 (en) 2015-02-12

Similar Documents

Publication Publication Date Title
KR101482429B1 (ko) 인쇄회로기판 및 그 제조방법
KR102237844B1 (ko) 프린트 배선판의 제조방법
TWI291221B (en) Printed circuit board, flip chip ball grid array board and method of fabricating the same
US20120138336A1 (en) Printed circuit board and method of manufacturing the same
US20090288870A1 (en) Wiring substrate and method of manufacturing the same
TW201023245A (en) Method of manufacturing a semiconductor device
JP2012094734A5 (ko)
US9085826B2 (en) Method of fabricating printed circuit board (PCB) substrate having a cavity
KR102465114B1 (ko) 시드층을 이용한 회로형성방법 및 시드층의 선택적 에칭을 위한 에칭액 조성물
EP4012757B1 (en) Manufacturing method for an air bridge structure
US11089691B2 (en) Microcircuit forming method and etching fluid composition
JP2008277749A (ja) 配線基板およびその製造方法
JP6217465B2 (ja) 配線構造の作製方法、配線構造、及びこれを用いた電子機器
JP2011166028A (ja) Ｃｏｆ基板の製造方法
JP2004103911A (ja) 配線形成方法
KR20090121662A (ko) 박막 금속 전도선의 형성 방법
JP2011181640A (ja) 配線導体の形成方法
Lee et al. The formation of ultra fine Cu metal line with sub 5 micron using photolithography and semi additive process
JP2004095983A (ja) プリント配線板の製造方法
CN113555503B (zh) 一种离子阱芯片的制备方法、离子阱芯片和量子计算机
EP3745832B1 (en) Anisotropic etching using photopolymerizable compound
JP2000054164A (ja) 絶縁材料の加工方法と当該方法による絶縁材料加工品 および当該方法に使用するレジスト材料
KR101607821B1 (ko) 미세패턴 인쇄회로기판 제조방법
JP2004063643A (ja) プリント配線板の製造方法
TWI365021B (en) Method for fabricating a circuit board

Legal Events

Date Code Title Description
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180102

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190103

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20200102

Year of fee payment: 6