KR20090121662A - 박막 금속 전도선의 형성 방법 - Google Patents

박막 금속 전도선의 형성 방법 Download PDF

Info

Publication number
KR20090121662A
KR20090121662A KR1020080047675A KR20080047675A KR20090121662A KR 20090121662 A KR20090121662 A KR 20090121662A KR 1020080047675 A KR1020080047675 A KR 1020080047675A KR 20080047675 A KR20080047675 A KR 20080047675A KR 20090121662 A KR20090121662 A KR 20090121662A
Authority
KR
South Korea
Prior art keywords
layer
forming
thin film
photoresist
metal layer
Prior art date
Application number
KR1020080047675A
Other languages
English (en)
Inventor
김상희
Original Assignee
주식회사 탑 엔지니어링
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 탑 엔지니어링 filed Critical 주식회사 탑 엔지니어링
Priority to KR1020080047675A priority Critical patent/KR20090121662A/ko
Publication of KR20090121662A publication Critical patent/KR20090121662A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

본 발명은 고집적, 고주파, 고정밀의 전도선 기판에 요구되는 초정밀의 박막 금속 전도선을 제조함에 있어 언더 컷 현상을 효과적으로 방지하는 박막 금속 전도선을 형성하는 방법에 관한 것으로, 기판 표면에 시드 금속층을 형성하는 단계, 상기 시드 금속층 표면에 제1 포토레지스트층을 형성하고 주 금속층 패턴에 해당하는 부분의 포토레지스트 필름을 제거하는 단계, 상기 제1 포토레지스트층을 마스크로 하여 Cu 도금층을 형성하는 단계, 상기 제1 포토레지스트층을 제거한 후 상기 Cu 도금층과 일정 간격을 띄워 제2 포토레지스트층을 형성하는 단계, 상기 제2 포토레지스트층을 마스크로 하여 상기 Cu 도금층을 에워싸는 Ni 도금층과 Au 도금층을 형성하는 단계, 상기 제2 포토레지스트층을 제거하고 상기 시드 금속층의 노출되는 부위를 제거하기 위해 에칭하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 박막 금속 전도선의 형성 방법에 따르면, 프로브 카드용 기판 또는 이동통신 부품으로 사용되는 다층 배선 기판과 같은 고정밀 회로를 형성하는 고밀도 기판 제조시, 박막 금속 전도선의 언더 컷 현상을 방지할 수 있다는 효과가 얻어진다.
언더 컷, 보호막, 자기장, 도금

Description

박막 금속 전도선의 형성 방법{Forming method of thin film metal conductive lines and }
본 발명은 박막 금속 전도선의 형성 방법에 관한 것으로서, 보다 상세하게는 고집적, 고주파, 고정밀의 전도선 기판에 요구되는 초정밀의 박막 금속 전도선을 제조함에 있어 언더 컷(under cut) 현상을 효과적으로 방지하는 박막 금속 전도선의 형성 방법에 관한 것이다.
최근 이동 통신 기술의 발달로 이동 통신 기술 분야에서 사용되는 전자 부품들이 소형화, 복합화, 모듈화 및 고주파화가 가속되고 있다. 이러한 기술의 요구를 만족시키기 위해서 배선으로 사용되는 박막 금속 전도선의 정밀도는 더욱 높아져야 하는 실정이다.
도 1은 종래의 박막 금속 전도선의 형성 과정을 나타낸 것이다. 종래 박막 금속 전도선은 다음과 같은 방법으로 형성되었다.
먼저 기판의 전 처리 공정을 거친 세라믹 기판에 시드 금속층을 형성하는 데, 상기 시드 금속층은 DC 마그네트론 스퍼터링(Magnetron Sputtering)에 의해 시드(Seed) 금속인 Ti, Pd 그리고 Cu 혹은 Al, Au 등의 층을 순차적으로 형성한 것이 다.
여기서, 상기 Ti, Pd 그리고 Cu의 각각의 두께는 약 2000Å, 60Å 그리고 9000Å이며, Al은 약 2000Å, Au는 약 500Å 정도로 형성한다. 물론 이들 금속 층의 두께는 응용 분야에 따라서 달라질 수 있다.
그리고 감광제 라미네이터(Laminator) 장비를 이용하여 시드 금속층이 형성된 기판 위에 포토레지스트 필름을 도포하고, 사진 식각법인 포토리소그래피(Photolithogrphy) 공정 기술을 이용하여 주(Main) 금속층 패턴에 해당하는 부분의 포토레지스트 필름을 제거한다(도 1의 a).
이후, 상기 포토레지스트 필름이 제거된 부분에 주 금속층을 도금하며, 상기 주 금속층은 성막 속도가 우수한 전기도금 방식을 이용하여 Cu, Ni, Au를 각각 10~15 ㎛, 1~3 ㎛, 1~1.5 ㎛로 도금한다(도 1의 b).
그리고, 상기 주 금속층 주위에 남아있는 포토레지스트 필름을 스트립 장비 및 화공 약품 등을 이용하여 제거하고(도 1의 c), 습식 에칭 방식으로 기판 표면에 노출된 주 금속층과 시드 금속층을 순차적으로 식각한다(도 1의 d).
그러나, 전술한 바와 같이 박막 금속 전도선을 형성하면, 도 1의 d에서 알 수 있듯이 습식 에칭 방식으로 주 금속층과 시드 금속층을 순차적으로 식각할 때 전기도금 기술로 형성된 주 금속층의 구리(Cu) 도금층이 에칭되는 언더 컷 현상이 발생하게 되어 정밀한 박막 금속 전도선을 형성하기가 어렵다.
특히 고정밀의 임피던스 배선 특성을 요구하는 프로브 카드(Probe card)용 기판이나 이동통신 부품으로 사용되는 다층 배선 기판인 경우, 전술한 언더 컷 현상에 의해 출력 특성에 치명적인 영향이 초래되어 고집적, 고정밀이 요구되는 다층 배선 기판을 구현하기 어려운 문제점이 있었다.
한편, 반도체 제조 공정에서 언더 컷 현상을 방지하기 위해 전해 도금 혹은 무전해 도금에 의해 전도선 패턴의 외표면에 도금을 수행하는 방법이 제시되고 있다. 그러나, 고집적, 고정밀이 요구되는 프로브 카드용 기판 등을 구현하기 위한 도금에 있어서는 미세한 폭의 갭 필링에서 완전한 바텀-업 필링(bottom-up filling)이 이루어지지 않을 경우, 전도선 패턴 내에 심(seam) 내지 보이드(void)가 형성된다. 이러한 심(seam) 또는 보이드(void)는 전도선의 단락 또는 보이드 내에 잔류하는 전해액의 영향으로 소자의 파괴가 발생할 가능성이 있어 고집적, 고정밀 기판의 박막 금속 전도선 형성에서는 보다 향상된 도금 방식에 의한 보호막의 형성이 요구되는 실정이다.
본 발명의 목적은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위해 이루어진 것으로서, 박막 금속 전도선을 형성할 때 언더 컷 현상을 효과적으로 방지함으로써 전자 부품들이 소형화, 복합화, 모듈화 및 고주파화 등의 특성을 만족하고, 임피던스 특성이 우수한 박막 금속 전도선의 형성 방법을 제공하는 것이다.
상기 목적을 달성하기 위해 본 발명에 따른 박막 금속 전도선의 형성 방법은, 기판 표면에 시드 금속층을 형성하는 단계, 상기 시드 금속층 표면에 제1 포토레지스트층을 형성하고 주 금속층 패턴에 해당하는 부분의 포토레지스트 필름을 제거하는 단계, 상기 제1 포토레지스트층을 마스크로 하여 Cu 도금층을 형성하는 단계, 상기 제1 포토레지스트층을 제거한 후 상기 Cu 도금층과 일정 간격을 띄워 제2 포토레지스트층을 형성하는 단계, 상기 제2 포토레지스트층을 마스크로 하여 상기 Cu 도금층을 에워싸는 Ni 도금층과 Au 도금층을 형성하는 단계, 상기 제2 포토레지스트층을 제거하고 상기 시드 금속층의 노출되는 부위를 제거하기 위해 에칭하는 단계를 포함하는 것을 특징으로 한다.
또 본 발명에 따른 박막 금속 전도선의 형성 방법에 있어서, 상기 에칭하는 단계는 습식 에칭에 의해 실행되는 것을 특징으로 한다.
또 본 발명에 따른 박막 금속 전도선의 형성 방법에 있어서, 상기 기판은 프로브 카드용 기판 또는 이동통신 부품으로 사용되는 다층 배선 기판인 것을 특징으 로 한다.
또 본 발명에 따른 박막 금속 전도선의 형성 방법에 있어서, 상기 일정 간격은 0.1~2㎛인 것을 특징으로 하는 한다.
또 본 발명에 따른 박막 금속 전도선의 형성 방법은, 기판 표면에 시드 금속층을 형성하는 단계, 상기 시드 금속층 표면에 포토레지스트층을 형성하고 주 금속층 패턴에 해당하는 부분의 포토레지스트 필름을 제거하는 단계, 상기 포토레지스트 층을 마스크로 하여 상기 주 금속층을 형성하는 단계, 상기 포토레지스트층을 제거한 후 상기 시드 금속층의 노출되는 부위를 제거하는 단계를 포함하며, 상기 제거하는 단계는 이온 빔 처리에 의해 실행되는 것을 특징으로 한다.
상술한 바와 같이, 본 발명에 따른 박막 금속 전도선의 형성 방법에 의하면, 프로브 카드용 기판 또는 이동통신 부품으로 사용되는 다층 배선 기판과 같은 고정밀 회로를 형성하는 고밀도 기판 제조시, Cu 도금층의 상면, Cu 도금층과 제2 포토레지스트층(제2 PR) 사이에 Ni, Au를 각각 도금함으로써 박막 금속 전도선의 언더 컷 현상을 방지할 수 있다는 효과가 얻어진다.
또 본 발명에 따른 박막 금속 전도선의 형성 방법에 의하면, 주 금속층과 시드 금속층을 이온빔 처리 공정으로 처리함으로써 초고주파수 기판에서 요구하는 초정밀 전도선 구조를 용이하게 제작할 수 있다는 효과도 얻어진다.
이하, 첨부한 도면을 바탕으로 본 발명에 따른 박막 금속 전도선의 형성 방법에 관한 바람직한 실시예에 대해 자세히 설명하도록 한다.
먼저 본 발명의 제1 실시예를 도 2를 참조하여 설명한다. 여기서, 도 2는 본 발명의 제1 실시예에 따른 박막 금속 전도선을 형성하는 과정을 나타내는 도면이다.
본 발명에 따른 박막 금속 전도선의 형성 방법에 따르면, 도 2에 도시된 바와 같이 기판 표면에 무전해 도금, CVD(Chemical Vapor Deposition) 또는 PVD(Physical Vapor Deposition) 방식에 의해 Ti, Pd, Cu 층을 순차적으로 형성하여 시드 금속층을 형성시킨다(도 2의 a).
상기 시드 금속층 표면에 감광성의 포토레지스트 필름을 도포하고 노광 및 현상 공정을 거쳐 제1 포토레지스트층(제1 PR)을 형성하고, 주 금속층 패턴에 해당하는 부분의 포토레지스트 필름을 제거한다(도 2의 b).
그 후, 상기 제1 포토레지스트층(제1 PR)을 마스크로 하여 주 금속 층으로서 Cu 도금 공정을 실행한다(도 2의 c).
상기 Cu 도금 공정에 의해 Cu 도금층을 형성한 후에 제1 포토레지스트층(제1 PR)을 제거하고(도 2의 d), 다시 Cu 도금층이 형성된 시드 금속층의 표면에 포토레지스트 필름을 도포하되 상기 Cu 도금층과 일정한 간격, 예를 들어 0.1~2㎛의 간격을 두고 노광 및 현상 공정을 거쳐 제2 포토레지스트층(제2 PR)을 형성한다(도 2의 e).
다음 상기 Cu 도금층 주위 즉, Cu 도금층의 상면, Cu 도금층과 제2 포토레지스트층(제2 PR) 사이에 Ni, Au를 각각 도금하여 Ni 도금층과 Au 도금층을 형성한다(도 2의 f). 이러한 공정에 의해 주 금속층이 형성된다.
한편, 도금법에는 무전해 도금법과 전해 도금법이 있는데 무전해 도금법은 높은 종횡비를 갖는 배선 구조에서도 우수한 갭필링(gap filling) 특성과 고속 성장을 나타내지만, 전자 이동도(EM)가 낮고 화학 반응도 복잡하여 제어가 어렵다는 단점이 있다. 이에 대하여, 전해 도금법은 화학 반응이 비교적 간단하고 취급이 쉬우며 전자 이동도가 우수하지만 갭필링 특성이 낮다는 단점이 있다.
이에 본 발명은 전해 도금에 의해 주 금속층을 형성하되 갭필링 특성과 성장 속도를 개선하기 위해 자기장을 인가하는 구성을 채용할 수도 있다.
이와 같은 방법에 의해 Cu 도금층 주위에 Ni 도금층과 Au 도금층을 각각 형성한 후 제2 포토레지스트층(제2 PR)을 제거하고(도 2의 g), 습식 에칭에 의해 기판 표면에 노출된 시드 금속층을 제거하면, Cu 도금층을 에워싸는 Ni 도금층에 의해 박막 금속 전도선 패턴의 언더 컷은 일어 나지 않게 된다(도 2의 h).
즉, 본 발명에 따르면 시드 금속층의 Cu 에칭시 전기도금된 주 금속층의 Cu 도금층이 Cu 에칭 용액에 노출되지 않으므로, 주 금속층은 물론 상기 주 금속층의 바로 밑에 있는 시드 금속층의 Cu 층의 언더 컷 현상이 효과적으로 방지된다.
다음에 본 발명에 따른 제2 실시예를 도 3에 따라 설명한다.
도 3에 도시된 바와 같이, 본 발명에 따른 박막 금속 전도선의 형성 방법은 기판상에 무전해 도금, CVD(Chemical Vapor Deposition) 또는 PVD(Physical Vapor Deposition) 방식에 의해 Ti, Pd, Cu 층을 순차적으로 형성하여 시드 금속층을 형성시킨다(도 3의 a).
상기 시드 금속층 표면에 감광성의 포토레지스트 필름을 도포하고 노광 및 현상 공정을 거쳐 포토레지스트층(PR)을 형성하고, 주 금속층 패턴에 해당하는 부분의 포토레지스트 필름을 제거한다(도 3의 b).
그 후, 상기 포토레지스트층(PR)을 마스크로 하여 주 금속층으로서 Cu, Ni, Au를 각각 도금하여 Cu 도금층, Ni 도금층과 Au 도금층을 형성한다(도 3의 c).
이후, 포토레지스트층(PR)을 제거하고 습식 에칭 대신에 이온빔 처리(Ion Implantation) 방법으로 기판 표면에 노출된 시드 금속층을 제거하면, 박막 금속 전도선의 언더 컷은 일어 나지 않게 된다(도 3의 d).
상기 이온 빔 처리 방법에서는 Cu, Pd, Ti 혹은 Al, Au 등과 같은 시드 금속 층을 에칭할 때, 에칭하고자 하는 물질에 따라서 수소, 헬륨, 질소, 아르곤, 제논 등의 가스(기체 상태 및 이온 상태)를 사용할 수 있다.
즉, 상기 가스(기체 상태 및 이온 상태)의 이온빔을 금속에 따라서 최대 가속 에너지 10KeV ~ 70KeV로 가속하여 이온 스퍼터 플라즈마(Ion Sputtering Plasma) 방식으로 Cu, Pd, Ti 혹은 Al, Au 등의 금속을 동시에 에칭하므로, 언더 컷 발생을 억제할 수 있다.
따라서 제2 실시예의 방식은 초고주파 응용 기판을 제조하는데 효과적이다. 또한 상기 제2 실시예의 기술을 적용할 경우, 고정밀의 전도선 기판의 공정 작업 시간 및 공정 프로세스(Process)의 수를 효과적으로 줄일 수 있는 장점이 있다.
도 1은 종래의 박막 금속 전도선을 형성하는 과정을 나타내는 도면이다.
도 2는 본 발명의 제1 실시예에 따른 박막 금속 전도선을 형성하는 과정은 나타내는 도면이다.
도 3은 본 발명의 제2 실시예에 따른 박막 금속 전도선을 형성하는 과정은 나타내는 도면이다.

Claims (6)

  1. 기판 표면에 시드 금속층을 형성하는 단계;
    상기 시드 금속층 표면에 제1 포토레지스트층을 형성하고 주 금속층 패턴에 해당하는 부분의 포토레지스트 필름을 제거하는 단계;
    상기 제1 포토레지스트층을 마스크로 하여 Cu 도금층을 형성하는 단계;
    상기 제1 포토레지스트층을 제거한 후 상기 Cu 도금층과 간격을 두고 제2 포토레지스트층을 형성하는 단계;
    상기 제2 포토레지스트층을 마스크로 하여 상기 Cu 도금층을 에워싸는 Ni 도금층과 Au 도금층을 형성하는 단계;
    상기 제2 포토레지스트층을 제거하고 상기 시드 금속층의 노출되는 부위를 제거하기 위해 에칭하는 단계를 포함하는 것을 특징으로 하는 박막 금속 전도선의 형성 방법.
  2. 제1항에 있어서,
    상기 에칭하는 단계는 습식 에칭에 의해 실행되는 것을 특징으로 하는 박막 금속 전도선의 형성 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 기판은 프로브 카드용 기판 또는 이동통신 부품으로 사용되는 다층 배 선 기판인 것을 특징으로 하는 박막 금속 전도선의 형성 방법.
  4. 제3항에 있어서,
    상기 Cu 도금층과 제2 포토레지스트층 사이의 간격은 0.1~2㎛인 것을 특징으로 하는 박막 금속 전도선의 형성 방법.
  5. 기판 표면에 시드 금속층을 형성하는 단계;
    상기 시드 금속층 표면에 포토레지스트층을 형성하고 주 금속층 패턴에 해당하는 부분의 포토레지스트 필름을 제거하는 단계;
    상기 포토레지스트 층을 마스크로 하여 상기 주 금속층을 형성하는 단계;
    상기 포토레지스트층을 제거한 후 상기 시드 금속층의 노출되는 부위를 제거하는 단계를 포함하며,
    상기 제거하는 단계는 이온 빔 처리에 의해 실행되는 것을 특징으로 하는 박막 금속 전도선의 형성 방법.
  6. 제5항에 있어서,
    상기 이온 빔 처리는 이온 스퍼터 플라즈마(Ion Sputtering Plasma) 방식인 것을 특징으로 하는 박막 금속 전도선의 형성 방법.
KR1020080047675A 2008-05-22 2008-05-22 박막 금속 전도선의 형성 방법 KR20090121662A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080047675A KR20090121662A (ko) 2008-05-22 2008-05-22 박막 금속 전도선의 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080047675A KR20090121662A (ko) 2008-05-22 2008-05-22 박막 금속 전도선의 형성 방법

Publications (1)

Publication Number Publication Date
KR20090121662A true KR20090121662A (ko) 2009-11-26

Family

ID=41604560

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080047675A KR20090121662A (ko) 2008-05-22 2008-05-22 박막 금속 전도선의 형성 방법

Country Status (1)

Country Link
KR (1) KR20090121662A (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010140725A1 (ko) * 2009-06-05 2010-12-09 (주)탑엔지니어링 박막 금속 전도선의 형성 방법
KR20130086831A (ko) * 2012-01-26 2013-08-05 김정식 선도금과 후에칭방법에 의한 극미세 회로를 가지는 기판의 제조방법과 그에 의하여 제작된 극미세 회로기판
KR20130087170A (ko) * 2012-01-27 2013-08-06 김정식 도금방법에 의하여 노광부와 일체로 결합된 극미세 회로를 가지는 기판의 제조방법과 그에 의하여 제작된 극미세 회로기판
WO2020190494A1 (en) * 2019-03-18 2020-09-24 Applied Materials, Inc. Method for forming a metal gapfill

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010140725A1 (ko) * 2009-06-05 2010-12-09 (주)탑엔지니어링 박막 금속 전도선의 형성 방법
KR20130086831A (ko) * 2012-01-26 2013-08-05 김정식 선도금과 후에칭방법에 의한 극미세 회로를 가지는 기판의 제조방법과 그에 의하여 제작된 극미세 회로기판
KR20130087170A (ko) * 2012-01-27 2013-08-06 김정식 도금방법에 의하여 노광부와 일체로 결합된 극미세 회로를 가지는 기판의 제조방법과 그에 의하여 제작된 극미세 회로기판
WO2020190494A1 (en) * 2019-03-18 2020-09-24 Applied Materials, Inc. Method for forming a metal gapfill
US11355391B2 (en) 2019-03-18 2022-06-07 Applied Materials, Inc. Method for forming a metal gapfill

Similar Documents

Publication Publication Date Title
KR20090022877A (ko) 박막 금속 전도선의 제조 방법
TWI291221B (en) Printed circuit board, flip chip ball grid array board and method of fabricating the same
KR101267277B1 (ko) 유연기판의 금속배선 형성방법
US20120138336A1 (en) Printed circuit board and method of manufacturing the same
WO2010140725A1 (ko) 박막 금속 전도선의 형성 방법
KR100951939B1 (ko) 연성인쇄회로기판의 제조방법
US4118523A (en) Production of semiconductor devices
US6020261A (en) Process for forming high aspect ratio circuit features
US9591771B2 (en) Printed wiring board and method for manufacturing printed wiring board
KR20090121662A (ko) 박막 금속 전도선의 형성 방법
JP6217465B2 (ja) 配線構造の作製方法、配線構造、及びこれを用いた電子機器
JP2008277749A (ja) 配線基板およびその製造方法
TWI625991B (zh) 電路板結構與其製造方法
US5922517A (en) Method of preparing a substrate surface for conformal plating
JP2007234889A (ja) 配線の形成方法
CN113905525B (zh) 一种厚铜细间距精细线路柔性线路板的制作方法
KR100642734B1 (ko) 양면 배선기판의 제조방법 및 양면 배선기판
JP4267807B2 (ja) 回路基板に於ける微細スル−ホ−ルの形成法
KR20030073919A (ko) 단일 에칭 세미 애디티브 방식을 이용한 다층인쇄회로기판의 제조방법
JP2007317810A (ja) 金属配線の製造方法
KR20240050474A (ko) 인쇄 회로 기판 제조 공정 및 인쇄 회로 기판
CN117915558A (zh) 具有低晶界密度的电路板和其形成方法
KR100530737B1 (ko) 멀티 칩 모듈 기판 제조공정에서 전기 도금에 의한 금속배선 제조 방법
KR100677938B1 (ko) 양면 배선기판의 제조방법 및 양면 배선기판
JP2003008170A (ja) 両面可撓性回路基板の製造法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E601 Decision to refuse application
E801 Decision on dismissal of amendment