JP2000216241A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000216241A JP2000216241A JP11012078A JP1207899A JP2000216241A JP 2000216241 A JP2000216241 A JP 2000216241A JP 11012078 A JP11012078 A JP 11012078A JP 1207899 A JP1207899 A JP 1207899A JP 2000216241 A JP2000216241 A JP 2000216241A
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Abstract
(57)【要約】
【課題】 絶縁層を介して半導体と配線との良好な接触
を得る半導体製造方法。 【解決手段】 半導体層の上に絶縁層を形成し、絶縁層
の一部を、半導体層の表面の一部が露出するまで除去し
て、半導体層の露出表面を底面とするコンタクトホール
を形成し、半導体層の露出表面を加熱して、露出表面の
上に半導体の酸化物の膜を形成し、コンタクトホールを
金属で埋め込み更に金属が絶縁層の上を覆うように、金
属を堆積する。
を得る半導体製造方法。 【解決手段】 半導体層の上に絶縁層を形成し、絶縁層
の一部を、半導体層の表面の一部が露出するまで除去し
て、半導体層の露出表面を底面とするコンタクトホール
を形成し、半導体層の露出表面を加熱して、露出表面の
上に半導体の酸化物の膜を形成し、コンタクトホールを
金属で埋め込み更に金属が絶縁層の上を覆うように、金
属を堆積する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路等
を製造する半導体製造方法に関する。本発明は特に、多
層の配線工程を含む半導体製造工程に適する。
を製造する半導体製造方法に関する。本発明は特に、多
層の配線工程を含む半導体製造工程に適する。
【０００２】
【従来の技術】半導体集積回路や薄膜トランジスタ等の
作製においては、半導体と絶縁体を交互に積層する構造
が多用される。そして、このような積層構造において、
絶縁層を介してその下にある半導体と電気的接触を取ろ
うとする場合は、絶縁層の一部を貫通するエッチングを
行ってコンタクトホールを形成し、次いでコンタクトホ
ールを金属膜で埋め込み、その後アニール処理を行う。
この場合、一般には絶縁層の上にハードマスクを形成
し、次いでエッチングにより所望の場所の絶縁層を除去
してコンタクトホールを形成し、次いでコンタクトホー
ルを金属膜で埋め込み、その後アニール処理を行う。
作製においては、半導体と絶縁体を交互に積層する構造
が多用される。そして、このような積層構造において、
絶縁層を介してその下にある半導体と電気的接触を取ろ
うとする場合は、絶縁層の一部を貫通するエッチングを
行ってコンタクトホールを形成し、次いでコンタクトホ
ールを金属膜で埋め込み、その後アニール処理を行う。
この場合、一般には絶縁層の上にハードマスクを形成
し、次いでエッチングにより所望の場所の絶縁層を除去
してコンタクトホールを形成し、次いでコンタクトホー
ルを金属膜で埋め込み、その後アニール処理を行う。
【０００３】金属膜によるコンタクトホールの埋め込み
には、スパッタリングが主に使用されてきた。しかし、
スパッタリングでは、金属粒子の飛来角の制御が難し
く、アスペクト比の高いホールでは埋め込みが不良にな
る等の問題があった。
には、スパッタリングが主に使用されてきた。しかし、
スパッタリングでは、金属粒子の飛来角の制御が難し
く、アスペクト比の高いホールでは埋め込みが不良にな
る等の問題があった。
【０００４】
【発明が解決しようとする課題】この問題を解決するた
め、金属膜の成膜に化学気相堆積（ＣＶＤ）を用いよう
とする試みがある。しかし、ＣＶＤは真空中での成膜で
はないため、金属膜の成膜に先立ち半導体表面には半導
体の自然酸化物の膜が形成される。例えば、コンタクト
ホール表面に露出したシリコンの表面には、露出後金属
膜形成前に自然シリコン酸化物の膜が形成されてしま
う。このような自然酸化物が介在することにより、半導
体と金属膜との電気的接触が損なわれるという問題が生
じる。これを解決するため、真空中で表面の自然酸化膜
を除去する工程を更に行う試みもなされているが、この
除去工程において半導体表面にパーティクルが多数付着
する等、別の問題が生じてしまう。また、自然酸化物の
厚さは制御が困難であるため、接触部分の抵抗の制御が
困難になる場合もある。
め、金属膜の成膜に化学気相堆積（ＣＶＤ）を用いよう
とする試みがある。しかし、ＣＶＤは真空中での成膜で
はないため、金属膜の成膜に先立ち半導体表面には半導
体の自然酸化物の膜が形成される。例えば、コンタクト
ホール表面に露出したシリコンの表面には、露出後金属
膜形成前に自然シリコン酸化物の膜が形成されてしま
う。このような自然酸化物が介在することにより、半導
体と金属膜との電気的接触が損なわれるという問題が生
じる。これを解決するため、真空中で表面の自然酸化膜
を除去する工程を更に行う試みもなされているが、この
除去工程において半導体表面にパーティクルが多数付着
する等、別の問題が生じてしまう。また、自然酸化物の
厚さは制御が困難であるため、接触部分の抵抗の制御が
困難になる場合もある。
【０００５】また、金属（メタル）と接触させようとす
る半導体部分には、通常、リンや砒素等の不純物を導入
して、その抵抗を下げているが、形成後の熱処理工程を
行う際、半導体のごく表面の不純物の濃度が低下してし
まうことがある。このような場合、十分な接触抵抗を得
るために高温のアニールを行わなければならなくなる
が、このような高温のアニールを行えば、半導体デバイ
スの性能が損なわれるおそれもある。
る半導体部分には、通常、リンや砒素等の不純物を導入
して、その抵抗を下げているが、形成後の熱処理工程を
行う際、半導体のごく表面の不純物の濃度が低下してし
まうことがある。このような場合、十分な接触抵抗を得
るために高温のアニールを行わなければならなくなる
が、このような高温のアニールを行えば、半導体デバイ
スの性能が損なわれるおそれもある。
【０００６】
【課題を解決するための手段】本発明は、集積度の高い
半導体デバイスの多層配線において、絶縁層を介して半
導体と配線との良好な接触を得る半導体製造方法を提供
することを目的とする。また、本発明は、余分な洗浄工
程及びアニール工程を必要としない簡略化された工程に
より、高い生産性及び歩留まりを実現する半導体製造方
法を提供することを目的とする。また、本発明は、比較
的低抵抗な半導体に対して、アニール処理を経ずに良好
な電気的接触を得ることができる半導体製造方法を提供
することを目的とする。本発明の半導体装置の製造方法
は、半導体層の上に絶縁層を形成し、絶縁層の一部を、
半導体層の表面の一部が露出するまで除去して、半導体
層の露出表面を底面とするコンタクトホールを形成し、
半導体層の露出表面を加熱して、露出表面の上に半導体
の酸化物の膜を形成し、コンタクトホールを金属で埋め
込み更に金属が絶縁層の上を覆うように、金属を堆積す
ることを特徴とする。
半導体デバイスの多層配線において、絶縁層を介して半
導体と配線との良好な接触を得る半導体製造方法を提供
することを目的とする。また、本発明は、余分な洗浄工
程及びアニール工程を必要としない簡略化された工程に
より、高い生産性及び歩留まりを実現する半導体製造方
法を提供することを目的とする。また、本発明は、比較
的低抵抗な半導体に対して、アニール処理を経ずに良好
な電気的接触を得ることができる半導体製造方法を提供
することを目的とする。本発明の半導体装置の製造方法
は、半導体層の上に絶縁層を形成し、絶縁層の一部を、
半導体層の表面の一部が露出するまで除去して、半導体
層の露出表面を底面とするコンタクトホールを形成し、
半導体層の露出表面を加熱して、露出表面の上に半導体
の酸化物の膜を形成し、コンタクトホールを金属で埋め
込み更に金属が絶縁層の上を覆うように、金属を堆積す
ることを特徴とする。
【０００７】
【発明の実施の形態】本発明に従った典型的な工程は、
コンタクトホール形成後に、シリコン露出面を紫外線ラ
ンプ（ＵＶランプ）で加熱しシリコン露出面に薄いシリ
コン酸化膜の層を形成するステップを有している。ここ
では、半導体にシリコンを用いる例を代表例として説明
を進める。
コンタクトホール形成後に、シリコン露出面を紫外線ラ
ンプ（ＵＶランプ）で加熱しシリコン露出面に薄いシリ
コン酸化膜の層を形成するステップを有している。ここ
では、半導体にシリコンを用いる例を代表例として説明
を進める。
【０００８】加熱により形成したシリコン酸化物は、自
然酸化膜に比べて物理的な緊密性が高く、ポーラスでは
ない。そのため、この加熱によるシリコン酸化膜の下の
シリコンが更に自然酸化物を形成することは妨げられ
る。すなわち、加熱によりシリコン酸化物層の厚さを極
く薄く形成するだけで、それ以上の酸化物の形成を妨げ
ることができる。シリコン酸化物層の厚さは、加熱の時
間や加熱に要するエネルギー等を制御することにより、
デバイスの用途に応じて制御できる。
然酸化膜に比べて物理的な緊密性が高く、ポーラスでは
ない。そのため、この加熱によるシリコン酸化膜の下の
シリコンが更に自然酸化物を形成することは妨げられ
る。すなわち、加熱によりシリコン酸化物層の厚さを極
く薄く形成するだけで、それ以上の酸化物の形成を妨げ
ることができる。シリコン酸化物層の厚さは、加熱の時
間や加熱に要するエネルギー等を制御することにより、
デバイスの用途に応じて制御できる。
【０００９】ここで、以下の説明においては加熱による
シリコン酸化物と自然酸化物の区別のため、自然酸化物
を指す場合は「自然酸化物」と明記することとし、その
他の「シリコン酸化物」や「酸化膜」等の語には、特に
明記した場合を除き自然酸化物を含まないこととする。
シリコン酸化物と自然酸化物の区別のため、自然酸化物
を指す場合は「自然酸化物」と明記することとし、その
他の「シリコン酸化物」や「酸化膜」等の語には、特に
明記した場合を除き自然酸化物を含まないこととする。
【００１０】なお、加熱により形成した酸化物膜の厚さ
に対しての電流と電圧の関係を、図３に示した。これ
は、J. Physics, D. Appl. Phys., 45, 9934 (1974), "
Studies of tunnel MOS diodes, I, Interface effect
in silicon schottky diodes"に記載されているもので
あり、ＭＩＳトンネルダイオードにおけるシリコン酸化
物の厚みに対する電流及び電圧の変化を表すグラフであ
る。シリコン酸化物の厚さｄをパラメータとして、縦軸
が電流、横軸が電圧を表している。
に対しての電流と電圧の関係を、図３に示した。これ
は、J. Physics, D. Appl. Phys., 45, 9934 (1974), "
Studies of tunnel MOS diodes, I, Interface effect
in silicon schottky diodes"に記載されているもので
あり、ＭＩＳトンネルダイオードにおけるシリコン酸化
物の厚みに対する電流及び電圧の変化を表すグラフであ
る。シリコン酸化物の厚さｄをパラメータとして、縦軸
が電流、横軸が電圧を表している。
【００１１】加熱により形成されるシリコン酸化物の厚
さは、トンネル電流により十分低い抵抗を得るような厚
さであればよい。具体的には、１〜１００オングストロ
ーム（０．１〜１０ｎｍ）程度あればよく、好ましくは
１０〜３０オングストローム（１〜３ｎｍ）である。
さは、トンネル電流により十分低い抵抗を得るような厚
さであればよい。具体的には、１〜１００オングストロ
ーム（０．１〜１０ｎｍ）程度あればよく、好ましくは
１０〜３０オングストローム（１〜３ｎｍ）である。
【００１２】このように、本発明によれば、酸化物の厚
さを適切な範囲に制御することができるため、アスペク
ト比の高いコンタクトホールホールに対して有用なＣＶ
Ｄにより金属膜を堆積する際、良好な接触抵抗を得るこ
とが可能となる。
さを適切な範囲に制御することができるため、アスペク
ト比の高いコンタクトホールホールに対して有用なＣＶ
Ｄにより金属膜を堆積する際、良好な接触抵抗を得るこ
とが可能となる。
【００１３】ここで、加熱により形成したシリコン酸化
物の表面は親水性になっており、疎水性のシリコン表面
上に比べて微粒子等の付着物の除去性が高いことは一般
によく知られている。従って、加熱によりシリコン酸化
物膜を形成後そのままの状態で基板を保存しても、さほ
ど問題は生じない。
物の表面は親水性になっており、疎水性のシリコン表面
上に比べて微粒子等の付着物の除去性が高いことは一般
によく知られている。従って、加熱によりシリコン酸化
物膜を形成後そのままの状態で基板を保存しても、さほ
ど問題は生じない。
【００１４】さらに、不純物濃度の低い半導体において
は、直に金属を接触させるよりは、絶縁層を介して接触
させた方が、より低抵抗な接触が得られる事が一般に知
られている。半導体に金属を直に接触させた場合、半導
体の表面には多数の界面準位が形成され、これが電気的
な障壁となる。これに対し、良好な絶縁層を表面に設け
ることにより、この障壁は大幅に縮小される。このた
め、従来は、金属膜の堆積後、半導体基板の合金層を形
成するアニール工程が必要となっていた。これに対し、
本発明では、このようなアニール工程の必要がなくな
る。また、前述のように、不純物をドープした半導体表
面は熱を受けることにより表面の不純物が減少する問題
があるが、本発明の方法を採用することにより、加熱は
短時間で終了するため、不純物の偏析の問題が低減され
る。
は、直に金属を接触させるよりは、絶縁層を介して接触
させた方が、より低抵抗な接触が得られる事が一般に知
られている。半導体に金属を直に接触させた場合、半導
体の表面には多数の界面準位が形成され、これが電気的
な障壁となる。これに対し、良好な絶縁層を表面に設け
ることにより、この障壁は大幅に縮小される。このた
め、従来は、金属膜の堆積後、半導体基板の合金層を形
成するアニール工程が必要となっていた。これに対し、
本発明では、このようなアニール工程の必要がなくな
る。また、前述のように、不純物をドープした半導体表
面は熱を受けることにより表面の不純物が減少する問題
があるが、本発明の方法を採用することにより、加熱は
短時間で終了するため、不純物の偏析の問題が低減され
る。
【００１５】次に、プロセスの条件について説明する。
【００１６】シリコン表面の加熱処理には、取扱いの簡
便性の点から、ＵＶランプによる加熱を用いることが好
ましい。ＵＶランプは、加熱室（チャンバ）の中に設置
されても、外に設置されてもよい。
便性の点から、ＵＶランプによる加熱を用いることが好
ましい。ＵＶランプは、加熱室（チャンバ）の中に設置
されても、外に設置されてもよい。
【００１７】また、上述のＵＶランプによる加熱の他、
ファーネス内での加熱、スチームによる加熱や、ＲＴＰ
(rapid thermal processing)による加熱を用いてもよ
い。この中で、酸化物膜の表面が滑らかに得られるとい
う点から、ＲＴＰによる加熱が好ましい。
ファーネス内での加熱、スチームによる加熱や、ＲＴＰ
(rapid thermal processing)による加熱を用いてもよ
い。この中で、酸化物膜の表面が滑らかに得られるとい
う点から、ＲＴＰによる加熱が好ましい。
【００１８】加熱中は、基板は酸素を有する雰囲気下に
置かれる。この雰囲気は大気でもよいが、酸化反応を促
進する点から、酸素（Ｏ2）又はオゾン（Ｏ3）の雰囲気
が好ましい。特に、オゾン雰囲気においては、加熱によ
り、酸化物の形成と同時に残留レジストのアッシングも
行うことができる。また、酸素又はオゾンの雰囲気は、
アルゴンやヘリウム等の不活性ガスや窒素ガス等の希釈
ガスを含んでいてもよい。
置かれる。この雰囲気は大気でもよいが、酸化反応を促
進する点から、酸素（Ｏ2）又はオゾン（Ｏ3）の雰囲気
が好ましい。特に、オゾン雰囲気においては、加熱によ
り、酸化物の形成と同時に残留レジストのアッシングも
行うことができる。また、酸素又はオゾンの雰囲気は、
アルゴンやヘリウム等の不活性ガスや窒素ガス等の希釈
ガスを含んでいてもよい。
【００１９】シリコン表面の加熱の時間は、十分な酸化
物膜を形成するため、１秒以上、好ましくは５秒以上、
更に好ましくは１０秒以上である。但し、この時間は、
ＵＶランプの出力や基板とＵＶランプの距離等の操作条
件に大きく依存する。また、デバイス自体に影響を与え
ない範囲であれば、加熱の時間を十分長くとっても問題
ない。加熱中の圧力は、１０ミリトール以上、好ましく
は１００ミリトール以上であり、大気圧の数倍以下〜数
十倍程度以下であればよい。
物膜を形成するため、１秒以上、好ましくは５秒以上、
更に好ましくは１０秒以上である。但し、この時間は、
ＵＶランプの出力や基板とＵＶランプの距離等の操作条
件に大きく依存する。また、デバイス自体に影響を与え
ない範囲であれば、加熱の時間を十分長くとっても問題
ない。加熱中の圧力は、１０ミリトール以上、好ましく
は１００ミリトール以上であり、大気圧の数倍以下〜数
十倍程度以下であればよい。
【００２０】本発明が適用可能な半導体は、上述のシリ
コンの他に、シリコンカーバイド（ＳｉＣ）及びゲルマ
ニウム（Ｇｅ）を挙げることができる。
コンの他に、シリコンカーバイド（ＳｉＣ）及びゲルマ
ニウム（Ｇｅ）を挙げることができる。
【００２１】また、半導体がシリコンである場合は、ア
モルファスシリコンであっても結晶性シリコンであって
もよい。また、ノンドープシリコンであってもドープシ
リコンであってもよい。但し、金属との良好なコンタク
トを形成する点から、多少ライトドープとすることが好
ましい場合がある。
モルファスシリコンであっても結晶性シリコンであって
もよい。また、ノンドープシリコンであってもドープシ
リコンであってもよい。但し、金属との良好なコンタク
トを形成する点から、多少ライトドープとすることが好
ましい場合がある。
【００２２】なお、本発明の実施には、様々なタイプの
半導体製造装置を用いることが可能である。中央に基板
移送用チャンバを備えるクラスタツールタイプの半導体
製造システムでもよいし、インラインタイプの半導体製
造システムでもよい。
半導体製造装置を用いることが可能である。中央に基板
移送用チャンバを備えるクラスタツールタイプの半導体
製造システムでもよいし、インラインタイプの半導体製
造システムでもよい。
【００２３】
【実施例】以下、添付の図面を参照して、本発明の好ま
しい実施例について説明する。なお、図面中同一の符号
には同一の要素が対応し、重複する説明は省略される。
しい実施例について説明する。なお、図面中同一の符号
には同一の要素が対応し、重複する説明は省略される。
【００２４】図１は、本発明に従った典型的な工程を示
すフローチャートである。図２は、図１に示されるフロ
ーチャートに従って処理された半導体基板の断面図であ
り、図１の工程に対応する基板の変化を示す。本実施例
では、クラスタツールタイプの半導体製造システムを用
いた。各プロセス間における基板の移送は、クラスタツ
ールの中央部の移送チャンバを介して行われた。
すフローチャートである。図２は、図１に示されるフロ
ーチャートに従って処理された半導体基板の断面図であ
り、図１の工程に対応する基板の変化を示す。本実施例
では、クラスタツールタイプの半導体製造システムを用
いた。各プロセス間における基板の移送は、クラスタツ
ールの中央部の移送チャンバを介して行われた。
【００２５】図２（ａ）に示すように、先ず、ＳｉＯ2
層２及びＢＰＳＧ（ホウリン珪酸ガラス）層３が形成さ
れたシリコン基板１に対し、ポリシリコン(Poly Si)の
ハードマスク４を成膜した。次いで、フォトレジストを
ハードマスク４の上に塗布し、露光、現像の後、ハード
マスク用ポリシリコン４をエッチングし、コンタクトホ
ール形成用のハードマスク４が形成された（図２
（ｂ））。
層２及びＢＰＳＧ（ホウリン珪酸ガラス）層３が形成さ
れたシリコン基板１に対し、ポリシリコン(Poly Si)の
ハードマスク４を成膜した。次いで、フォトレジストを
ハードマスク４の上に塗布し、露光、現像の後、ハード
マスク用ポリシリコン４をエッチングし、コンタクトホ
ール形成用のハードマスク４が形成された（図２
（ｂ））。
【００２６】次に、フッ素系エッチャントガスを用い
て、ＢＰＳＧ層３及びＳｉＯ2層２のハードマスクで保
護されない部分をエッチングして、コンタクトホール５
を形成した（図２（ｃ））。このとき、コンタクトホー
ル５の底部は、シリコン１が露出している。
て、ＢＰＳＧ層３及びＳｉＯ2層２のハードマスクで保
護されない部分をエッチングして、コンタクトホール５
を形成した（図２（ｃ））。このとき、コンタクトホー
ル５の底部は、シリコン１が露出している。
【００２７】コンタクトホール５を形成した直後に、移
送チャンバを介して真空を破らずに基板を加熱チャンバ
に移送した。加熱チャンバの内部には、ＵＶランプが設
置されており、基板表面にＵＶを照射して表面を加熱で
きるようになっている。加熱チャンバ内をオゾン
（Ｏ3）雰囲気とし、移送されたコンタクトホール形成
後の基板の表面をＵＶランプで１０秒程度加熱し、コン
タクトホール５の底部のシリコン露出面に、厚さ３０オ
ングストローム程度のシリコン酸化物膜６が形成された
（図２（ｄ））。
送チャンバを介して真空を破らずに基板を加熱チャンバ
に移送した。加熱チャンバの内部には、ＵＶランプが設
置されており、基板表面にＵＶを照射して表面を加熱で
きるようになっている。加熱チャンバ内をオゾン
（Ｏ3）雰囲気とし、移送されたコンタクトホール形成
後の基板の表面をＵＶランプで１０秒程度加熱し、コン
タクトホール５の底部のシリコン露出面に、厚さ３０オ
ングストローム程度のシリコン酸化物膜６が形成された
（図２（ｄ））。
【００２８】次いで、基板を下地層用のＣＶＤチャンバ
に移送し、下地層としてＴｉ／ＴｉＮ膜７を熱ＣＶＤに
より形成した。次いで、基板をタングステン成膜用のＣ
ＶＤチャンバに移送し、ＷＦ6を原料にブランケットタ
ングステン層８を堆積し、コンタクトホール５を埋め込
んだ（図２（ｅ））。なお、本実施例では行わなかった
が、ＢＰＳＧ層及びＳｉＯ2層のエッチング工程の後、
あるいはＵＶランプによる加熱工程の後、任意、洗浄工
程を行ってもよい。また、Ｔｉ／ＴｉＮ膜の形成後に、
下地層の濡れ性を高めるためアニールを行ってもよい。
に移送し、下地層としてＴｉ／ＴｉＮ膜７を熱ＣＶＤに
より形成した。次いで、基板をタングステン成膜用のＣ
ＶＤチャンバに移送し、ＷＦ6を原料にブランケットタ
ングステン層８を堆積し、コンタクトホール５を埋め込
んだ（図２（ｅ））。なお、本実施例では行わなかった
が、ＢＰＳＧ層及びＳｉＯ2層のエッチング工程の後、
あるいはＵＶランプによる加熱工程の後、任意、洗浄工
程を行ってもよい。また、Ｔｉ／ＴｉＮ膜の形成後に、
下地層の濡れ性を高めるためアニールを行ってもよい。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
集積度の高い半導体デバイスの多層配線において、絶縁
層を介して半導体と配線との良好な接触を得る半導体製
造方法が提供される。また、本発明によれば、余分な洗
浄工程及びアニール工程を必要としない簡略化された工
程により、高い生産性及び歩留まりを実現する半導体製
造方法が提供される。また、本発明によれば、比較的低
抵抗な半導体に対して、アニール処理を経ずに良好な電
気的接触を得ることができる半導体製造方法が提供され
る。
集積度の高い半導体デバイスの多層配線において、絶縁
層を介して半導体と配線との良好な接触を得る半導体製
造方法が提供される。また、本発明によれば、余分な洗
浄工程及びアニール工程を必要としない簡略化された工
程により、高い生産性及び歩留まりを実現する半導体製
造方法が提供される。また、本発明によれば、比較的低
抵抗な半導体に対して、アニール処理を経ずに良好な電
気的接触を得ることができる半導体製造方法が提供され
る。
【図１】本発明の好ましい実施例におけるフローチャー
トである。
トである。
【図２】本発明の好ましい実施例に従って処理された基
板の断面図である。
板の断面図である。
【図３】ＭＩＳトンネルダイオードにおけるシリコン酸
化物の厚みに対する電流及び電圧の変化を表すグラフで
ある。
化物の厚みに対する電流及び電圧の変化を表すグラフで
ある。
１…Ｓｉ基板、２…ＳｉＯ２、３…ＢＰＳＧ、４…ハー
ドマスク、５…コンタクトホール、６…加熱によるシリ
コン酸化物層、７…Ｔｉ／ＴｉＮ、８…ブランケットタ
ングステン。
ドマスク、５…コンタクトホール、６…加熱によるシリ
コン酸化物層、７…Ｔｉ／ＴｉＮ、８…ブランケットタ
ングステン。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 広瀬 満 千葉県成田市新泉14−３野毛平工業団地内 アプライド マテリアルズ ジャパン 株式会社内 Ｆターム(参考） 4M104 AA01 AA02 AA03 AA08 AA09 BB14 CC01 DD08 DD16 DD19 DD22 DD29 DD43 EE02 EE14 FF17 FF18 FF22 GG09 GG13 HH13 HH15 HH20 5F033 GG01 HH18 HH19 HH33 JJ18 JJ19 JJ33 KK01 MM12 MM13 NN06 NN07 NN12 PP09 QQ37 QQ73 QQ82 QQ85 QQ89 QQ98 RR04 SS25 WW02 XX09 XX33
Claims (8)
- 【請求項１】 半導体層の上に絶縁層を形成し、前記絶
縁層の一部を、前記半導体層の表面の一部が露出するま
で除去して、前記半導体層の露出表面を底面とするコン
タクトホールを形成し、 前記半導体層の前記露出表面を加熱して、前記露出表面
に該半導体の酸化物の膜を形成し、 前記コンタクトホールを金属で埋め込み更に金属が前記
絶縁層の上を覆うように、金属を堆積する半導体装置の
製造方法。 - 【請求項２】 前記露出表面の加熱が、紫外線ランプの
照射により行われる請求項１に記載の半導体装置の製造
方法。 - 【請求項３】 前記露出表面の加熱が、酸素（Ｏ2）又
はオゾン（Ｏ3）の雰囲気下で行われる請求項１に記載
の半導体装置の製造方法。 - 【請求項４】 前記露出表面の加熱が１秒間以上行われ
る請求項１に記載の半導体装置の製造方法。 - 【請求項５】 前記酸化物の膜の厚さが、０．１〜１０
ｎｍである請求項１に記載の半導体装置の製造方法。 - 【請求項６】 前記半導体がシリコンである請求項１〜
５のいずれかに記載の半導体装置の製造方法。 - 【請求項７】 前記半導体が、シリコンカーバイド（Ｓ
ｉＣ）とゲルマニウムとから成る群より選択される請求
項１〜５のいずれかに記載の半導体装置の製造方法。 - 【請求項８】 前記シリコンが、ドープシリコンである
請求項６に記載の半導体装置の製造方法。
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100443351B1 (ko) * | 2001-12-29 | 2004-08-09 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택홀 형성방법 |
| WO2009031502A1 (ja) * | 2007-09-03 | 2009-03-12 | The University Of Tokyo | 半導体装置及びその製造方法 |
| JP2012508989A (ja) * | 2008-12-19 | 2012-04-12 | インテル コーポレイション | 金属−絶縁体−半導体トンネリングコンタクト |
| US10833199B2 (en) | 2016-11-18 | 2020-11-10 | Acorn Semi, Llc | Nanowire transistor with source and drain induced by electrical contacts with negative Schottky barrier height |
| US10872964B2 (en) | 2016-06-17 | 2020-12-22 | Acorn Semi, Llc | MIS contact structure with metal oxide conductor |
| US10879366B2 (en) | 2011-11-23 | 2020-12-29 | Acorn Semi, Llc | Metal contacts to group IV semiconductors by inserting interfacial atomic monolayers |
| US10937880B2 (en) | 2002-08-12 | 2021-03-02 | Acorn Semi, Llc | Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
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-
1999
- 1999-01-20 JP JP11012078A patent/JP2000216241A/ja not_active Withdrawn
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100443351B1 (ko) * | 2001-12-29 | 2004-08-09 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택홀 형성방법 |
| US10937880B2 (en) | 2002-08-12 | 2021-03-02 | Acorn Semi, Llc | Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US11355613B2 (en) | 2002-08-12 | 2022-06-07 | Acorn Semi, Llc | Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US11056569B2 (en) | 2002-08-12 | 2021-07-06 | Acorn Semi, Llc | Method for depinning the fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US11043571B2 (en) | 2002-08-12 | 2021-06-22 | Acorn Semi, Llc | Insulated gate field effect transistor having passivated schottky barriers to the channel |
| US11018237B2 (en) | 2002-08-12 | 2021-05-25 | Acorn Semi, Llc | Method for depinning the fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
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| WO2009031502A1 (ja) * | 2007-09-03 | 2009-03-12 | The University Of Tokyo | 半導体装置及びその製造方法 |
| JP2009059996A (ja) * | 2007-09-03 | 2009-03-19 | Univ Of Tokyo | 半導体装置及びその製造方法 |
| US8952541B2 (en) | 2008-12-19 | 2015-02-10 | Intel Corporation | Method of fabricating metal-insulator-semiconductor tunneling contacts using conformal deposition and thermal growth processes |
| US9437706B2 (en) | 2008-12-19 | 2016-09-06 | Intel Corporation | Method of fabricating metal-insulator-semiconductor tunneling contacts using conformal deposition and thermal growth processes |
| JP2012508989A (ja) * | 2008-12-19 | 2012-04-12 | インテル コーポレイション | 金属−絶縁体−半導体トンネリングコンタクト |
| US10879366B2 (en) | 2011-11-23 | 2020-12-29 | Acorn Semi, Llc | Metal contacts to group IV semiconductors by inserting interfacial atomic monolayers |
| US11610974B2 (en) | 2011-11-23 | 2023-03-21 | Acorn Semi, Llc | Metal contacts to group IV semiconductors by inserting interfacial atomic monolayers |
| US11804533B2 (en) | 2011-11-23 | 2023-10-31 | Acorn Semi, Llc | Metal contacts to group IV semiconductors by inserting interfacial atomic monolayers |
| US10872964B2 (en) | 2016-06-17 | 2020-12-22 | Acorn Semi, Llc | MIS contact structure with metal oxide conductor |
| US11843040B2 (en) | 2016-06-17 | 2023-12-12 | Acorn Semi, Llc | MIS contact structure with metal oxide conductor |
| US10833199B2 (en) | 2016-11-18 | 2020-11-10 | Acorn Semi, Llc | Nanowire transistor with source and drain induced by electrical contacts with negative Schottky barrier height |
| US11462643B2 (en) | 2016-11-18 | 2022-10-04 | Acorn Semi, Llc | Nanowire transistor with source and drain induced by electrical contacts with negative Schottky barrier height |
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