JPH0258248A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0258248A JPH0258248A JP20903688A JP20903688A JPH0258248A JP H0258248 A JPH0258248 A JP H0258248A JP 20903688 A JP20903688 A JP 20903688A JP 20903688 A JP20903688 A JP 20903688A JP H0258248 A JPH0258248 A JP H0258248A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、半導体装置の製造方法に関するものである。
[従来の技術]
従来の半導体装置の製造方法の一部を第2図に示す。
従来、例えばMO6型トシトランジスター構造する半導
体装置の製造方法における素子分離方法は、いわゆるL
OGO3(Local 0xidation of
5ilicon)法によッテいた。このLOCO8
法による素子分離方法の概要を以下に説明する。
体装置の製造方法における素子分離方法は、いわゆるL
OGO3(Local 0xidation of
5ilicon)法によッテいた。このLOCO8
法による素子分離方法の概要を以下に説明する。
例えば、N型のシリコン基板上201上に例えば、第1
酸化シリコン膜202を400人形成させた後、続いて
窒化シリコン膜203を1500A CVD(Che
mical VapourDeposition)
法によって堆積させ、フォトリソグラフィーによって窒
化シリコン203上を開孔し、ドライエツチングによっ
て窒化シリコン層203を除去した後、 (第2図(a
))950°C水蒸気雰囲気中で酸化して第2酸化シリ
コンJi 204を1ミクロン成長させていた。この酸
化工程により、酸素は窒化シリコン膜中を拡散しないた
めに窒化シリコン下の領域には、酸化シリコン膜が形成
されず、逆に窒化シリコン膜を除去した領域では、酸化
シリコン膜が1ミクロン成長することによって素子の分
離M域を形成していた。
酸化シリコン膜202を400人形成させた後、続いて
窒化シリコン膜203を1500A CVD(Che
mical VapourDeposition)
法によって堆積させ、フォトリソグラフィーによって窒
化シリコン203上を開孔し、ドライエツチングによっ
て窒化シリコン層203を除去した後、 (第2図(a
))950°C水蒸気雰囲気中で酸化して第2酸化シリ
コンJi 204を1ミクロン成長させていた。この酸
化工程により、酸素は窒化シリコン膜中を拡散しないた
めに窒化シリコン下の領域には、酸化シリコン膜が形成
されず、逆に窒化シリコン膜を除去した領域では、酸化
シリコン膜が1ミクロン成長することによって素子の分
離M域を形成していた。
(第2図(b))
[発明が解決しようとする課題臭枡士爵]しかし、前述
の従来技術による素子分離方法では、第2酸化シリコン
膜204を形成する際酸素の横方向拡散によって酸化シ
リコン膜が窒化シリコン膜下にまで成長する、いわゆる
バーズビーク(bird’ s beak)205が
形成される。
の従来技術による素子分離方法では、第2酸化シリコン
膜204を形成する際酸素の横方向拡散によって酸化シ
リコン膜が窒化シリコン膜下にまで成長する、いわゆる
バーズビーク(bird’ s beak)205が
形成される。
このバーズビークは、前記の従来例では、長さ1ミクロ
ンにもなるため素子の微細化を進める上での障害の一つ
になっていた。
ンにもなるため素子の微細化を進める上での障害の一つ
になっていた。
そこで、本発明は、従来のこの様な問題点を解決するも
ので、その目的とするところは、バーズビークをなくし
て素子間のアイソレーション領域をできるだけ狭い幅に
形成することを目的とする製造方法を提案するものであ
る。
ので、その目的とするところは、バーズビークをなくし
て素子間のアイソレーション領域をできるだけ狭い幅に
形成することを目的とする製造方法を提案するものであ
る。
[課題を解決するための手段]
本発明の半導体装置の製造方法は、半導体装置の製造方
法において、少なくとも、絶縁体基板上に第1絶縁膜を
被着する工程と、該第1絶縁膜を選択的にエツチングし
て該第1絶縁膜からなる凸形隔壁を形成する工程と、該
凸形隔壁を含む絶縁体基板上に多結晶半導体膜を被着す
る工程と、該凸形絶縁膜の上面のみ多結晶半導体を除去
する工程と、該多結晶半導体膜を単結晶半導体膜にする
工程と、該単結晶半導体膜上に半導体エピタキシャル層
を成長させ上記凸形隔壁を埋没させる工程からなること
を特徴とする。
法において、少なくとも、絶縁体基板上に第1絶縁膜を
被着する工程と、該第1絶縁膜を選択的にエツチングし
て該第1絶縁膜からなる凸形隔壁を形成する工程と、該
凸形隔壁を含む絶縁体基板上に多結晶半導体膜を被着す
る工程と、該凸形絶縁膜の上面のみ多結晶半導体を除去
する工程と、該多結晶半導体膜を単結晶半導体膜にする
工程と、該単結晶半導体膜上に半導体エピタキシャル層
を成長させ上記凸形隔壁を埋没させる工程からなること
を特徴とする。
[実施例]
第1図は、本発明の半導体装置の製造方法における実施
例である。以下第1図にもとすき本発明の製造方法の一
例を具体的に示す。
例である。以下第1図にもとすき本発明の製造方法の一
例を具体的に示す。
絶縁体基板として例えば酸化シリコン基板101上に、
第1酸化シリコン膜102をCVD法によって1ミクロ
ン堆積した、次にフォトリソグラフィーによって 所望
のバターニングを行ったのち、ドライエツチングによっ
て第1酸化シリコン膜膜103をエツチングして、凸形
隔壁を形成させた。 (第1図(a))この時のエツチ
ング条件は、ヘリウム2.5 (cc/m1n) C
HF30.3(cc/m1n)C2Fa0.4 (cc
/min)soow 圧力10torrであった。
第1酸化シリコン膜102をCVD法によって1ミクロ
ン堆積した、次にフォトリソグラフィーによって 所望
のバターニングを行ったのち、ドライエツチングによっ
て第1酸化シリコン膜膜103をエツチングして、凸形
隔壁を形成させた。 (第1図(a))この時のエツチ
ング条件は、ヘリウム2.5 (cc/m1n) C
HF30.3(cc/m1n)C2Fa0.4 (cc
/min)soow 圧力10torrであった。
次に、多結晶半導体膜として例えば、多結晶シリコン膜
103をCVD法によって1000人堆積した。このと
きの堆積条件は、650″Cにてシラン(SzH,)の
熱分解によって行われた。
103をCVD法によって1000人堆積した。このと
きの堆積条件は、650″Cにてシラン(SzH,)の
熱分解によって行われた。
次に、レジストを塗布し、ドライエツチングによってエ
ッチバックして凸形隔壁上部の多結晶シリコン膜のみを
エツチングした後、レジストを除去した。(第1図(b
)) つぎに、5WのCO2レーザー光線を照射して多結晶シ
リコン膜を単結晶シリコン膜にした。
ッチバックして凸形隔壁上部の多結晶シリコン膜のみを
エツチングした後、レジストを除去した。(第1図(b
)) つぎに、5WのCO2レーザー光線を照射して多結晶シ
リコン膜を単結晶シリコン膜にした。
この後、たとえば 半導体エピタキシャル層としてN形
シリコン屡を単結晶シリコン層上にエピタキシャル成長
させ、凸形隔壁を埋没させて素子分離領域を形成させた
。(第1図(d))このときのエピタキシャル成長条件
は、1100℃でシランガス、水素ガス減圧雰囲気中で
、1マイクロメートルの厚さであった。この後、例えば
MOSデバイスをN型シリコン層105上に形成した。
シリコン屡を単結晶シリコン層上にエピタキシャル成長
させ、凸形隔壁を埋没させて素子分離領域を形成させた
。(第1図(d))このときのエピタキシャル成長条件
は、1100℃でシランガス、水素ガス減圧雰囲気中で
、1マイクロメートルの厚さであった。この後、例えば
MOSデバイスをN型シリコン層105上に形成した。
(第1図(d))
以上、本発明の実施例を具体的にしめした。しかし、こ
の実施例は、あくまで一実施例であり例えば、絶縁体基
板として 窒化シリコン、アルミナ膜、サファイア、ダ
イヤモンドなどであってもよい。また多結晶半導体とし
てシリコン膜の代わりに、主成分としてゲルマニウムな
どの4族半導体、ガリウムヒソ、ガリウムリン、インジ
ウムリン、アルミニウムガリウムヒソなどの3−5族化
合物半導体、または、2−6族化合物半導体、もしくは
その組合せであってもよい。
の実施例は、あくまで一実施例であり例えば、絶縁体基
板として 窒化シリコン、アルミナ膜、サファイア、ダ
イヤモンドなどであってもよい。また多結晶半導体とし
てシリコン膜の代わりに、主成分としてゲルマニウムな
どの4族半導体、ガリウムヒソ、ガリウムリン、インジ
ウムリン、アルミニウムガリウムヒソなどの3−5族化
合物半導体、または、2−6族化合物半導体、もしくは
その組合せであってもよい。
さらに、エピタキシャル成長させたN形シリコン層のか
わりに、主成分としてゲルマニウムなどの4族半導体、
ガリウムヒソ、ガリウムリン、インジウムリン、アルミ
ニウムガリウムヒソなどの3−5族化合物半導体、また
は、2−6族化合物半導体、もしくはその組合せであっ
てもよい。
わりに、主成分としてゲルマニウムなどの4族半導体、
ガリウムヒソ、ガリウムリン、インジウムリン、アルミ
ニウムガリウムヒソなどの3−5族化合物半導体、また
は、2−6族化合物半導体、もしくはその組合せであっ
てもよい。
[発明の効果]
以上のような本発明によれば、素子の活性領域と素子の
分離領域は、従来は、例えば 1.2/1.5 マイ
クロメートルであったものが、1゜570、 8 マ
イクロメートルに縮小できた。
分離領域は、従来は、例えば 1.2/1.5 マイ
クロメートルであったものが、1゜570、 8 マ
イクロメートルに縮小できた。
また、エピタキシャル成長を行う領域は、単結晶化して
いるために、欠陥のないエピタキシャル層を形成できた
。
いるために、欠陥のないエピタキシャル層を形成できた
。
絶縁体基板
第1絶縁体
多結晶半導体
単結晶半導体
エピタキシャル層
ゲート絶縁膜
ゲート電極
拡散層
第1
シリコン基板
第2酸化シリコン膜
窒化シリコン膜
第2酸化シリコン膜
バーズビーク
以上
出願人 セイコーエプソン株式会社
代理人 弁理士 上柳雅誉 他1名
第2m
Claims (1)
- 半導体装置の製造方法において、少なくとも、絶縁体基
板上に第1絶縁膜を被着する工程と、該第1絶縁膜を選
択的にエッチングして該第1絶縁膜からなる凸形隔壁を
形成する工程と、該凸形隔壁を含む絶縁体基板上に多結
晶半導体膜を被着する工程と、該凸形絶縁膜の上面のみ
多結晶半導体を除去する工程と、該多結晶半導体膜を単
結晶半導体膜にする工程と、該単結晶半導体膜上に半導
体エピタキシャル層を成長させ上記凸形隔壁を埋没させ
る工程からなることを特徴とする半導体装置の製造方法
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20903688A JPH0258248A (ja) | 1988-08-23 | 1988-08-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20903688A JPH0258248A (ja) | 1988-08-23 | 1988-08-23 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0258248A true JPH0258248A (ja) | 1990-02-27 |
Family
ID=16566192
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20903688A Pending JPH0258248A (ja) | 1988-08-23 | 1988-08-23 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0258248A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006099354A1 (en) * | 2005-03-11 | 2006-09-21 | Vishay-Siliconix | Narrow semiconductor trench structure |
US8409954B2 (en) | 2006-03-21 | 2013-04-02 | Vishay-Silconix | Ultra-low drain-source resistance power MOSFET |
US9425043B2 (en) | 2005-12-22 | 2016-08-23 | Vishay-Siliconix | High mobility power metal-oxide semiconductor field-effect transistors |
US10354920B2 (en) | 2011-11-22 | 2019-07-16 | Taiwan Semiconductor Manufacturing Company | Methods and apparatus for MOS capacitors in replacement gate process |
-
1988
- 1988-08-23 JP JP20903688A patent/JPH0258248A/ja active Pending
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006099354A1 (en) * | 2005-03-11 | 2006-09-21 | Vishay-Siliconix | Narrow semiconductor trench structure |
US9412833B2 (en) | 2005-03-11 | 2016-08-09 | Vishay-Siliconix | Narrow semiconductor trench structure |
US9685524B2 (en) | 2005-03-11 | 2017-06-20 | Vishay-Siliconix | Narrow semiconductor trench structure |
US9425043B2 (en) | 2005-12-22 | 2016-08-23 | Vishay-Siliconix | High mobility power metal-oxide semiconductor field-effect transistors |
US9437424B2 (en) | 2005-12-22 | 2016-09-06 | Vishay-Siliconix | High mobility power metal-oxide semiconductor field-effect transistors |
US8409954B2 (en) | 2006-03-21 | 2013-04-02 | Vishay-Silconix | Ultra-low drain-source resistance power MOSFET |
US9887266B2 (en) | 2006-03-21 | 2018-02-06 | Vishay-Siliconix | Ultra-low drain-source resistance power MOSFET |
US10354920B2 (en) | 2011-11-22 | 2019-07-16 | Taiwan Semiconductor Manufacturing Company | Methods and apparatus for MOS capacitors in replacement gate process |
US10720361B2 (en) | 2011-11-22 | 2020-07-21 | Taiwan Semiconductor Manufacturing Company | Methods and apparatus for MOS capacitors in replacement gate process |
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