JPS6112018A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6112018A JPS6112018A JP13117684A JP13117684A JPS6112018A JP S6112018 A JPS6112018 A JP S6112018A JP 13117684 A JP13117684 A JP 13117684A JP 13117684 A JP13117684 A JP 13117684A JP S6112018 A JPS6112018 A JP S6112018A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法、特に素子間分離法に関
するものである。
するものである。
従来この種の技術としては、第１図に示すようにシリコ
ン基板１上にシリコン酸化膜２を形成し、素子活性領域
となる部分を窓明は後、この領域に選択エピタキシャル
法によりシリコン膜３を成長させていた。
ン基板１上にシリコン酸化膜２を形成し、素子活性領域
となる部分を窓明は後、この領域に選択エピタキシャル
法によりシリコン膜３を成長させていた。
しかしながら、この方法の場合、シリコン酸化膜２との
境界領域のシリコン膜３には結晶欠陥が入り、ここにバ
イゼーラ系の素子あるいはＭＯＳ系のダイナミックＲＡ
Ｍ等を作った場合、結晶欠陥による生成再結合電流が多
くなり、素子の動作を行なわせることができなくなる。
境界領域のシリコン膜３には結晶欠陥が入り、ここにバ
イゼーラ系の素子あるいはＭＯＳ系のダイナミックＲＡ
Ｍ等を作った場合、結晶欠陥による生成再結合電流が多
くなり、素子の動作を行なわせることができなくなる。
このため、シリコン酸化膜２の側壁から光分離れた部分
に素子を形成しなければならず、素子活性領域の微細化
ができ々くな９、高密度、高集積および高速のＬＳＩを
作ること線困難であるとともに、その場合でも製造歩留
りおよび素子の信頼性が低下する欠点があった。
に素子を形成しなければならず、素子活性領域の微細化
ができ々くな９、高密度、高集積および高速のＬＳＩを
作ること線困難であるとともに、その場合でも製造歩留
りおよび素子の信頼性が低下する欠点があった。
本発明はこのような事情に鑑みてなされたもので、その
目的は、結晶欠陥の全くない素子活性領域を形成するこ
とにより、高密度、高集積、超高速の各種ＬＳＩの形成
を可能にする半導体装置の製造方法を提供することにあ
る。
目的は、結晶欠陥の全くない素子活性領域を形成するこ
とにより、高密度、高集積、超高速の各種ＬＳＩの形成
を可能にする半導体装置の製造方法を提供することにあ
る。
このような目的を達成するために、本発明は、単結晶基
板上全面に形成した絶縁性または半絶縁性薄膜を窓明は
後、窓明は領域周囲の上記薄膜側壁のみにいったん非晶
質半導体薄膜を形成し、これを単結晶化した後、引続き
単結晶半導体薄膜をエピタキシャル成長させるものであ
る。
板上全面に形成した絶縁性または半絶縁性薄膜を窓明は
後、窓明は領域周囲の上記薄膜側壁のみにいったん非晶
質半導体薄膜を形成し、これを単結晶化した後、引続き
単結晶半導体薄膜をエピタキシャル成長させるものであ
る。
すなわち、絶縁性または半絶縁性薄膜側壁を、欠陥のな
い単結晶半導体薄膜で覆った後に、エピタキシャル成長
を行ガうことから、全く欠陥のない素子活性領域の形成
が可能となる。以下、実施例を用いて本発明の詳細な説
明する。
い単結晶半導体薄膜で覆った後に、エピタキシャル成長
を行ガうことから、全く欠陥のない素子活性領域の形成
が可能となる。以下、実施例を用いて本発明の詳細な説
明する。
第２図は、本発明の一実施例を示す工程断面図でアシ、
以下、その製作プロセスを説明する。
以下、その製作プロセスを説明する。
はじめに、Ｐ形単結晶シリコン基板１に対しく第２図（
ａ） ’） 、通常の熱酸化法によってシリコン酸化膜
２を１＃ｌの厚さに形成した後、レジストでパターン形
成を行ない、次いで、ＣＦ４にＮ２を２０係混合したガ
スを用い、３Ｐａの圧力で１３．５６ＭＨｚの高周波で
電力密度を０．１６Ｗ／ｃｒｎ２ にし、リアクティブ
イオンエツチング（以下ＲＩＥと略記する）を行なって
、素子形成領域のみ、上記厚さ１薊のシリコン酸化膜２
を垂直に窓明は加工する（第２図（ｂ））。なお、熱酸
化によるシリコン酸化膜２０代シに、ポリシリコン膜、
その他誘電率が低く高周波分散の少ない絶縁性または半
絶縁性の膜として例えばアルミナ膜、シリコン窒化膜、
酸素または窒素をドーグしたシリコン膜などを用いるこ
ともできる。
ａ） ’） 、通常の熱酸化法によってシリコン酸化膜
２を１＃ｌの厚さに形成した後、レジストでパターン形
成を行ない、次いで、ＣＦ４にＮ２を２０係混合したガ
スを用い、３Ｐａの圧力で１３．５６ＭＨｚの高周波で
電力密度を０．１６Ｗ／ｃｒｎ２ にし、リアクティブ
イオンエツチング（以下ＲＩＥと略記する）を行なって
、素子形成領域のみ、上記厚さ１薊のシリコン酸化膜２
を垂直に窓明は加工する（第２図（ｂ））。なお、熱酸
化によるシリコン酸化膜２０代シに、ポリシリコン膜、
その他誘電率が低く高周波分散の少ない絶縁性または半
絶縁性の膜として例えばアルミナ膜、シリコン窒化膜、
酸素または窒素をドーグしたシリコン膜などを用いるこ
ともできる。
続いて、ＨＩＳ０４とＨ！ Ｏ，との混合液で洗浄後、
ＨＣｌとＨ，Ｏ，との混合液で煮沸洗浄を行なう。次に
、基板清浄化のため、同一炉中でＩＰａの圧力で酸素と
アルゴンとの混合ガスによるプラズマ処理を行な２い、
表面に吸着した炭素を除去し、引続きプラズマ電源を切
った後、炉の温度を１０５０℃に上昇させてＨｌ処理を
行ない、シリコン基板１表面上のシリコン酸化膜（図示
せず）を除去する。
ＨＣｌとＨ，Ｏ，との混合液で煮沸洗浄を行なう。次に
、基板清浄化のため、同一炉中でＩＰａの圧力で酸素と
アルゴンとの混合ガスによるプラズマ処理を行な２い、
表面に吸着した炭素を除去し、引続きプラズマ電源を切
った後、炉の温度を１０５０℃に上昇させてＨｌ処理を
行ない、シリコン基板１表面上のシリコン酸化膜（図示
せず）を除去する。
本に炉の温度を降下させ、同一炉中でＳｉＨ４ガスとＨ
３ガスを用い、熱励起形減圧ＣＶＤ法により５３０℃で
非晶質シリコンを０．１μｍ堆積する。続いて、５ｉＣ
ｔ４ガスを用い、３Ｐａの圧力で１３．５６ ＭＨｚの
高周波で電力密度を０．１６Ｗ／Ｃｒｎ”にして、０．
１μｍの非晶質シリコン膜のＲＩＥを行なう。この結果
、窓明けされた領域周囲のシリコン酸化膜２の側壁のみ
に、厚さがほぼ０．１μｍの非晶質シリコン膜４が残さ
れる（第２図（Ｃ））。
３ガスを用い、熱励起形減圧ＣＶＤ法により５３０℃で
非晶質シリコンを０．１μｍ堆積する。続いて、５ｉＣ
ｔ４ガスを用い、３Ｐａの圧力で１３．５６ ＭＨｚの
高周波で電力密度を０．１６Ｗ／Ｃｒｎ”にして、０．
１μｍの非晶質シリコン膜のＲＩＥを行なう。この結果
、窓明けされた領域周囲のシリコン酸化膜２の側壁のみ
に、厚さがほぼ０．１μｍの非晶質シリコン膜４が残さ
れる（第２図（Ｃ））。
続いて、Ｈ，８０４とＨ，ｏｓ との混合液で洗浄後
、ＨＣＬとＨ，Ｏ，との混合液で煮沸洗浄を行なう。次
に再び、基板清浄化のために、ＩＰ＆の圧力で酸素とア
ルゴンとを流量比で１ ： １００に混合したガスによ
るプラズマ処理を行なって表面に吸着した炭素を除去す
る。引続き、炉の温度を９５０℃にして非常に弱い高周
波電力を印加し、Ｈｌプラズマを発生させてシリコン基
板１表面上のシリコン酸化膜（図示せず）を除去する。
、ＨＣＬとＨ，Ｏ，との混合液で煮沸洗浄を行なう。次
に再び、基板清浄化のために、ＩＰ＆の圧力で酸素とア
ルゴンとを流量比で１ ： １００に混合したガスによ
るプラズマ処理を行なって表面に吸着した炭素を除去す
る。引続き、炉の温度を９５０℃にして非常に弱い高周
波電力を印加し、Ｈｌプラズマを発生させてシリコン基
板１表面上のシリコン酸化膜（図示せず）を除去する。
次に炉の温度を６００℃に下げ、Ｎ３中で３時間熱処理
を行ない、シリコン基板１の単結晶をシードにして非晶
質シリコン膜４を固相エピタキシャル成長させて単結晶
シリコン膜５とする（第２図（ｄ））。なお、レーザビ
ームまたは電子ビームによる液晶エピタキシャル法を用
いても、同様に非晶質シリコン単結晶化することができ
る。
を行ない、シリコン基板１の単結晶をシードにして非晶
質シリコン膜４を固相エピタキシャル成長させて単結晶
シリコン膜５とする（第２図（ｄ））。なお、レーザビ
ームまたは電子ビームによる液晶エピタキシャル法を用
いても、同様に非晶質シリコン単結晶化することができ
る。
次に、試料を空気中に取り出すことなく、非晶質シリコ
ンを堆積したと同一の炉中で、通常行なわれている選択
エピタキシャル成長法として、Ｓｉｎｇ Ｃｔ！＋水素
および塩酸を用い７’ｃ ９００℃での減圧ＣＶＤ法に
より、１μｍの単結晶シリコン膜６を成長させる（第２
図（ｅ））。この場合、シリコン酸化膜２の窓明は後直
ちにシリコン膜３をエピタキシャル成長させる従来法と
異なシ、シリコン酸化膜２の側壁は予め単結晶シリコン
膜５で覆っであるために、シリコン酸化膜２の窓の中は
通常・のホモエピタキシーと同じ状態となり、結晶欠陥
のない高品質の単結晶シリコン膜が、素子形成領域全体
にわたって得られる。
ンを堆積したと同一の炉中で、通常行なわれている選択
エピタキシャル成長法として、Ｓｉｎｇ Ｃｔ！＋水素
および塩酸を用い７’ｃ ９００℃での減圧ＣＶＤ法に
より、１μｍの単結晶シリコン膜６を成長させる（第２
図（ｅ））。この場合、シリコン酸化膜２の窓明は後直
ちにシリコン膜３をエピタキシャル成長させる従来法と
異なシ、シリコン酸化膜２の側壁は予め単結晶シリコン
膜５で覆っであるために、シリコン酸化膜２の窓の中は
通常・のホモエピタキシーと同じ状態となり、結晶欠陥
のない高品質の単結晶シリコン膜が、素子形成領域全体
にわたって得られる。
最後に、このようにして形成した素子形成領域に通常の
方法でＮ形不純物のリンを拡散することにより、Ｐ形シ
リコン基板１上に電気的に互いに分離された島を形成す
ることができる。
方法でＮ形不純物のリンを拡散することにより、Ｐ形シ
リコン基板１上に電気的に互いに分離された島を形成す
ることができる。
もちろん、本実施例のようなＰＮ接合分離法によらず、
素子形成領域の単結晶シリコン膜をシリコ／基板１と同
−導電形とじ： ３重拡散法等にょシ上記単結晶シリコ
ン膜中に素子を作シ込むようにしてもよい。
素子形成領域の単結晶シリコン膜をシリコ／基板１と同
−導電形とじ： ３重拡散法等にょシ上記単結晶シリコ
ン膜中に素子を作シ込むようにしてもよい。
あるいは、単結晶基板として他の結晶基板、例えばサフ
ァイアなどの絶縁性基板を用いても、相互に完全に分離
された半導体島を形成することができる。
ァイアなどの絶縁性基板を用いても、相互に完全に分離
された半導体島を形成することができる。
以上、半導体としてシリコンを用いた場合を例に説明し
たが、本発明はこれに限定されるものではなく、その他
の半導体についても同様に適用して同様の効果を得るこ
とができる。
たが、本発明はこれに限定されるものではなく、その他
の半導体についても同様に適用して同様の効果を得るこ
とができる。
以上説明したように、本発明によれば、単結晶基板上に
形成した絶縁性または半絶縁性薄膜を窓明は後、側壁に
非晶質半導体薄膜を形成し、これを固相または液相成長
法により単結晶化した上で引続きエピタキシャル成長を
行なうようにしたことにより、上記絶縁性または半絶縁
性薄膜の窓の中には、どの領域でも結晶欠陥のない高品
質の単結晶半導体が得られる。したがってこの領域にバ
イポーラ素子、 ＮＭＯ８、０ＭＯ８等の素子を高密度
に、かつ高歩留シ、高信頼性をもって形成することが可
能とな、９、ＬＳＩの高集積化、高速化、高機能化が図
れる利点がある。
形成した絶縁性または半絶縁性薄膜を窓明は後、側壁に
非晶質半導体薄膜を形成し、これを固相または液相成長
法により単結晶化した上で引続きエピタキシャル成長を
行なうようにしたことにより、上記絶縁性または半絶縁
性薄膜の窓の中には、どの領域でも結晶欠陥のない高品
質の単結晶半導体が得られる。したがってこの領域にバ
イポーラ素子、 ＮＭＯ８、０ＭＯ８等の素子を高密度
に、かつ高歩留シ、高信頼性をもって形成することが可
能とな、９、ＬＳＩの高集積化、高速化、高機能化が図
れる利点がある。
第１図（ａ）〜（ｃ）は従来の選択エピタキシャル成長
法を素子間分離に適用した場合の製造プロセスを示す工
程断面図、第２図（ａ）〜（ｅ）は本発明の一実施例を
示す工程断面図である。 １・・・・Ｐ形単結晶シリコン基板、２・・・・シリコ
ン酸化膜、４・・・・非晶質シリコン膜、５．６拳・・
・単結晶シリコン膜。
法を素子間分離に適用した場合の製造プロセスを示す工
程断面図、第２図（ａ）〜（ｅ）は本発明の一実施例を
示す工程断面図である。 １・・・・Ｐ形単結晶シリコン基板、２・・・・シリコ
ン酸化膜、４・・・・非晶質シリコン膜、５．６拳・・
・単結晶シリコン膜。
Claims (1)
- 単結晶基板上全面に絶縁性または半絶縁性薄膜を形成
した後素子形成領域のみ窓明けを行なう工程と、この窓
明けされた領域周囲の薄膜側壁のみに非晶質半導体薄膜
を形成する工程と、この非晶質半導体薄膜を固相成長法
または液相成長法により単結晶化する工程と、引続き単
結晶半導体薄膜のエピタキシャル成長を行なう工程とを
含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13117684A JPS6112018A (ja) | 1984-06-27 | 1984-06-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13117684A JPS6112018A (ja) | 1984-06-27 | 1984-06-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6112018A true JPS6112018A (ja) | 1986-01-20 |
Family
ID=15051779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13117684A Pending JPS6112018A (ja) | 1984-06-27 | 1984-06-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6112018A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6417421A (en) * | 1987-06-15 | 1989-01-20 | Delco Electronics Corp | Method of building up wafer on insulation |
| JPH0228952A (ja) * | 1988-02-12 | 1990-01-31 | American Teleph & Telegr Co <Att> | 誘電体絶縁された装置の製造方法 |
| US5603208A (en) * | 1992-12-10 | 1997-02-18 | Bridgestone Bekaert Steel Cord Co., Ltd. | Composite rubber bodies using steel cords for the reinforcement of rubber articles |
-
1984
- 1984-06-27 JP JP13117684A patent/JPS6112018A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6417421A (en) * | 1987-06-15 | 1989-01-20 | Delco Electronics Corp | Method of building up wafer on insulation |
| JPH0228952A (ja) * | 1988-02-12 | 1990-01-31 | American Teleph & Telegr Co <Att> | 誘電体絶縁された装置の製造方法 |
| US5603208A (en) * | 1992-12-10 | 1997-02-18 | Bridgestone Bekaert Steel Cord Co., Ltd. | Composite rubber bodies using steel cords for the reinforcement of rubber articles |
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