JPH0228952A - 誘電体絶縁された装置の製造方法 - Google Patents
誘電体絶縁された装置の製造方法Info
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- JPH0228952A JPH0228952A JP1026833A JP2683389A JPH0228952A JP H0228952 A JPH0228952 A JP H0228952A JP 1026833 A JP1026833 A JP 1026833A JP 2683389 A JP2683389 A JP 2683389A JP H0228952 A JPH0228952 A JP H0228952A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76297—Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、相補に誘電体絶縁（ＤＩ）されウェハ構造の
製造技術に関し、さらに、最初の基板材料が、２つの導
電型の領域を含むように変更される半導体の製造方法に
関する。
製造技術に関し、さらに、最初の基板材料が、２つの導
電型の領域を含むように変更される半導体の製造方法に
関する。
［従来技術の説明］
高電圧の集積回路構造にとって、ある活性領域間になん
らかの絶縁をすることが、素子の初期破壊を阻止するた
めに、要求される。接合絶縁（素子構造にｐ−ｎ接合を
付加的することによって行なわれる）がこの目的のため
に使われる。しかし、こｐ−ｎ接合は、電圧制限をそれ
自身有しており、さらに、この構造により占有される全
体の面積を増加させる。他の例として、誘電体材料の層
で全体の素子を包囲する誘電体絶縁（ＤＩ）が用いられ
る。この種の構造を記載した多くの参照文献が、従来技
術には存在する。
らかの絶縁をすることが、素子の初期破壊を阻止するた
めに、要求される。接合絶縁（素子構造にｐ−ｎ接合を
付加的することによって行なわれる）がこの目的のため
に使われる。しかし、こｐ−ｎ接合は、電圧制限をそれ
自身有しており、さらに、この構造により占有される全
体の面積を増加させる。他の例として、誘電体材料の層
で全体の素子を包囲する誘電体絶縁（ＤＩ）が用いられ
る。この種の構造を記載した多くの参照文献が、従来技
術には存在する。
多くの複雑な回路の応用においては、同一の基板上にｎ
型とｐ型の両方の素子を用意する必要がある（相補型構
造）。多くの応用において、分離領域を異なる抵抗でも
って形成することが、有益である。誘電体絶縁を用いて
この種の構造を形成するには、過去において非常にむず
かしい問題があった。その１つの解決法は、米国特許４
５７９６２５号（タバタ他、１９８６年４月１日発行）
に記載されている。この特許に記載された方法には、以
下のプロセスが含まれる。すなわち、基板表面上に複数
のｐ型のポリシリコン突出領域を形成するプロセス、ｎ
型導電領域となる選択的突出領域を除去するプロセス、
素子の全体表面上にｎ型のエピタキシャル層を成長させ
るプロセスである。この構造をその後、異方性エツチン
グをして、ｎ型の突出領域を形成する。上記の特許のプ
ロセスでは、少なくとも５回のフォトレジスト操作、４
回のシリコンエツチングと様々な他のエツチング操作を
して、完全な構造が得られる。
型とｐ型の両方の素子を用意する必要がある（相補型構
造）。多くの応用において、分離領域を異なる抵抗でも
って形成することが、有益である。誘電体絶縁を用いて
この種の構造を形成するには、過去において非常にむず
かしい問題があった。その１つの解決法は、米国特許４
５７９６２５号（タバタ他、１９８６年４月１日発行）
に記載されている。この特許に記載された方法には、以
下のプロセスが含まれる。すなわち、基板表面上に複数
のｐ型のポリシリコン突出領域を形成するプロセス、ｎ
型導電領域となる選択的突出領域を除去するプロセス、
素子の全体表面上にｎ型のエピタキシャル層を成長させ
るプロセスである。この構造をその後、異方性エツチン
グをして、ｎ型の突出領域を形成する。上記の特許のプ
ロセスでは、少なくとも５回のフォトレジスト操作、４
回のシリコンエツチングと様々な他のエツチング操作を
して、完全な構造が得られる。
米国特許第４６２４０４７号（Ｓ、 タニ、１９８６
年１１月２５日発行）には、別の相補型ＤＩタブの形成
方法が記載されている。この特許の方法は、上記のタバ
タ他の突出領域形成の方法をイオン注入法によって、ｎ
型基板中に直接ｐ型頭域を形成する方法で起き換え、そ
の後、従来のＤＩプロセスでもって、ｐ型とｎ型のタブ
を形成する。しかし、アドラ構造におけるのと同様に、
ｐ型頭域を形成するために、イオン注入法を用いること
は、ドーパントの下方への拡散を制限し、最終素子構造
を後の形に制限する。
年１１月２５日発行）には、別の相補型ＤＩタブの形成
方法が記載されている。この特許の方法は、上記のタバ
タ他の突出領域形成の方法をイオン注入法によって、ｎ
型基板中に直接ｐ型頭域を形成する方法で起き換え、そ
の後、従来のＤＩプロセスでもって、ｐ型とｎ型のタブ
を形成する。しかし、アドラ構造におけるのと同様に、
ｐ型頭域を形成するために、イオン注入法を用いること
は、ドーパントの下方への拡散を制限し、最終素子構造
を後の形に制限する。
それゆえに、比較的製造しやすく、水平方向の素子構造
のみならず、垂直方向の素子構造の形成も可能な相補型
ＤＩ構造の必要性が依然存在する。
のみならず、垂直方向の素子構造の形成も可能な相補型
ＤＩ構造の必要性が依然存在する。
（発明の概要）
従来技術で残された問題は、本発明によって解決され、
そして、本発明は、相補型誘電体絶縁（ＤＩ）ウェハ構
造の製造技術に関し、さらに、２つの導電型の領域を含
むように初期の基板材料が変更させられる製造方法に関
する。
そして、本発明は、相補型誘電体絶縁（ＤＩ）ウェハ構
造の製造技術に関し、さらに、２つの導電型の領域を含
むように初期の基板材料が変更させられる製造方法に関
する。
本発明によれば、従来の第１導電型の単晶（ｓｌｎｇｌ
ｅ ｃｒｙｓｔａｌ）基板はエツチングされて、逆（第
２）の導電型となる領域を露出する。その後、逆の導電
型エピタキシャル材料を用いて、この指定領域を充填す
る。その後、この基板は、平面化され、従来のＤＩプロ
セスが繰りかえされる。
ｅ ｃｒｙｓｔａｌ）基板はエツチングされて、逆（第
２）の導電型となる領域を露出する。その後、逆の導電
型エピタキシャル材料を用いて、この指定領域を充填す
る。その後、この基板は、平面化され、従来のＤＩプロ
セスが繰りかえされる。
本発明は、又、種々の抵抗値を有する複数の位置を含み
、エツチングとエピタキシャル形成プロセスを何回か繰
り返すことによって、必要な抵抗値を得るものである。
、エツチングとエピタキシャル形成プロセスを何回か繰
り返すことによって、必要な抵抗値を得るものである。
（実施例の説明）
第１図から第６図に示した本発明はｐ型基板中にｎ型タ
ブ領域を形成することに関して記述する。
ブ領域を形成することに関して記述する。
しかしまた、本発明は、ｎ型基板中にｐ型のタブを形成
するのにも等しく適用できる。さらに、第７から９図に
関連して以下説明するように、本発明は、同様な導電型
の複数のタブ領域（それらは異なる抵抗値を有する）を
形成するのに用いられる。
するのにも等しく適用できる。さらに、第７から９図に
関連して以下説明するように、本発明は、同様な導電型
の複数のタブ領域（それらは異なる抵抗値を有する）を
形成するのに用いられる。
第１図は本発明の詳細な説明し、ｐ型シリコン基板１０
がマスク層１２によって、覆われており、このマスク層
１２は、パターン化されエツチングされてｎ型タブ領域
の特定位置１３．１４を露出させる。
がマスク層１２によって、覆われており、このマスク層
１２は、パターン化されエツチングされてｎ型タブ領域
の特定位置１３．１４を露出させる。
代わりに、この特定（選択）位置１３．１４は、ｐ型の
抵抗値が変わって（例えば、ｐ＋あるいはｐ −の抵抗
領域を形成する為に）もよい。
抵抗値が変わって（例えば、ｐ＋あるいはｐ −の抵抗
領域を形成する為に）もよい。
いったん特定位置１３．１４が露出されると、適当なエ
ツチング剤（例えば、ＫＯＨ）を用いて、これらの位置
から所定量の基板材料を除去する。このエツチングに続
いて、エピタキシャル層１６が成長される。ｎ型タブを
形成するために、ｎ型エピタキシャル層が成長される。
ツチング剤（例えば、ＫＯＨ）を用いて、これらの位置
から所定量の基板材料を除去する。このエツチングに続
いて、エピタキシャル層１６が成長される。ｎ型タブを
形成するために、ｎ型エピタキシャル層が成長される。
このエピタキシャル層１６は、化学気相成長法（ＣＶＤ
）を用いて成長される。このＣＶＤプロセスは好ましい
方法と考えられている。このプロセスの結果、ｐ型巣結
晶（ａ＋ｏｎｏｃｒｙｓｔａｌｌｉｎｅ）エピタキシャ
ル領域１８と２０（第２図参照）が形成される。
）を用いて成長される。このＣＶＤプロセスは好ましい
方法と考えられている。このプロセスの結果、ｐ型巣結
晶（ａ＋ｏｎｏｃｒｙｓｔａｌｌｉｎｅ）エピタキシャ
ル領域１８と２０（第２図参照）が形成される。
この露出したエピタキシャル材料２２とマスク層１２は
その後適当な技術によって除去されて、はぼ平面状の上
面１１が形成される。例えば、これらの層は、研磨等に
より除去される。このようにして得られた構造（第３図
参照）には、ｐ型基板１０と一対のｎ−タブ１８と２０
が含まれる。一対のタブの形成は単なる例示であり、相
補型領域を所望の数、本発明の技術を使って形成できる
。
その後適当な技術によって除去されて、はぼ平面状の上
面１１が形成される。例えば、これらの層は、研磨等に
より除去される。このようにして得られた構造（第３図
参照）には、ｐ型基板１０と一対のｎ−タブ１８と２０
が含まれる。一対のタブの形成は単なる例示であり、相
補型領域を所望の数、本発明の技術を使って形成できる
。
以上のプロセスの残りのプロセスには、ｎ−タブ１８と
２０を含むｐ型基板１０を出発材料として、従来のＤＩ
形成技術が続く。このプロセスを完結させるために、Ｄ
Ｉ形成プロセスの例を簡単に説明する。しかし、以下の
技術は単なる例示であり、種々のＤＩ形成プロセスがあ
り、そのいずれも本発明の技術で用いることができる。
２０を含むｐ型基板１０を出発材料として、従来のＤＩ
形成技術が続く。このプロセスを完結させるために、Ｄ
Ｉ形成プロセスの例を簡単に説明する。しかし、以下の
技術は単なる例示であり、種々のＤＩ形成プロセスがあ
り、そのいずれも本発明の技術で用いることができる。
第４図において、マスク層２４は基板１０の上面表１１
上にパターン化して成長される。マスク層２４の窓領域
２５は、隣接するタブ領域を絶縁するために用いられる
誘電体材料が成長する位置を表わしている。異方性エツ
チング（例えば、ＫＯＨとアルコールの混合液を用いて
）が、その後第５図に示されるように実施される。この
エツチングに引き続いて、マスク層２４は除去され、そ
して酸化物層２８が成長されて、材料の露出表面を完全
に覆う。
上にパターン化して成長される。マスク層２４の窓領域
２５は、隣接するタブ領域を絶縁するために用いられる
誘電体材料が成長する位置を表わしている。異方性エツ
チング（例えば、ＫＯＨとアルコールの混合液を用いて
）が、その後第５図に示されるように実施される。この
エツチングに引き続いて、マスク層２４は除去され、そ
して酸化物層２８が成長されて、材料の露出表面を完全
に覆う。
ＤＩ形成プロセスにおいて、よく知られているように、
酸化物層２８は所定の厚さｔ （隣接タブ領域の十分な
電気的絶縁ができる）まで成長される。
酸化物層２８は所定の厚さｔ （隣接タブ領域の十分な
電気的絶縁ができる）まで成長される。
最後に、厚いポリシリコン層３０が酸化物層２８を覆う
ように堆積される。ポリシリコン層３Ωは、時に「ポリ
シリコンハンドル」と呼ばれる。というのは、この層は
次の研磨操作に際して機械的支持手段を与えるために用
いられるからである。第６図は、ポリシリコン堆積プロ
セスの完了時におけるる素子の図である。
ように堆積される。ポリシリコン層３Ωは、時に「ポリ
シリコンハンドル」と呼ばれる。というのは、この層は
次の研磨操作に際して機械的支持手段を与えるために用
いられるからである。第６図は、ポリシリコン堆積プロ
セスの完了時におけるる素子の図である。
ポリシリコン層３０は、その後平面化されて、はぼ平面
な上表面３２を有する。上表面３２の平面はその後研磨
工程の基準として用いられる。ＤＩ基板形成プロセスの
最終工程において、第６図に示された素子は、反転され
てブロリシリコン層３０が半導体領域の下になり、上表
面３２はＤＩ構造の下表面となる。第７図かられかるよ
うに、基板１０はその後ｎ−タブ１８．２０が露出する
まで研磨される。
な上表面３２を有する。上表面３２の平面はその後研磨
工程の基準として用いられる。ＤＩ基板形成プロセスの
最終工程において、第６図に示された素子は、反転され
てブロリシリコン層３０が半導体領域の下になり、上表
面３２はＤＩ構造の下表面となる。第７図かられかるよ
うに、基板１０はその後ｎ−タブ１８．２０が露出する
まで研磨される。
これは、上表面３４が下部表面３２とほぼ平行になるま
で研磨される。種々の研磨操作の組み合せを用いて、図
示した構造に到達することができる。適当な方法は、種
々の抵抗の領域を含む基板出発材料の変質に関する本発
明の範囲内にある。
で研磨される。種々の研磨操作の組み合せを用いて、図
示した構造に到達することができる。適当な方法は、種
々の抵抗の領域を含む基板出発材料の変質に関する本発
明の範囲内にある。
上述のように、本発明は異なる抵抗を有するタブ領域を
形成するために用いられる。実際、種々の抵抗を有する
複数のタブ領域を含むＤＩ構造を形成することが可能で
ある。本発明のこの利点を説明する例が第８から１０図
に示されている。
形成するために用いられる。実際、種々の抵抗を有する
複数のタブ領域を含むＤＩ構造を形成することが可能で
ある。本発明のこの利点を説明する例が第８から１０図
に示されている。
第８図は、ドープされたエピタキシャル材料が指定タブ
内に堆積される形成プロセスのある段階における特定の
構造を示す（第２図と同様）。この実施例において、ｐ
型基板４０は、マスク層４２でパターン化されて、ｎ−
タブ領域４４．４Ｌ４ｇを形成する。ｎ型エピタキシャ
ル材料がその後（ＣＶＤ技術を用いて）堆積され、タブ
領域４４．４８．４８を少なくとも充填する。このエピ
タキシャル成長に続いて、露出したエピタキシャル材料
とマスク層４２が除去される。この点まではこのプロセ
スは、第１から第７図に関連した説明と同じである。
内に堆積される形成プロセスのある段階における特定の
構造を示す（第２図と同様）。この実施例において、ｐ
型基板４０は、マスク層４２でパターン化されて、ｎ−
タブ領域４４．４Ｌ４ｇを形成する。ｎ型エピタキシャ
ル材料がその後（ＣＶＤ技術を用いて）堆積され、タブ
領域４４．４８．４８を少なくとも充填する。このエピ
タキシャル成長に続いて、露出したエピタキシャル材料
とマスク層４２が除去される。この点まではこのプロセ
スは、第１から第７図に関連した説明と同じである。
第９図は上記したプロセスとは、異なるプロセスの連続
したステップを示す。特に、次のステップは、マスク層
５２で構造をパターン化して、別の組のタブ領域の位置
を決定する。この実施例において、タブ領域５４を基板
材料より低い抵抗でもって、形成するのが望ましい。前
と同様、この構造はエツチングされて、所定の領域を露
出させ、ｐ＋型エピタキシャル層５８が少なくともタブ
領域５４を充填するまで、堆積される。再び、エピタキ
シャル層５８の露出部分とマスク層５２が適当なプロセ
ス（例えば、研磨）を用いて除去される。
したステップを示す。特に、次のステップは、マスク層
５２で構造をパターン化して、別の組のタブ領域の位置
を決定する。この実施例において、タブ領域５４を基板
材料より低い抵抗でもって、形成するのが望ましい。前
と同様、この構造はエツチングされて、所定の領域を露
出させ、ｐ＋型エピタキシャル層５８が少なくともタブ
領域５４を充填するまで、堆積される。再び、エピタキ
シャル層５８の露出部分とマスク層５２が適当なプロセ
ス（例えば、研磨）を用いて除去される。
このステップの残りの工程（従来のｐ−タブ５６とこの
タブの誘電体絶縁の形成に関する）は、上記したプロセ
スと同様なので、ここでは、回連しない。最後のＤＩ構
造が第１０図に示されている。
タブの誘電体絶縁の形成に関する）は、上記したプロセ
スと同様なので、ここでは、回連しない。最後のＤＩ構
造が第１０図に示されている。
様々な抵抗を有する複数の領域を形成するこの特定プロ
セスは、二回以上繰り換えされる。例えば、この構造は
、ｎ＋、ｎ−１ｐ＋、ｐ−抵抗のタブを含むよう形成さ
れることも考えられる。
セスは、二回以上繰り換えされる。例えば、この構造は
、ｎ＋、ｎ−１ｐ＋、ｐ−抵抗のタブを含むよう形成さ
れることも考えられる。
上記の複数タブ構造において選択的エピタキシャル成長
プロセスを用いるのが実際的である。選択エピタキシャ
ル成長プロセスでは、エピタキシャル材料は、単晶表面
上のみ成長し、成長プロセスは、必要な厚さに到達した
ときに簡単に中止できる（反応制御を介して）。この場
合、第８図において、選択成長プロセスでもって成長し
たｎ型エピタキシャル材料は、制御されてタブ領域４４
，４６．４８のみ充填するようになる。この選択プロセ
スは、製造工程が簡単になる。というのは、マスク層４
２は、その後共通のエツチング剤でもって除去されて研
磨の必要がないからである。
プロセスを用いるのが実際的である。選択エピタキシャ
ル成長プロセスでは、エピタキシャル材料は、単晶表面
上のみ成長し、成長プロセスは、必要な厚さに到達した
ときに簡単に中止できる（反応制御を介して）。この場
合、第８図において、選択成長プロセスでもって成長し
たｎ型エピタキシャル材料は、制御されてタブ領域４４
，４６．４８のみ充填するようになる。この選択プロセ
スは、製造工程が簡単になる。というのは、マスク層４
２は、その後共通のエツチング剤でもって除去されて研
磨の必要がないからである。
【図面の簡単な説明】
第１図〜第７図は、本発明による変更した導電型を有す
るＤＩ基板を形成するプロセスの一実施例を示す図、 第８図〜第１０図は、種々の抵抗を有する複数のタブを
形成できる他の形成方法の一部のステップを示す図であ
る。 出 願 人：アメリカン テレフォン アンドＦＩＧ、
５ −ｒｕｂ ＦＩｏ、６ −ｒｕｂ ＦＩＧ、７
るＤＩ基板を形成するプロセスの一実施例を示す図、 第８図〜第１０図は、種々の抵抗を有する複数のタブを
形成できる他の形成方法の一部のステップを示す図であ
る。 出 願 人：アメリカン テレフォン アンドＦＩＧ、
５ −ｒｕｂ ＦＩｏ、６ −ｒｕｂ ＦＩＧ、７
Claims (4)
- （１）（ａ）第１の導電型の単晶基板を提供する工程、 （ｂ）抵抗値が変化されるべき領域を指定して、前記基
板をパターン化する工程、 （ｃ）基板材料を除去するために、指定された領域をエ
ッチングする工程、 （ｄ）露出領域を充填するために、単一結晶基板上に、
所定の抵抗値を有するエピタキシャル材料を形成する工
程、 （ｅ）エピタキシャル材料とパターン化材料を前記基板
の主表面上からを除去する工程、 （ｆ）異なる抵抗の領域に上記の（ｂ）から（ｅ）の工
程を繰返す工程、 からなることを特徴とする基板上に異なる抵抗値を有す
る領域を形成する誘電体絶縁された装置の製造方法。 - （２）基板はｐ型で、ｎ型ポリシリコンが（ｄ）工程で
形成されることを特徴とする請求項１記載の方法。 - （３）（ｄ）工程において、化学気相成長法（ＣＶＤ）
でエピタキシャル材料を形成することを特徴とする請求
項１記載の方法。 - （４）（ｄ）工程において、選択的エピタキシャル成長
法でエピタキシャル材料を形成することを特徴とする請
求項１記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/155,409 US4820653A (en) | 1988-02-12 | 1988-02-12 | Technique for fabricating complementary dielectrically isolated wafer |
| US155409 | 1988-02-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0228952A true JPH0228952A (ja) | 1990-01-31 |
Family
ID=22555304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Citations (3)
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|---|---|---|---|---|
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Patent Citations (3)
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|---|---|---|---|---|
| JPS5919347A (ja) * | 1982-07-23 | 1984-01-31 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびその製造方法 |
| JPS6112018A (ja) * | 1984-06-27 | 1986-01-20 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
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