KR100268901B1 - 반도체소자의격리영역형성방법 - Google Patents
반도체소자의격리영역형성방법 Download PDFInfo
- Publication number
- KR100268901B1 KR100268901B1 KR1019970058537A KR19970058537A KR100268901B1 KR 100268901 B1 KR100268901 B1 KR 100268901B1 KR 1019970058537 A KR1019970058537 A KR 1019970058537A KR 19970058537 A KR19970058537 A KR 19970058537A KR 100268901 B1 KR100268901 B1 KR 100268901B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- isolation region
- forming
- semiconductor device
- insulating layer
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
반도체소자의 격리영역 형성방법에 관한 것으로 특히, 격리영역에 필드산화막을 형성할 때 버즈-빅으로 인한 활성영역의 손실을 최소화하기에 적당한 반도체소자의 격리영역 형성방법에 관한 것이다. 이와 같은 반도체소자의 격리영역 형성방법은 반도체기판상에 제 1 및 제 2 절연막을 형성하는 단계, 격리영역을 정의하여 격리영역의 제 2 및 제 1 절연막을 제거하는 단계, 상기 격리영역으로 노출된 상기 반도체기판상에 반도체층을 형성하는 단계, 상기 반도체층을 열산화하여 격리막을 형성하는 단계를 포함한다.
Description
본 발명은 반도체소자의 격리영역에 관한 것으로 특히, 격리영역에 필드산화막을 형성할 때 버즈-빅으로 인한 활성영역의 손실을 최소화하기에 적당한 반도체소자의 격리영역 형성방법에 관한 것이다.
반도체 소자가 점차로 고집적화 됨에 따라 그에 따른 여러가지 집적 방법중 소자격리영역(Field Region)과 소자형성영역 즉, 활성영역(Active Region)의 크기를 축소하는 방법들이 제안되고 있다. 일반적인 소자격리영역의 형성기술로는 로코스(LOCOS : LOCal Oxidation of Silicon) 공정을 사용하였다. 이러한 로코스 공정을 이용한 격리영역 형성공정은 그 공정이 간단하고 재현성이 우수하다는 장점이 있어 많이 사용되고 있다.
이와 같은 종래 반도체소자의 격리영역 형성방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1d는 종래 반도체소자의 격리영역 형성공정 단면도이다.
먼저, 도 1a에 나타낸 바와 같이, 반도체기판(1)상에 산화막(2)과 질화막(3)을 차례로 형성한다.
도 1b에 나타낸 바와 같이, 활성영역과 격리영역을 정의하여 격리영역의 질화막(3)과 산화막(2)이 제거되도록 선택적으로 패터닝(포토리소그래피공정 + 식각공정)한다.
도 1c에 나타낸 바와 같이, 통상의 로코스(LOCOS : LOCal Oxidation of Silicon)공정으로 상기 반도체기판(1)을 열산화하여 필드산화막(4)을 형성한다. 이때, 상기한 바와 같은 필드산화막(4)을 형성하는 공정시 질화막(3)을 사용하는 이유는 질화막(3)이 형성된 부분은 산소의 확산이 거의 안되므로 필드산화막(4)이 성장하지 않는다는 것으로 필드산화막(4) 성장을 막는다. 그리고, 상기 산화막(2)은 로코스 공정을 진행할 때 질화막(3) 때문에 발생되는 실리콘기판의 스트레스를 완충시켜주기 위한 것이다.
도 1d에 나타낸 바와 같이, 상기 필드산화막(4) 양측면의 질화막(3)을 제거한다.
종래 반도체소자의 격리영역 형성방법에 있어서는 필드산화막을 형성하기 위한 로코스공정시 필드산화막의 양측 에지부가 활성영역으로 침투하는 버즈-빅(bird's beak) 현상이 발생하여 활성영역이 줄어들게 되어 고집적 반도체소자를 구현하기에 적당하지 않은 문제점이 있었다.
본 발명은 상기한 바와 같은 종래 반도체소자의 격리영역 형성방법의 문제점을 해결하기 위하여 안출한 것으로 활성영역쪽으로 침투하는 버즈-빅 현상을 방지하기 위하여 필드산화막이 성장할 때 격리영역의 질화막 측면을 성장 마스크로 사용하여 활성영역의 손실을 방지할 수 있는 반도체소자의 격리영역 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래 반도체소자의 격리영역 형성공정 단면도
도 2a 내지 도 2g는 본 발명 반도체소자의 격리영역 형성공정 단면도
도면의 주요부분에 대한 부호의 설명
11 : 반도체기판 12 : 제 1 절연막
13 : 제 2 절연막 14 : 에피층
15 : 폴리실리콘층 16 : 필드산화막
본 발명에 따른 반도체소자의 격리영역 형성방법은 반도체기판상에 제 1 및 제 2 절연막을 형성하는 단계, 격리영역을 정의하여 격리영역의 제 2 및 제 1 절연막을 제거하는 단계, 상기 격리영역으로 노출된 상기 반도체기판상에 반도체층을 형성하는 단계, 상기 반도체층을 열산화하여 격리막을 형성하는 단계를 포함한다.
이와 같은 본 발명 반도체소자의 격리영역 형성방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2g는 본 발명 반도체소자의 격리영역 형성공정 단면도이다.
먼저, 도 2a에 나타낸 바와 같이, 반도체기판(11)상에 제 1 및 제 2 절연막(12)(13)을 차례로 형성한다. 이때, 상기 제 1 절연막(12)은 산화막으로 형성하고, 제 2 절연막(13)은 질화막으로 형성한다.
도 2b에 나타낸 바와 같이, 격리영역을 정의하여 격리영역의 제 2 및 제 1 절연막(13)(12)이 제거되도록 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 상기 격리영역으로 정의된 기판 상측면을 노출시킨다.
도 2c에 나타낸 바와 같이, 상기 노출된 반도체기판(11)상에 에피층(14)을 성장시킨다. 이때, 상기 제 2 절연막(13)상측에는 폴리실리콘층(15)이 형성된다. 즉, 상기 단결정상태의 상기 반도체 기판(11)상에는 단결정 상태의 에피택셜(epitaxial)층인 에피층(14)이 형성되지만 질화막으로 이루어진 제 2 절연막(13)상측으로는 실리콘원자의 배열이 규칙성이 없이 성장되므로 단결정이 아닌 다결정의 폴리실리콘층(15)이 성장되는 것이다. 그리고, 상기 에피층(14)은 상기 제 2 절연막(13)의 중간정도의 높이로 성장시킨다.
이때, 상기 에피층(14)을 성장시키는 방법은 실리콘 원자를 포함하는 기체(SiH4, SiH2Cl2, SiCl4)로부터 실리콘만을 분리시키는 것으로, 수소(H)기체와 함꼐 1000℃이상의 고온에서 반응시켜 이루어진다. 즉, 수소 기체와의 화학반응 또는 열분해에 의하여 이루어진다.
이렇게 생성된 실리콘 원자는 기판의 실리콘 원자와 같은 배열을 이루기 위하여 적당한 자리를 찾아서 표면을 따라 이동하며, 제 위치에 이르면 기판의 실리콘과 화학적인 결합을 하여 단결정층이 성장하게 된다. 이때에 공정 온도가 높을수록 화학반응 속도 및 표면에서의 이동속도가 빨라지므로 전체적인 단결정층 성장속도가 증가한다. 또한, 일정한 온도에서는 실리콘 기체의 양이 많을수록 단결정층의 성장속도가 증가한다.
그러나, 어느 한계 이상에 이르면 원하는 단결정층이 형성하지 않는 범위가 존재하며, 대부분의 공정은 일정한 범위 내에서만 이루어진다.
일반적으로 에피택셜 공정 온도는 1000 ∼ 1250℃이며 실리콘 기체의 종류에 따라 각 온도 범위가 구분된다. 그리고, 그 이하의 온도에서는 실리콘 원자의 배열이 규칙성이 없이 성장하므로 단결정층이 아닌 다결정(Polycrystal)층이 성장된다. 또한, 하부층의 원자 배열이 규칙성이 없을 경우에는 그 위에 형성되는 에피층 역시 실리콘 원자의 배열이 규칙성이 없이 성장하므로 다결정층이 형성되는 것이다.
도 2d에 나타낸 바와 같이, 상기 에피층(14) 및 폴리실리콘층(15)상에 감광막(PR)을 도포한다음, 노광 및 현상공정으로 격리영역 상에만 남도록 상기 감광막(PR)을 패터닝한다.
도 2e에 나타낸 바와 같이, 상기 감광막(PR)을 마스크로 이용한 식각공정으로 상기 제 2 절연막(13)상측에 형성된 폴리실리콘층(15)을 선택적으로 제거한다. 이어서, 감광막(PR)역시 제거한다.
도 2f에 나타낸 바와 같이, 상기 기판전면에 통상의 로코스공정을 진행시킨다. 그러면, 상기 에피층(14)이 산화되어 격리막으로 사용할 필드산화막(16)이 형성된다.
도 2g에 나타낸 바와 같이, 상기 필드산화막(16) 양측의 제 2 절연막(13)을 제거한다.
본 발명에 따른 반도체소자의 격리영역 형성방법에 있어서는 필드산화막을 형성하는 공정시 제 2 절연막의 중간정도의 높이로 형성된 에피층이 필드산화하여 필드산화막을 형성하므로 활성영역 쪽으로의 침투를 방지하여 버즈-빅 현상을 최소화시켜 활성영역의 손실을 방지하므로 반도체소자의 집적도를 향상시키거나 칩 사이즈를 최소화 할 수 있는 효과가 있다.
Claims (1)
- 반도체 기판상에 제 1 및 제 2 절연막을 형성하는 단계;격리 영역을 정의하여 격리 영역의 제 2 및 제 1 절연막을 제거하는 단계;상기 격리 영역으로 노출된 상기 반도체 기판의 표면상에 제 2 절연막의 두께보다 낮은 높이로 에피택셜층을 형성하는 단계;상기 격리 영역상의 에피택셜층만을 남기고 제 2 절연막상에 이상 성장된 다결정층을 제거하는 단계;상기 에피택셜층을 열산화하여 격리막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 격리 영역 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970058537A KR100268901B1 (ko) | 1997-11-06 | 1997-11-06 | 반도체소자의격리영역형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970058537A KR100268901B1 (ko) | 1997-11-06 | 1997-11-06 | 반도체소자의격리영역형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990038708A KR19990038708A (ko) | 1999-06-05 |
| KR100268901B1 true KR100268901B1 (ko) | 2000-11-01 |
Family
ID=19524304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970058537A KR100268901B1 (ko) | 1997-11-06 | 1997-11-06 | 반도체소자의격리영역형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100268901B1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04151838A (ja) * | 1990-10-15 | 1992-05-25 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1997
- 1997-11-06 KR KR1019970058537A patent/KR100268901B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04151838A (ja) * | 1990-10-15 | 1992-05-25 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990038708A (ko) | 1999-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4361600A (en) | Method of making integrated circuits | |
| JP3058954B2 (ja) | 絶縁層の上に成長層を有する半導体装置の製造方法 | |
| US6597057B2 (en) | Epitaxial growth in a silicon-germanium semiconductor device with reduced contamination | |
| EP0111774A1 (en) | Method of manufacturing a minimum bird's beak recessed oxide isolation structure | |
| US4178191A (en) | Process of making a planar MOS silicon-on-insulating substrate device | |
| EP0087462B1 (en) | Process for manufacturing an integrated circuit structure | |
| US6673696B1 (en) | Post trench fill oxidation process for strained silicon processes | |
| US7422961B2 (en) | Method of forming isolation regions for integrated circuits | |
| US5631189A (en) | Method of forming element isolation region | |
| JP2989051B2 (ja) | 炭化シリコンバイポーラ半導体装置およびその製造方法 | |
| JPH06232247A (ja) | 絶縁層上に隔離された半導体層を製造する方法 | |
| KR100268901B1 (ko) | 반도체소자의격리영역형성방법 | |
| EP0206445A2 (en) | Process for forming a semiconductor cell in a silicon semiconductor body and a mixed CMOS/bipolar integrated circuit formed in a plurality of such cells | |
| US4696095A (en) | Process for isolation using self-aligned diffusion process | |
| JPH0574669A (ja) | 半導体装置の製造方法 | |
| US6962857B1 (en) | Shallow trench isolation process using oxide deposition and anneal | |
| JP2000100931A (ja) | 半導体装置及びその製造方法 | |
| JPS6359538B2 (ko) | ||
| JPH04155829A (ja) | 半導体装置の製造方法 | |
| JPH0258248A (ja) | 半導体装置の製造方法 | |
| JP2743451B2 (ja) | 半導体装置の製造方法 | |
| KR100216510B1 (ko) | 트렌치를 이용한 바이폴라 트랜지스터의 컬렉터 형성방법 | |
| KR0174319B1 (ko) | 소자분리 영역의 형성방법 | |
| JPS6154256B2 (ko) | ||
| KR940006082B1 (ko) | 반도체 소자의 분리(isolation) 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130620 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20140618 Year of fee payment: 15 |
|
| LAPS | Lapse due to unpaid annual fee |