JPS58197839A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58197839A JPS58197839A JP57080005A JP8000582A JPS58197839A JP S58197839 A JPS58197839 A JP S58197839A JP 57080005 A JP57080005 A JP 57080005A JP 8000582 A JP8000582 A JP 8000582A JP S58197839 A JPS58197839 A JP S58197839A
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は半導体集積回路におけ．る素子分離法に係わる
。
。
高密度の半導体集積回路を実現するには素子分離領域の
占める面積は小さい方が好ましい。％に従来の相補型Ｍ
Ｏ８（以下ＣＭＯＳ ）においてはウェルをはさむｐ型
とｎ型のトランジスタの分離領域に大きな面積を翳し、
高密度化の大きな障害とナッテいた。第１図は従来のｐ
ウエル型ＣＭＯ８ （７）断面を示しており、ｎ型基板
１に形成された深さ４〜６μ高のｐｍウエル２と、部分
的酸化法（ ＬｏｃａｌＯｘｉｄａｔｉｏｎ ｏｆ ８
ｉ１ｉｃｏｎ法）によって形成された熱酸化膜３と、該
熱酸化膜により電気的に分離せられるｐ型トランジスタ
のドレイン４とｎ型トランジスタのドレイン５を表わし
ている。また、ｎ型基板ｌとドレイン４，あるいはｐ型
ウェル２とドレイン５の間のパンチスルー耐圧を上げる
ため、分＄２化膜３の幅６は充分大きくする必要があっ
た。
占める面積は小さい方が好ましい。％に従来の相補型Ｍ
Ｏ８（以下ＣＭＯＳ ）においてはウェルをはさむｐ型
とｎ型のトランジスタの分離領域に大きな面積を翳し、
高密度化の大きな障害とナッテいた。第１図は従来のｐ
ウエル型ＣＭＯ８ （７）断面を示しており、ｎ型基板
１に形成された深さ４〜６μ高のｐｍウエル２と、部分
的酸化法（ ＬｏｃａｌＯｘｉｄａｔｉｏｎ ｏｆ ８
ｉ１ｉｃｏｎ法）によって形成された熱酸化膜３と、該
熱酸化膜により電気的に分離せられるｐ型トランジスタ
のドレイン４とｎ型トランジスタのドレイン５を表わし
ている。また、ｎ型基板ｌとドレイン４，あるいはｐ型
ウェル２とドレイン５の間のパンチスルー耐圧を上げる
ため、分＄２化膜３の幅６は充分大きくする必要があっ
た。
しかし、この大面積の素子分離領域は集積回路の高密度
化に対し大きな障害であることは前述の通りである。そ
こで、ウェルの電気的分離を小さな面積で行なうために
第２図のようにウェル２の周辺に絶縁分離膜７をウェル
より深く形成する方法が考案されている。しかし、従来
の形成方法では以下に述べる欠点が生じ良好な分−膜を
形成するのは困難でめった。第１の従来例は、第３図に
示す如く、反応性イオンエツチング（ＲＩＢ）Ｋより―
直な溝８を形成したあと、ＣＶ Ｄ （Ｃｈｅｍｉｃａ
ｌＶａｐｏｒ Ｄｅｐｏ＠口ｉｏｎ ）法により８４０
．膜９を堆積し、溝以外に堆積し九膜をエッチバック法
などにより除去して所望の分離膜ｌＯ管形形成る−ので
あるが、図に示す如き幅が狭くかつ深い溝を前記方法で
填める際、溝の中央部付近に第３図ＣＫ示す空洞１１が
生じやすく実用に供することはできなかった。
化に対し大きな障害であることは前述の通りである。そ
こで、ウェルの電気的分離を小さな面積で行なうために
第２図のようにウェル２の周辺に絶縁分離膜７をウェル
より深く形成する方法が考案されている。しかし、従来
の形成方法では以下に述べる欠点が生じ良好な分−膜を
形成するのは困難でめった。第１の従来例は、第３図に
示す如く、反応性イオンエツチング（ＲＩＢ）Ｋより―
直な溝８を形成したあと、ＣＶ Ｄ （Ｃｈｅｍｉｃａ
ｌＶａｐｏｒ Ｄｅｐｏ＠口ｉｏｎ ）法により８４０
．膜９を堆積し、溝以外に堆積し九膜をエッチバック法
などにより除去して所望の分離膜ｌＯ管形形成る−ので
あるが、図に示す如き幅が狭くかつ深い溝を前記方法で
填める際、溝の中央部付近に第３図ＣＫ示す空洞１１が
生じやすく実用に供することはできなかった。
第２の従来−′は、第４図に示す如くｎ型基板全面にｐ
型不純物を拡散し、ウェル以外の領域１２を前記ＲＩＥ
などの手段によシエッチングして凹部を形成し、次にＣ
ＶＤ法によｊ５８ｉ０１１３を堆積させ、Ｉ’ＬＩＩに
より該８ＩＯ１をエツチングすれば、前記凹部の＠面に
はエツチングでＳｉｎｇが一部収り残され、ＩＫ、エピ
タキシャル成長法によシ前記凹部をｎ型の領域で埋めれ
ば所望の素子分離が行なえるというものである。しかし
、第２の方法は分離に使用される８Ｉ０１膜の断面形状
が、第４図に示す如く、矩形にはならずに基板表面に近
い程幅が狭く、ｊｌ悪の場合には、エツチング後第５図
の如＜ｗ面付近の膜がなくなり、その結果素子分離能が
得られないという欠点を有していた。更に１第１および
第２の方法の他の欠点は、分陰絶縁膜にＣＶＤ法による
８ｉ０１を用いているため、熱酸化のＢｒＯ，Ｈに較べ
信頼性の点で劣っている点である。
型不純物を拡散し、ウェル以外の領域１２を前記ＲＩＥ
などの手段によシエッチングして凹部を形成し、次にＣ
ＶＤ法によｊ５８ｉ０１１３を堆積させ、Ｉ’ＬＩＩに
より該８ＩＯ１をエツチングすれば、前記凹部の＠面に
はエツチングでＳｉｎｇが一部収り残され、ＩＫ、エピ
タキシャル成長法によシ前記凹部をｎ型の領域で埋めれ
ば所望の素子分離が行なえるというものである。しかし
、第２の方法は分離に使用される８Ｉ０１膜の断面形状
が、第４図に示す如く、矩形にはならずに基板表面に近
い程幅が狭く、ｊｌ悪の場合には、エツチング後第５図
の如＜ｗ面付近の膜がなくなり、その結果素子分離能が
得られないという欠点を有していた。更に１第１および
第２の方法の他の欠点は、分陰絶縁膜にＣＶＤ法による
８ｉ０１を用いているため、熱酸化のＢｒＯ，Ｈに較べ
信頼性の点で劣っている点である。
本発明の目的は、前述し九素子分離法の欠点を改め、小
面積で断面形状がすぐれ、かつ信頼性の高い素子分離法
を提供することにある。
面積で断面形状がすぐれ、かつ信頼性の高い素子分離法
を提供することにある。
〔発明の概蚤〕
１本発明の骨子は、プラズマＣＶＤ ８５Ｎ４膜ある
いはプラズマＣＶＤ５ｉＯ，膜の特異なエツチング特性
等を利用し、断面形状が矩形の素子分離領域を熱酸化の
８１０．で形成することＫＴｏる。以下、実施例にて詳
述する。
１本発明の骨子は、プラズマＣＶＤ ８５Ｎ４膜ある
いはプラズマＣＶＤ５ｉＯ，膜の特異なエツチング特性
等を利用し、断面形状が矩形の素子分離領域を熱酸化の
８１０．で形成することＫＴｏる。以下、実施例にて詳
述する。
実施例１ 第６図（ＪＲ）〜（ｆ）Ｋて説明する。
ｎ型基板に１周知の熱拡散技術によりリンを拡散し、深
さ５μｍのｐ型領域１４を形成し、表面に薄い８１０．
膜を形成し丸費ウェルに相轟する個所をレジスト１５で
！ツクし、基板をエツチングし友。
さ５μｍのｐ型領域１４を形成し、表面に薄い８１０．
膜を形成し丸費ウェルに相轟する個所をレジスト１５で
！ツクし、基板をエツチングし友。
更に、レジストを除去してプラズマＣＶＤＫよる８ｉ、
Ｎ４膜１６を堆積し、次に加熱リン酸にて８１１Ｎｎ膜
をエツチングすると、側壁部１７ではエツチング速度が
極めて速く、結局凹部側面の８４．Ｎ４膜はすべて除去
され、上面及び下面部のみ残存した。
Ｎ４膜１６を堆積し、次に加熱リン酸にて８１１Ｎｎ膜
をエツチングすると、側壁部１７ではエツチング速度が
極めて速く、結局凹部側面の８４．Ｎ４膜はすべて除去
され、上面及び下面部のみ残存した。
次に、基板の８１が露出し九側面にｔｏｏｏ℃の水素燃
焼酸化にて厚さ１４＋ａの８゛１０−膜１８を形成した
。更に８ ｔ、Ｎ、膜をリン酸にて除去し、エピタキシ
ャル成長法にてｎ型８１を成長させると、凹部の殆んど
は単結晶で埋まり、上面部には多結晶Ｓｉが成長した。
焼酸化にて厚さ１４＋ａの８゛１０−膜１８を形成した
。更に８ ｔ、Ｎ、膜をリン酸にて除去し、エピタキシ
ャル成長法にてｎ型８１を成長させると、凹部の殆んど
は単結晶で埋まり、上面部には多結晶Ｓｉが成長した。
上面部の多結晶８１を周知のエッチノ（ツク法により削
り全体を平坦にした後、嵌向の８４０１膜を除去すれば
矩形の断面形状をした熱酸化膜による所望の素子分離膜
を形成できた。
り全体を平坦にした後、嵌向の８４０１膜を除去すれば
矩形の断面形状をした熱酸化膜による所望の素子分離膜
を形成できた。
実施例２ 第２図偵）〜（ｄ）にて説明する。
実施例１と同様に、ウェル部以外をエツチングして凹部
を形成したあとプラズマＣＶＤ８ｉ０．膜１９を堆積し
九。次にフッ化アンモニアにてエツチングすると、ｌｌ
１１部２０でのエツチング速度が他の部分より速いため
、結果的に上面及び下面のみ８１０１膜が残存した。次
に、１０００℃の水素燃焼酸化にて厚さ２μ罵の８ｉ０
１膜２１を形成し、７ツ化アンモニアにて８ｉ０１をエ
ツチングするとプラズマＣＶＤ８ｉ０．は、熱酸化によ
る８１０！よりエツチング速度が大きいため、＠面の熱
酸化による８１０．膜のみ残存し、更に、実施例１と同
様の方法にて凹部をｎ型領域で堀めた。
を形成したあとプラズマＣＶＤ８ｉ０．膜１９を堆積し
九。次にフッ化アンモニアにてエツチングすると、ｌｌ
１１部２０でのエツチング速度が他の部分より速いため
、結果的に上面及び下面のみ８１０１膜が残存した。次
に、１０００℃の水素燃焼酸化にて厚さ２μ罵の８ｉ０
１膜２１を形成し、７ツ化アンモニアにて８ｉ０１をエ
ツチングするとプラズマＣＶＤ８ｉ０．は、熱酸化によ
る８１０！よりエツチング速度が大きいため、＠面の熱
酸化による８１０．膜のみ残存し、更に、実施例１と同
様の方法にて凹部をｎ型領域で堀めた。
実施例３
実施例１と同様の手段にて第６図（１）および（ｂ）の
工程を経たのち、同図（Ｃ）の工程の代わりに、 ８ｉ
、Ｎ４のイオンブレーティングによシ同図（ｄ）の如き
、上面部と下面部への８ｉ、Ｎ４堆積を行なつ九。即ち
、イオンブレーティングされ九８１．Ｎ、が方向性をも
つため側面部のみは８ｉ、Ｎ、の堆積から免れ九。次に
同図（ｅ）、（ｆ）の工程を経て所望の素子分離を行な
つ九。
工程を経たのち、同図（Ｃ）の工程の代わりに、 ８ｉ
、Ｎ４のイオンブレーティングによシ同図（ｄ）の如き
、上面部と下面部への８ｉ、Ｎ４堆積を行なつ九。即ち
、イオンブレーティングされ九８１．Ｎ、が方向性をも
つため側面部のみは８ｉ、Ｎ、の堆積から免れ九。次に
同図（ｅ）、（ｆ）の工程を経て所望の素子分離を行な
つ九。
以上、実施例にて本発明を説明し九が、本発明の要点は
、プラズマＣＶ Ｄ ８１．Ｎ、 Ｐｓあるいはプラズ
マＣＶＤ８ｉ０１膜イオンブレーテイング膜をマスクと
して＠面に熱酸化膜を成長させることに１ｈす、実施例
で述べ九ｐ型領域の深さあるいは素子分離膜の厚さは本
発明の主旨を逸脱しない隈りにおいて変更可訃である。
、プラズマＣＶ Ｄ ８１．Ｎ、 Ｐｓあるいはプラズ
マＣＶＤ８ｉ０１膜イオンブレーテイング膜をマスクと
して＠面に熱酸化膜を成長させることに１ｈす、実施例
で述べ九ｐ型領域の深さあるいは素子分離膜の厚さは本
発明の主旨を逸脱しない隈りにおいて変更可訃である。
＊え、エピタキシャル成長法により凹部を堀めるとき素
子分離膜の近傍は多結晶８ｉが成長する可能性があるが
（第８図）この多結晶８１領域を素子領域に使用し丸け
れば、周知のレーザーアニールあるいは電子線アニール
により単結晶化すればよい。更に、実施例では０Ｍ０８
Ｋ１１１１１．１１ 適用した例を示したが、本発明を単一チャネル型トラン
ジスタの素子分嶋に使うことも可能である。
子分離膜の近傍は多結晶８ｉが成長する可能性があるが
（第８図）この多結晶８１領域を素子領域に使用し丸け
れば、周知のレーザーアニールあるいは電子線アニール
により単結晶化すればよい。更に、実施例では０Ｍ０８
Ｋ１１１１１．１１ 適用した例を示したが、本発明を単一チャネル型トラン
ジスタの素子分嶋に使うことも可能である。
即ち、第８図において、最初のｐＷＩｉ不純物の拡散を
省略すればよい。
省略すればよい。
以上述べた如く、本発明により敵手の面積にて分離能力
の高い素子分離を行なうことができる。
の高い素子分離を行なうことができる。
第１図、第２図、第３図（ａ）〜（Ｃ）、第４図（５ｍ
）〜（ｅ）及び第５図は従来例を説明する断面図、第６
図（１）〜（ｆ）、第７図（ａ）〜（ｄ）及び第８図は
本発明の詳細な説明する断面図である。 図において ｌ・・ｎ型基板 ２・・・ｐウェル３・・・Ｓｉ
０ｇ膜 ４・ｎ型拡散層５・・・ｐ型拡散層
６・・・素子分離領域の幅７・・・薪縁分離膜
８・・・溝 ９・・・ＣＶ Ｄ ８ｉ０ｙ １０・・・素子分
離膜１１・・・空 洞 １２・・・エツチングされたウェル外部１３−・・ＣＶ
Ｄ ８ｉ０１ １３’ −・−Ｌ／シスト１４・
ｐｍ拡散領域 １１５・
・ウェル領域のレジストパターン１６ プラＸ マＣ
Ｖ Ｄ ８ ｉｓ Ｎ４１７・・・コーナ一部 １８．１８’・・熱酸化による８ｉ０．膜１９ ・・・
プラズマｃｖｎｓｔｏ。 ２０・・コーナ一部 ２１・・・熱酸化による８１〜膜 ２２・・・多結晶シリコン
）〜（ｅ）及び第５図は従来例を説明する断面図、第６
図（１）〜（ｆ）、第７図（ａ）〜（ｄ）及び第８図は
本発明の詳細な説明する断面図である。 図において ｌ・・ｎ型基板 ２・・・ｐウェル３・・・Ｓｉ
０ｇ膜 ４・ｎ型拡散層５・・・ｐ型拡散層
６・・・素子分離領域の幅７・・・薪縁分離膜
８・・・溝 ９・・・ＣＶ Ｄ ８ｉ０ｙ １０・・・素子分
離膜１１・・・空 洞 １２・・・エツチングされたウェル外部１３−・・ＣＶ
Ｄ ８ｉ０１ １３’ −・−Ｌ／シスト１４・
ｐｍ拡散領域 １１５・
・ウェル領域のレジストパターン１６ プラＸ マＣ
Ｖ Ｄ ８ ｉｓ Ｎ４１７・・・コーナ一部 １８．１８’・・熱酸化による８ｉ０．膜１９ ・・・
プラズマｃｖｎｓｔｏ。 ２０・・コーナ一部 ２１・・・熱酸化による８１〜膜 ２２・・・多結晶シリコン
Claims (1)
- 【特許請求の範囲】 （ｐ 半導体基板表面を食刻して段差部を形成する工程
と、上記段差部の上面および底面にのみ被膜を形成する
工程と、上ｒ被膜をマスクとして上記段差部の側面に絶
縁性物質を形成する工程と、上記絶縁性物質を形成し九
後、上記被膜を除去する工程と、エピタキシャル法によ
り上記段差部底面から半導体を成長させる工程を含むこ
とを％徴とする早道体装値の製造方法。 （２）被膜は、プラズマＣＶＤ法によって堆積した膜を
段差部の側面のみ選択的に食刻した−のであることを特
徴とする特許 記載の半導体装置の製造方法。 （３）絶縁性物質は、被膜を形成し九後、熱処理または
気体化学反応により形成しえものであることを特徴とす
る前記特許請求の範囲第１項記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57080005A JPS58197839A (ja) | 1982-05-14 | 1982-05-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57080005A JPS58197839A (ja) | 1982-05-14 | 1982-05-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58197839A true JPS58197839A (ja) | 1983-11-17 |
| JPH0348657B2 JPH0348657B2 (ja) | 1991-07-25 |
Family
ID=13706210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57080005A Granted JPS58197839A (ja) | 1982-05-14 | 1982-05-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58197839A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4843025A (en) * | 1987-05-25 | 1989-06-27 | Matsushita Electronics Corporation | Method of fabricating trench cell capacitors on a semocondcutor substrate |
| WO2006099354A1 (en) * | 2005-03-11 | 2006-09-21 | Vishay-Siliconix | Narrow semiconductor trench structure |
| US8409954B2 (en) | 2006-03-21 | 2013-04-02 | Vishay-Silconix | Ultra-low drain-source resistance power MOSFET |
| US9425043B2 (en) | 2005-12-22 | 2016-08-23 | Vishay-Siliconix | High mobility power metal-oxide semiconductor field-effect transistors |
| US10354920B2 (en) | 2011-11-22 | 2019-07-16 | Taiwan Semiconductor Manufacturing Company | Methods and apparatus for MOS capacitors in replacement gate process |
-
1982
- 1982-05-14 JP JP57080005A patent/JPS58197839A/ja active Granted
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4843025A (en) * | 1987-05-25 | 1989-06-27 | Matsushita Electronics Corporation | Method of fabricating trench cell capacitors on a semocondcutor substrate |
| WO2006099354A1 (en) * | 2005-03-11 | 2006-09-21 | Vishay-Siliconix | Narrow semiconductor trench structure |
| US9412833B2 (en) | 2005-03-11 | 2016-08-09 | Vishay-Siliconix | Narrow semiconductor trench structure |
| US9685524B2 (en) | 2005-03-11 | 2017-06-20 | Vishay-Siliconix | Narrow semiconductor trench structure |
| US9425043B2 (en) | 2005-12-22 | 2016-08-23 | Vishay-Siliconix | High mobility power metal-oxide semiconductor field-effect transistors |
| US9437424B2 (en) | 2005-12-22 | 2016-09-06 | Vishay-Siliconix | High mobility power metal-oxide semiconductor field-effect transistors |
| US8409954B2 (en) | 2006-03-21 | 2013-04-02 | Vishay-Silconix | Ultra-low drain-source resistance power MOSFET |
| US9887266B2 (en) | 2006-03-21 | 2018-02-06 | Vishay-Siliconix | Ultra-low drain-source resistance power MOSFET |
| US10354920B2 (en) | 2011-11-22 | 2019-07-16 | Taiwan Semiconductor Manufacturing Company | Methods and apparatus for MOS capacitors in replacement gate process |
| US10720361B2 (en) | 2011-11-22 | 2020-07-21 | Taiwan Semiconductor Manufacturing Company | Methods and apparatus for MOS capacitors in replacement gate process |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0348657B2 (ja) | 1991-07-25 |
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