DE1924712C3 - Integrierter Dünnschicht-Abblockbzw. Entkopplungskondensator für monolithische Schaltungen und Verfahren zu seiner Herstellung - Google Patents
Integrierter Dünnschicht-Abblockbzw. Entkopplungskondensator für monolithische Schaltungen und Verfahren zu seiner HerstellungInfo
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- 239000003990 capacitor Substances 0.000 title claims description 30
- 238000000034 method Methods 0.000 title claims description 23
- 239000010409 thin film Substances 0.000 title claims description 19
- 230000000903 blocking effect Effects 0.000 title claims description 11
- 238000004519 manufacturing process Methods 0.000 title description 9
- 239000004065 semiconductor Substances 0.000 claims description 80
- 239000000758 substrate Substances 0.000 claims description 51
- 229910052751 metal Inorganic materials 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 9
- 229910052698 phosphorus Inorganic materials 0.000 claims description 4
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 claims description 2
- 229910002113 barium titanate Inorganic materials 0.000 claims description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 2
- 230000007704 transition Effects 0.000 claims 2
- 230000008029 eradication Effects 0.000 claims 1
- 230000014759 maintenance of location Effects 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 description 33
- 235000012431 wafers Nutrition 0.000 description 13
- 239000000463 material Substances 0.000 description 11
- 239000003989 dielectric material Substances 0.000 description 8
- 238000005530 etching Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- 238000009415 formwork Methods 0.000 description 2
- 238000007373 indentation Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 235000012773 waffles Nutrition 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- LOPFACFYGZXPRZ-UHFFFAOYSA-N [Si].[As] Chemical compound [Si].[As] LOPFACFYGZXPRZ-UHFFFAOYSA-N 0.000 description 1
- OFLYIWITHZJFLS-UHFFFAOYSA-N [Si].[Au] Chemical compound [Si].[Au] OFLYIWITHZJFLS-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 230000004927 fusion Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/037—Diffusion-deposition
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/051—Etching
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/085—Isolated-integrated
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
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Description
45
Die Erfindung bezieht sich auf einen Dünnschicht-Abblock- bzw. Entkopplungskondensator für monolithisehe
Schaltungen mit geringem Serienwiderstand und hoher mechanischer Festigkeit des Monolithen.
In letzter Zeit hat es auf dem Gebiet der integrierten Schaltungen mit sehr hohem Integrationsgrad sehr
rasche Fortschritte gegeben. Es besieht eine wachsende " Nachfrage in dieser Technologie für Kapazitäten zum
Entkoppeln bzw. Abblocken.
Grundstrukturen integrierbarer Kapazitäten sind beispielsweise aus der DE-AS 1196 295 bekannt. Es
handelt sich hierbei um Sperrschichtkapa/itälen beid- f>o
seilig kontaktierter pn-Übergänge, oder um Kapazitäten bestehend aus einem Halbleiterkörper als einer
Belegung, einer darauf aufgebrachten Isolationsschicht als Dielektrikum und einer auf der Isolationsschicht
angeordneten Metallschicht als anderer Belegung. f>5
Diese Grundstrukturen sind hinsichtlich ihrer Integrierbarkeil und des Platzbedarfes im Rahmen einer
integrierten monolithen Schallung, insbesondere wenn
sie als Abblock- bzw. Entkopplungskondensatoren eingesetzt werden sollen, den Anforderungen nicht
mehr gewachsen.
Es wurde auch bereits der Versuch gemacht, Dünnschichtkapazitäten zum Entkoppeln auf integrierten
Schaltungen zu verwenden. Der Nachteil dieser bisher vorgeschlagenen Dünnschichtkapazitäten war
die große Anfälligkeit des danach hergestellten Halbleiterplättchens aufgrund einer vergrößerten Zerbrechlichkeit
des mechanischen Aufbaus des Halbleiterplättchens bzw. der Halbleiterscheibe, aus der das
Plättchen geschnitten wird. Daneben fehlte den Dünnschichtkondensatoren des Standes der Technik ein
guter thermischer Kontakt zwischen der integrierten Schaltung und dem die Wärme abführenden Träger.
Darüber hinaus ergaben sich Kurzschlußprobleme, kritische Justierarbeiten, und oft die Gefahr, daß die
dielektrische Schicht während des Herstellungsverfahrens oder einer späteren Behandlung zerstört wurde.
Weiterhin ergab sich bei den Dünnschichtkapazitäten zum Entkoppeln bzw. Abblocken von integrierten
Schaltkreiselementen die große Schwierigkeit, den nötigen geringen Serienwiderstand und/oder eine
geringe Serieninduktivität zwischen der einen Seite des Kondensators und den Schaltkreiseleinenten der integrierten
Schaltung herzustellen.
Es ist demnach die Csr Erfindung zugrunde liegende
Aufgabe, einen funktionssicheren integrierten Dünnschicht-Abblock- bzw. Entkopplungskondensator für
monolithische Schaltungen anzugeben, der bei hoher mechanischer Stabilität und gutem thermischen Kontakt
zwischen der integrierten Schaltung und dem die Wärme abführenden Träger nur einen geringen
Serienwiderstand und/oder Serieninduktivität aufweist.
Diese Aufgabe wird bei einem Dünnschicht-Kondensator der eingangs erwähnten Art dadurch gelöst, daß
der Monolith über einem Halbleitersubstrat eines ers'en Leitungstyps N aufgebaut ist, daß säulenförmige
Halbleiterregionen des zweiten Leia-igstyps P durch
das Substrat hindurchdiffundiert sind, so daß PN-Übcrgänge
an der Rückseite des Substrats ein die Oberfläche treten, daß Vertiefungen in der Rückseile ausgebildet
sind, die geschlossene Linienzüge von PN-Übergängen enthalten, daß diese Vertiefungen mit einem Dielektrikum
ausgefüllt sind, welches seinerseits mit einer Metallschicht bedeckt ist. die das Substrat an den nicht
vertieften Stellen kontaktiert und mit der /u entkoppelnden Spannung + V verbunden ist.
Vorteilhafte Ausgestaltungen und ein Verfahren zur Herstellung des Dünnschicht-Kondensators sind in
Unteransprüchen niedergelegt.
Im folgenden ist ein Ausführungsbeispiel der Erfindung mit Hilfe der nachstehend aufgeführten Zeichnung
näher erläutert. Es zeigen:
Fig. I eine monolithische Schallung mit einer
Dünnfilmkapa/ität auf der nicht verwendeten Seite des Halbleitermonolilhen,
F i g. 2 das Substrat, in welchem die säulenartigen Seiten des Dünnfilmkondensalors ausgebildet werden.
F i g. 3 das Substrat gemäß F ι g. 2. in welchem Säulen
von Halbleiterregionen von entgegengesetzten Leitungstyp ausgebildet sind,
Fig.4 dieselbe Darstellung wie Fig. 3 mit zusätzlichen
Diffusionen, welche als Diffusionsquellen für die vergrabenen Diffusionszonen dienen,
Fig. 5 dieselbe Struktur wie Fig. 4 mit einer ersten
auf dem Substrat ausgebildeten Epitaxieschicht, in welchen die vergrabenen Diffusionsgebiete ausdiffun-
dien sind,
Fig.6 dieselbe Struktur wie Fig.5 mit bestimmten
selektiven Diffusionen, weiche Halbleiterpfade geringen Widerstands und geringer Induktivität im folgenden
bilden werden,
Fig.7 dieselbe Struktur wie Fig.6 mit einer
zusätzlichen zweiten Epitaxieschicht, in welchen die vergrabenen Diffusionen gemäß Fig.6 ausdiffundiert
sind,
Fig.8 dieselbe Struktur wie Fig.7 mit einer
Fortsetzung der Halbleiterpfade bis an die Oberfläche des Monolithen,
F i g. 9 den unteren Teil von F i g. 8, nachdem Vertiefungen an bestimmten Stellen ausgebildet sind,
Fig. 10 dieselbe Struktur wie Fig.9, wobei in den
Vertiefungen und über der ganzen unteren Oberfläche dielektrisches Material abgelagert ist,
Fig. 11 dieselbe Struktur wie Fig. 10, wobei das dielektrische Material von den planen Teilen der
unteren Oberfläche abgetragen ist,
Fig. 12 dieselbe Struktur wie Fig. 11 mit einer abschließenden Metallisierung auf der unteren Cberfiäche
des Halbleiterkörpers.
in der vorliegenden Anmeldung wird Halbleitermaterial des ersten Leitungstyps mit P bezeichnet, während
der zweite Leitungstyp mit N bezeichnet wird. Natürlich ist die vorliegende Erfindung nicht nur auf das
dargestellte Beispiel beschränkt, sondern bezieht sich ebenso auf einen Monolithen, in welchem eine Struktur
des komplementären Leitungstyps ausgebildet ist.
In Fig. 1 ist ein AusK.nrungsbeispiel der Erfindung
mit einer Dünnfilm-Kapazität auf der nicht verwendeten Seite eines Halbleitermonolithen dargestellt. Die
monolithische Schal · ng oder das Halbleiterplättchen ist mit 20 bezeichnen. Mit 25 ist die Oberfläche des
Plättchens urd Teile davon, weiche einzelne, gegeneinander
isoliert; Schaltelemente aufnehmen können, mit 8 bezeichnet Der Anschaulichkeit halber sind nur wenige
Gebiete 8 dargestellt.
Auf der Vorderseite der monolithischen Schaltung in
Fig. 1 sieht man P-Ieitende Säulen 71 innerhalb eines
N+ -Substrates, von dem Teile bei 76 sichtbar sind. Deutlicher wird der Aufbau dieses N + -Substrates aus
Fig. 3. in welchem die P-Säulen innerhalb der N+Schicht an deren Oberfläche 103 zu sehen sind.
Diese säulenförmigen Halbleitergebiet.: 71 sind in das Substrat 1 eindiffundiert. Die in Fig. I dargestellten
N +-Gebiete 76 sind also Teile des N+ -Substrats in welchen die P-Säulen gemäß Fig. 3 eingebettet sind.
Für die Erfindung wesentüjh sind die an der unteren Seite befindlichen konkaven Vertiefungen 87. welche
jede eine P Säule 71 und Teile des umgebenden N+-Substrats einschließt. Die Vertiefungen können
entweder kreisförmig oder von einer anderen geometrischen Ausbildung sein. Aus Fig. 1 wird demnach klar,
daß die Unterseite des Substrats wie eine Waffel ausgebildet ist >n welchem die Gebiete 78 (Fig. 9) die
Vertiefungen der Waffel und die N+ -Regionen 77 (Fig. 11) die Rippen der Waffel darstellen. Die
Vertiefungen 78 sind größer als die Säulen 71, so daß die entstehenden PN-Übergänge wie 65 (Fig. 9) von der
Kante 67 (Fig.9) an der ebenen Oberfläche des Substrates einen bestimmten Absland aufweisen. Auf
diese Weise wird verhindert, daß Kurzschlüsse auftreten können. Jede Vertiefung ist mit dielektrischem Material
73 (F i g. 11) aufgefüllt. Im Gegensatz zu den Vertiefungen
sind jedoch die Rippe? 77 (F i g. 11) der waffelarti-2en
Struktur Draktisch frei von dielektrischem Material und in Kontakt mit d«r metallischen dünnen Schicht 75
(Fig. 12). Diese dünne Metallschicht 75 ist über ein
verbindendes Medium 21 mit der metallischen Grundplatte 15 verbunden, welche z. B. aus Molybdän
bestehen kann. Diese Grundplatte 15 kann mit einer Spannungsversorgung V+ verbunden sein, welche
mittels des Abblockkondensators nach der Erfindung abgeblockt oder entkoppelt werden soll. Das Potential
dieser Spannungsversorgung +V kann an die Oberfläehe 25 des Halbleiterplättchens gebracht werden mittels
diffundierter Halbleitergebiete 24, die von der Unterseite bis an die Oberfläche reichen. Der Kondensator
besteht also auf der einen Seite aus der metallischen Schicht 75, auf der anderen Seite aus der säulenförmigen
Struktur, weiche vertiefte P-Säulen 71 aufweist, die mit dielektrischem Material 73 zwischen der metallischen
Schicht und den Säulen aufgefüllt sind Die Rippen 77 aus N+ -Substrat-Material stehen in direktem Kontakt
mit der metallischen Schicht 75. Diese erfindungsgemäße
Struktur verleiht der monolithischen Schaltung mechanische Festigkeit im Vergleich zu den Dünnfilmkondensatoren
des Standes der Technik, insoweit, als die Zerbrechlichkeit der Halbleiterschaltung durch die
Hinzufügung des Abblockkondensators nicht wes:ntlieh
vergrößert wird. Darüber hinaus ergibt sich durch die erfindungsgemäße Struktur ein guter thermischer
Kontakt zwischen der integrierten Schaltung und der die Wärme abführenden Grundplatte 15. Vorteilhaft
erscheint auch, daß die Wahrscheinlichkeit einer
JO Beschädigung des dielektrischen Films des Kondensators während der Bearbeitung, insbesondere während
des Verbindens der monolithischen Schaltung mit der Grundplatte IS bzw. jer metallischen Schicht 75 stark
herabgesetzt ist. Innerhalb der Schaltung besteht eine Verbindung geringen Widerstandes und geringer
Induktivität von der Oberfläche 25 der Halbleiterschaltung bis zu der säulenförmigen Seite der Kapazität an
der unteren Seite des Halbleiterplättchens über eine Epitaxieschicht A. die P-Ieitfähig ist. Eine zweite
Epitaxieschicht B besteht aus N-leitfähigem Halble'termateral
und ist über der ersten Epitaxieschicht A ausgebildet. Halbleiterbauelemente werden ausschließlich
innerhalb dieser Epitaxieschicht B ausgebildet. Niederohmige Halbleitergebiete 27, 29, 31, 33 aus
P-Ieitendem Halbleitermaterial erstrecken sich vor. der
Oberfläche der Halbleiterschaltung, d. h. von der Oberfläche der Epitaxieschicht B bis zur Epitaxieschicht
A hinab. Aus dem Folgenden wird deutlich werden, daß diese Regionen unter anderem zur Isolation der
Halbleitergebiete 8 der Epitaxieschicht B dienen. Innerhalb dieser Geöiete 8 werden die einzelnen
Halbleiterbauelemente ausgebildet. Eine zweite /u entkoppelnde Versorgungsspannung — V kann an die
Oberfläche der Halbleiterschaltung und damil in die
Nähe der verbrauchenden Halbleiterelemente gebrach! werden über eine Metallisierung 19. die innerhalb der
niederohmigen Isolationsregionen aufgebracht wird.
Wie bereits oben erwähnt, wird das erste Versorgungspotential + V an die Oberfläche 25 der Halbleiterschal-
ft» tung mittels der diffundierten Gebiete 24 gebracht. Zu
entkoppelnde oder abzublockende Punkte der in der Oberfläche hergestellten Halbleiterschaltkreise werden
mit den niederohmigen Halbleiterregionen verbunden, sei es mit denjenigen positiven oder negativen
Potentials.
Im folgenden wird auf das Verfahren eingegangen, welches zur Herstellung des Dünnschichlkondensators
nach der Erfindung dient. Aus der Beschreibung dieses
Verfahrens werden auch die wesentlichen Merkmale der neuartigen Struktur deutlich. In Fig.2 ist ein gut
leitendes N+ -Halbleitersubstrat gezeigt, welches z.B. ein mit Arsen dotiertes Siliziumsubstrat sein kann, auf
welchem eine Vielzahl der oben beschriebenen integrierten Schaltkreise hergestellt werden kann. Die
Leitfähigkeit dieses Substrates sollte so gut wie möglich sein. Bei einer Arsendotierung ist es möglich, einen
spezifischen Widerstand von 0,01 Dem zu erreichen. Die
Dicke des Substrates beträgt z. B. 250 bis 380 μπι. Das
Substrat ist in F i g. 2 mit einer Bruchlinie versehen, um anzudeuten, daß es wesentlich dicker ist als die darauf
aufgebauten Epitaxieschichten A und B.
Gemäß F i g. 3 werden im nächsten Verfahrensschritt P-Halbleitergebiete in Form von Säulen innerhalb des
N +-Substrates 1 ausgebildet. Eine derartige Struktur kann erhalten v/erden durch Diffusion mittels der
bekannten Maskentechnik von der Oberseite des Substrates aus, z. B. mit Hilfe einer Siiiziumdioxid-Diffusionsmaske,
die durch Ätzen durch eine photoempfindliche Polymermaske hindurch gebildet wird. Da die
Diffusionsverfahren als bekannt vorausgesetzt werden dürfen, werden sie an dieser Stelle nicht weiter
diskutiert. Eine ausführliche Beschreibung findet sich z. B. in dem Artikel »A Survey of Diffusion Prozesses for
fabricating integrated circuits«. Duffy und Gnall, Microelectronic Technology, Boston Technical Publishers.
1967, S. 83-92. Die P-Diffusion kann auf zwei Weisen erfolgen. Entweder nimmt man eine einstufige
tiefe Duffison durch das N + -Substrat 1 vor. Die Säulen müssen nicht unbedingt bis auf die Unterseite des
Substrats vordringen, es muß nur gewährleistet sein, daß sie so tief sind, daß bei der Herstellung der späteren
Vertiefungen das auffüllende Dielektrikum die P-Gebiete berührt. Andererseits können die P-Halbleitersäulen
mit Hilfe eines zweifachen Diffusionsprozesses hergestellt werden, indem gemäß Fig.3 von beiden Seiten
P-Verunreinigungen in die Oberflächen des Substrates bei den Stellen 72 und 74 eindiffundiert werden. In
beiden Fällen werden P-Säulen 71, welche in das Substrat 1 eingebettet sind, entstehen. Der Unterschied
zwischen den beiden Verfahren besteht in der Diffusionszeit, weiche für eine Diffusion von beiden
Seiten geringer sein wird als für die einseitige Diffusion. Bei doppelseitiger Diffusion können bei beidseitiger
Maskierung die Diffusionen gleichzeitig ausgeführt werden. Es soll darauf hingewiesen werden, daß die
Gebiete 83 des Substrates 1 gemäß Fig.3 nicht zur Aufnahme von P-Halbleitersäulen vorgesehen sind.
Diese Gebiete 83 dienen als Teile eines niederohmigen Halbleiterpfades, der sich von der Unterseite bis an die
Oberfläche des Halbleiterkörpers erstreckt und die positive Versorgungsspannung den Halbleiterbauelementen
zuführt.
Im nächsten Verfahrensschritt werden in das Halbleitersubstrat gemäß Fig.4 N+ -Gebiets an den
Stellen 83 eindiffundiert, vorzugsweise unter Verwendung von Phosphor als Dotierungsmaterial. Diese mit 2
bezeichneten N+ -Kanäle bestimmen die Begrenzungen der integrierten Schaltungen, weiche an diesen
niederohmigen N+-Gebieten auseinandergesägt werden. Die in diesem Verfahrensschritt eindiffundierten
Dotierungsstoffe werden im folgenden weiter ausdiffundieren.
Gemäß F i g. 5 wird eine erste Epitaxieschicht A über der in Fig.4 gezeigten Struktur aufgewachsen, in
weiche die vorher eingebrachten N +-Diffusionen ausdiffundieren. Dabei bilden sich Kanäle 2' aus. Die
Leitfähigkeit der Epitaxieschicht A ist durch eine P-Dotierung bestimmt, wobei eine relativ geringe
Konzentration gewählt wird, welche mit P' angedeutet wird. Die Epitaxieschicht A kann aus Bor-dotiertem
Silizium bestehen mit einer Leitfähigkeit von etwa 10— 15£2cm bei einer Dicke von vorzugsweise 5 μη).
Zum Aufwachsen dieser Schicht kann jeder bekannte Epitaxieprozeß Verwendung finden. Die in dieser
Epitaxieschicht ausdiffundierten vergrabenen Diffusionen 2 bzw. 2' sind durch im Schritt gemäß F i g. 4
eingebrachten Diffusionen bestimmt. Aus Fig. 5 wird deutlich, daß die Epitaxieschicht A in elektrischem
Kontakt mit der säulenförmigen Seite des Kondensators ist und daß die Ausdiffusionen der vergrabenen
Diffusionen 2 einen Teil der sich von der Unterseite zur Oberseite des Halbleiterkörpers erstreckenden niederohmigen
Halbleitergebiete bilden.
Analog zur Diffusion der Kanäle 2 wird gemäß F i g fr
eine weitere Diffusion von Kanälen 3 in die Oberfläche
der Epitaxieschicht A vorgenommen, und zwar an den Stellen, welche über den Kanälen 2 zu liegen kommen.
Hierzu kann Phosphor als Dotierungsmittel Verwendung finden. Wie aus dem Folgenden ersichtlich wird,
diffundieren diese Kanäle 3 in die Epitaxieschicht A, wodurch eine kontinuierliche niederohmige Halbleiterregion
vom Gebiet 83 bis an die Oberfläche der ersten Epitaxieschicht gebildet wird. Die Leitfähigkeit dieser
Halbleite?,-egion kann etwa mit 0,01 Hern angegeben
werden.
In die Oberfläche der Epitaxieschicht A wird außerdem eine zweite Art von Verunreinigungen
eindiffundiert, die zu P-dotierten Kanälen 6 führt. Die Leitfähigkeit stimmt demnach im Vorzeichen mit der
Epitaxieschicht A überein. Durch die so gebildeten
J5 Kanäle 6 werden Halbleitergebiete 17 eingefaßt und
dienen als untere Diffusionsgebiete der Isolations- oder Trenndiffusionen, die zur elektrischen Trennung der
einzelnen Halbleiterbauelemente in der Oberfläche des Halbleitermonolithen dienen. Die Dotierung kann
vorzugsweise mit Bor als Verunreinigung erfolgen. Neben der Isolation der Halbleiterbauelemente löst
diese Diffusion der Kanäle 6 die Aufgabe, gut leitfähige Strompfade zwischen der Halbleiteroberfläche und der
säulenförmigen Seite des Abblockkondensators zu
liefern. Ohne diese niederohmigen Gebiete 6, deren spezifischer Widerstand etwa 0,01 Ucm beträgt, kann
kein guter Kontakt zu dem Kondensator hergestellt werden, da der spezifische Widerstand der Epitaxieschicht
A mit etwa 10 bis 15Ωΰΐη notwendig ist, um
geringe parasitäre Kapazitäten für die in der Epitaxieschicht B darzustellenden Halbleiterbauelemente zu
erhalten.
Der nächste Verfahrensschritt gemäß F i g. 7 besteht in der Ausbildung einer zweiten Epitaxieschicht B über
der in Fig.7 dargestellten Struktur. Diese Epitaxieschicht
kann z. B. mit Arsen dotiertes Silizium sein. Während des Aufwachsens der zweiten Epitaxieschicht
B werden die in den Dotierungszonen 3 und 6 befindlichen Störstellen in die Epitaxieschicht B
ausdiffundieren, wodurch Diffusionsgebiete 3' und 6' entstehen. Die Leitfähigkeit dieser zweiten Epitaxieschicht
B wird durch den spezifischen Widerstand von etwa 0,1 ficm charakterisiert. Die Dicke kann vorzugsweise
5 μΐη betragen. Die Ausdiffusionen der Kanäle 3 und 6 können entweder bis an die Oberfläche der
zweiten Epitaxieschicht B erfolgen, oder aber, wie in Fig.7 dargestellt, nur teilweise bis in die Mitte der
Epitaxieschicht B. Es ist vorzuziehen, wenn die
Ausdiffusionen der Kanäle 3 nur bis in die Mitte der Epitaxieschicht B erfolgen, so daß eine endgültige
Diffusion von der Oberfläche der Halbleiteranordnung er folgen kann, wie im folgenden beschrieben. Auf diese
Weise kann den hiedefohrnigen Halbeitergebieten eine
bessere Widerstaridschäfakteristik gegeben werden.
Gemäß <? i g. 8 werden bei nicht vollkommen durchdiffundierten Kanälen 6 bis ah die Oberfläche der
Epitaxieschicht B eine Anzahl von weiteren Diffusionen ah den Stellen der Kanäle 7 vorgenommen, die zu einer
guten Leitfähigeit des darunter liegenden Materials führen, so daß niederohmige Pfade über den Halbleitergebie'.en
der Kanäle 6 entstehen. Der spezifische Widerstand dieser Kanäle 7 beträgt wiederum etwa
0,01 Sicm. Wie in F i g. 8 dargestellt, entstehen auf diese Weise gut leitende Halbleitergebiete 27, 29, 31, 33,
welche als gesperrte PN-Übergänge zur elektrischen !scission der Gebiets S innerhalb der E'Mtiixipschirht R
dienen. Diese Gebiete 8 nehmen ja schließlich die Halbleiterschaltkreiselemente auf, die, nicht dargestellt,
nach bekannten Verfahren in der Halbleiteroberfläche ausgebildet werden.
Im Falle der in F i g. 7 dargestellten Struktur, in der die ausdiffundierten Halbleitergebiete 3' nicht bis an die
Oberfläche 25 der Epitaxieschicht B reichen, werden weitere Kanäle 4 mit Hilfe von Diffusion gebildet. Die
Leitfähigkeit dieser Gebiete stimmt im Vorzeichen mit derjenigen des Grundmaterials überein, so daß die sich
von dem Substrat bis an die Oberfläche des Halbleiterkörper, erstreckenden niederohmigen Halbleiterpfade
vollständig sind. Das Dotierungsmaterial für die Herstellung der Kanäle 4 kann identisch mit dem für die
Herstellung der Kanäle 3 sein. Vorzugsweise wird man die Diffusionen der Kanäle 4 bzw. 7 mit Verfahrensschritten zur Herstellung der Halbleiterbauelemente
innerhalb der Gebiete 8 zusammenlegen, um die Anzahl von Verfahrensschritten zur Herstellung der monolithischen
Schaltung zu reduzieren.
Nach der Beschreibung der säulenförmigen oder Schaltkreisseite des Kondensators und den elektrischen
Verbindungen zwischen dem Kondensator und der Oberfläche des Halbleiterplättchens soll im folgenden
das Verfahren beschrieben werden, womit Vertiefungen in den P-leitfähigen Säulen des Kondensators hergestellt
werden, diese mit dielektrischem Material gefüllt werden und darauf mit einer metallischen Schicht
bedeckt werden. Es soll daran erinnert werden, daß gemäß Fig.4 die Oberseite 103 und die Unterseite 105
des Substrates 1 ebene Oberflächen aufwiesen. F i g. 9 bis 12 beschreiben nur den unteren Teil des Halbleiter- so
plättchens nach F i g. 8, d. h. nur das Substrat mit einer bedeckenden Epitaxieschicht A
Wie aus F i g. 9 hervorgeht, werden Vertiefungen 78 in der unteren ebenen Oberfläche 105 des Substrates
ausgebildet, so daß jeweils einer P-leitenden Halbleitersäule
71 eine Vertiefung zugeordnet ist Wie weiterhin aus der F i g. 9 hervorgeht, greifen diese Vertiefungen 78
über das P-dotierte Halbleitergebiet 71 hinaus, so daß auch Teile des N+-Substrates, welche die P-Säulen
umgibt, an den Vertiefungen 78 an die Oberfläche ω
treten, wie es bei 100 angedeutet ist Die einzelnen Vertiefungen können entweder kreisförmig in ihrem
Querschnitt sein, wenn man von unten auf die Oberfläche 105 schaut, oder aber andere Querschnittsformen aufweisen. Die Vielzahl von Einsenkungen oder
Vertiefungen auf der unteren Oberfläche 105 lassen das Substrat wie eine Waffel erscheinen. Jede Vertiefung
sollte genug N+-Substratmaterial, welches die P-Säulen umgibt, enthalten, so daß die nach außen tretenden
PN-Übefgärige, wie z. B. 65, genügend entfernt von der
Kante 67 sind, wo die Vertiefungen in der ebenen Oberfläche 105 beginnen. Auf diese Weise werden
Kurzschlüsse vermieden. Die Vertiefungen können durch eine bekannte Ätztechnik hergestellt werden. Die
Abmessungen der Vertiefungen können etwa so gewählt werden, daß sie eine Tiefe von 100 bis Ϊ5θμπιίη
einem 250 bis 380 μπι dicken Substrat aufweisen. Um
wirksam zu werden, müssen die Vertiefungen einen großen Anteil der Gesamtdicke des Substrats 1
darstellen, um einen genügend niedrigen Serienwiderstand zwischen den Schaltkreiselementen auf der
Oberfläche 25 und der dieser zugewandten Seite des Kondensators zu gewährleisten.
Der nächste Verfahrensschritt wird aus Fig. 10 deutlich. Über der gesamten unteren Oberfläche des
Substrates, welches die einzelnen Vertiefungen aufweist,
wird eine dielektrische Schicht 79 abgelagert. Vorzugsweise wird hierzu die bekannte Verdampfungstechnik
verwendet. Daneben besteht aber auch die Möglichkeit, mit flüssiger Beschichtung und anschließendem Trocknen
das dielektrische Material aufzubringen. Das Dielektrikum kann prinzipiell willkürlich gewählt
werden. Wenn man hohe Kapazitäten des Abblockkondensators herstellen will, empfiehlt es sich z. B.
Bariumtitanat oder Tantaloxid zu verwenden, da diese Materialien eine hohe Dielektrizitätskonstante aufweisen.
F i g. 11 zeigt den nächsten Verfahrensschritt. Das dielektrische Material wurde von den Rippen 77 des
umgebenden N + -Substratmaterials entfernt, so daß das Substratmaterial für eine weitere Beschichtung beigelegt
isL Zur Entfernung des Dielektrikums können Techniken wie Läppen oder Ätzen verwandt werden.
Nach diesem Verfahrensschritt bleibt nur eine dielektrische Beschichtung an den Stellen 73 innerhalb der
Vertiefungen der unteren Substratoberfläche übrig.
Gemäß F i g. 1 wird im folgenden und letzten Verfahrensschritt eine Metallschicht 75 auf der Unterseite
der gesamten Struktur niedergeschlagen. Diese Metallschicht dient als eine Platte des Kondensators
und gleichzeitig als Verbindungsmedium zwischen den N+ -Rippen 77 und einem als Träger wirkenden
Metallsubstrat 15, v/ie es in F i g. 1 dargestellt ist
Zur Metallisierung der unteren Oberfläche kann ein Verdampfungsprozeß mit Gold Verwendung finden,
wobei anschließend eine Sinterung stattfindet, die ein Gold-Silizium-Eutektikum bildet Auf diese Weise
entsteht ein guter thermischer und mechanischer Kontakt zwischen dem Monolithen und der metallischen
Trägerplatte. Im allgemeinen wurden Dünnfilm-Kapazitäten, deren eine Elektrode dicht bei den
Schaltungen einer integrierten Schaltung liegen, eine ernsthafte Schwächung des mechanischen Aufbaus des
Halbleiterkörpers bedeuten. Die beschriebene Struktur des Kondensatorsubstrates vermeidet diese Gefahr
durch das Einätzen einer Reihe von Vertiefungen, wodurch Kapazität nahe an die Schaltkreise auf der
Oberfläche des Halbleiterplättchens herangebracht wird, während Rippen 77 zur Aufrechterhaltung der
mechanischen Stabilität des Halbleiterplättchens dienen. Das Ergebnis ist also ein Kondensator, welcher
physikalisch nahe an den Schaltkreiselementen auf der Oberfläche des HaibleiierpiäUchens liegt, dessen
Ausbildung jedoch nicht die Zerbrechlichkeit der Halbleiterscheibe oder des -plättchens vergrößert Wie
in Fig. 12 angedeutet, können eine Vielzahl von
integrierten Halbleiterplättchen auf einer gemeinsamen Halbleiterscheibe gleichzeitig hergestellt werden. Einzelne
Schaltungen können voneinander getrennt werden durch Ritzen und Sägen der Scheibe entlang den
Linien 59 und 61. Das Metallsubstrat 15, die Trägerplatte, wie sie in F i g. 1 dargestellt ist, kann nach dem
Zersägen der Halbleiterscheibe in einzelne Halbleiterplättchen mit der metallischen Schicht 75 und damit mit
der Schaltung verbunden werden, um die positive Versorgungsspannung +V mit der Halbleiterschaltung
zu verbinden. Ein anderes Verfahren zur Herstellung der monolithischen Schaltung gemäß der vorliegenden
Erfindung ersetzt die vergrabenen Diffusionen und Ausdif Fusionen zur Herstelung der elektrischen Pfade
27, 29, 31j 33 zwischen der Oberfläche des Halbleiter^
plättchens und der Epitaxieschicht A durch Diffusionen,
welche von der Oberfläche der Epitaxieschicht B bis in die Epitaxieschicht A eindiffundiert werden.
Zur Entkopplung oder zum Abblocken einzelner Halbleiterbauelemente in der monolithischen Schaltung
werden diese mit den P-Regionen 27, 29, 31 oder 33 verbunden, da diese gut leitfähige Leitbahnen zwischen
der Oberfläche und der Epitaxieschicht A darstellen, welche ihrerseits wiederum mit den in den Vertiefungen
ausgebildeten Kapazitäten gut leitend verbunden ist. Da die — P-Region nur eine geringe Leitfähigkeit mit einem
spezifischen Widerstand von etwa 10 bis 15 Dem aufweist und sehr dünn ist, nämlich in der Größenordnung
von 5 μΐη, ist der Serienwiderstand über die
Kapazität sehr klein aufgrund der sehr großen Fläche, welche kontakt mit der Kapazität macht Und aufgrund
des kürzen Strompfades zur Oberfläche 25 der
monolithischen Schaltung.
Hierzu 3 Blatt Zeichnungen
Claims (4)
1. Integrierter Dünnschicht-Abblock- bzw. Entkopplungskondensator
für monolithische Schaltungen mit geringem Serienwiderstand und hoher
mechanischer Festigkeit des Monolithen, dadurch gekennzeichnet, daß der Monolith
über einem Halbleitersubstrat (1) eines ersten Leitungstyps N oder P aufgebaut ist, daß säulenförmige
Halbleiterregionen des zweiten Leitungstyps P oder N durch das Substrat hindurchdiffundiert sind,
so daß PN-Obergänge an der Rückseite des Substrats an die Oberfläche treten, daß Vertiefungen
(78) in der Rückseite ausgebildet sind, die geschlossene Linienzüge von PN-Obergängen (65) enthalten,
daß diese Vertiefungen mit einem Dielektrikum (73) ausgefüllt sind, welches seinerseits mit einer
Metallschicht (75) bedeckt ist, die das Substrat an den nicht ven'.eften Stellen (77) kontaktiert und mit
der zu entkoppelnden Spannung + V verbunden ist.
2. Dünnschichtkondensator nach Anspruch 1, dadurch gekennzeichnet, daß niederohmige Slrompiade
(27, 29, 31, 32) im Halbleiterkörper von den säulenförmigen Haibleilerregionen bis an die die
Schaltelemente aufnehmende Oberfläche (25) des Monolithen führen.
3. Dünnschichtkondensator nach Anspruch 1, dadurch gekennzeichnet, daß das Dielektrikum (73)
aus Bariumtitanat oder Tantaloxid besteht.
4. Verfahrer zum Herstellen eines Dünnschichtkondensators nach den Ansprüchen 1 bis 3, dadurch
gekennzeichnet, daß nach dem Einbringen der säulenförmigen Halbleiterretionen in das Substrat
(1) und Herstellung der Vertilgungen (78) das Dieieklrikum (73) gleichmäßig über der Rückseite
des Substrats (1) niedergeschlagen und dann flächenhaft abgetragen wird, so daß nur die
Vertiefungen (78) mit dem Dielektrikum (73) bedeckt bleiben, daß die Metallschicht (75) über die
gesamte Rückseite aufgedampft wird und daß der die Schaltungen aufnehmende Monolith auf das
Substrat aufgebracht wird.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US72930568A | 1968-05-15 | 1968-05-15 |
Publications (3)
Publication Number | Publication Date |
---|---|
DE1924712A1 DE1924712A1 (de) | 1969-11-27 |
DE1924712B2 DE1924712B2 (de) | 1978-10-19 |
DE1924712C3 true DE1924712C3 (de) | 1979-06-21 |
Family
ID=24930439
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE1924712A Expired DE1924712C3 (de) | 1968-05-15 | 1969-05-14 | Integrierter Dünnschicht-Abblockbzw. Entkopplungskondensator für monolithische Schaltungen und Verfahren zu seiner Herstellung |
Country Status (4)
Country | Link |
---|---|
US (1) | US3460010A (de) |
DE (1) | DE1924712C3 (de) |
FR (1) | FR2008529A1 (de) |
GB (1) | GB1245883A (de) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3639814A (en) * | 1967-05-24 | 1972-02-01 | Telefunken Patent | Integrated semiconductor circuit having increased barrier layer capacitance |
US3656028A (en) * | 1969-05-12 | 1972-04-11 | Ibm | Construction of monolithic chip and method of distributing power therein for individual electronic devices constructed thereon |
US3769105A (en) * | 1970-01-26 | 1973-10-30 | Ibm | Process for making an integrated circuit with a damping resistor in combination with a buried decoupling capacitor |
US3969750A (en) * | 1974-02-12 | 1976-07-13 | International Business Machines Corporation | Diffused junction capacitor and process for producing the same |
US4427457A (en) | 1981-04-07 | 1984-01-24 | Oregon Graduate Center | Method of making depthwise-oriented integrated circuit capacitors |
US5687109A (en) | 1988-05-31 | 1997-11-11 | Micron Technology, Inc. | Integrated circuit module having on-chip surge capacitors |
US6124625A (en) * | 1988-05-31 | 2000-09-26 | Micron Technology, Inc. | Chip decoupling capacitor |
US5602052A (en) * | 1995-04-24 | 1997-02-11 | Harris Corporation | Method of forming dummy island capacitor |
US6114756A (en) * | 1998-04-01 | 2000-09-05 | Micron Technology, Inc. | Interdigitated capacitor design for integrated circuit leadframes |
US6414391B1 (en) | 1998-06-30 | 2002-07-02 | Micron Technology, Inc. | Module assembly for stacked BGA packages with a common bus bar in the assembly |
US6980414B1 (en) | 2004-06-16 | 2005-12-27 | Marvell International, Ltd. | Capacitor structure in a semiconductor device |
JP3678212B2 (ja) * | 2002-05-20 | 2005-08-03 | ウシオ電機株式会社 | 超高圧水銀ランプ |
US6755700B2 (en) * | 2002-11-12 | 2004-06-29 | Modevation Enterprises Inc. | Reset speed control for watercraft |
EP4226166A1 (de) | 2020-10-06 | 2023-08-16 | JohnsTech International Corporation | Nachgiebiger masseblock und prüfsystem mit konformem masseblock |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3393349A (en) * | 1964-04-30 | 1968-07-16 | Motorola Inc | Intergrated circuits having isolated islands with a plurality of semiconductor devices in each island |
US3333326A (en) * | 1964-06-29 | 1967-08-01 | Ibm | Method of modifying electrical characteristic of semiconductor member |
US3401450A (en) * | 1964-07-29 | 1968-09-17 | North American Rockwell | Methods of making a semiconductor structure including opposite conductivity segments |
-
1968
- 1968-05-15 US US729305A patent/US3460010A/en not_active Expired - Lifetime
-
1969
- 1969-03-28 FR FR6909043A patent/FR2008529A1/fr not_active Withdrawn
- 1969-05-14 GB GB24465/69A patent/GB1245883A/en not_active Expired
- 1969-05-14 DE DE1924712A patent/DE1924712C3/de not_active Expired
Also Published As
Publication number | Publication date |
---|---|
GB1245883A (en) | 1971-09-08 |
US3460010A (en) | 1969-08-05 |
DE1924712A1 (de) | 1969-11-27 |
FR2008529A1 (de) | 1970-01-23 |
DE1924712B2 (de) | 1978-10-19 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C3 | Grant after two publication steps (3rd publication) | ||
8339 | Ceased/non-payment of the annual fee |