DE2142391C2 - Verfahren zum Herstellen einer Halbleiteranordnung - Google Patents

Verfahren zum Herstellen einer Halbleiteranordnung

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DE2142391C2 DE2142391A DE2142391A DE2142391C2 DE 2142391 C2 DE2142391 C2 DE 2142391C2 DE 2142391 A DE2142391 A DE 2142391A DE 2142391 A DE2142391 A DE 2142391A DE 2142391 C2 DE2142391 C2 DE 2142391C2
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Description

Ein weiterer Vorteil ergibt sich bei dem ertindungsgemäßen Verfahren dadurch, daß eine einzige gemeinsame Maskenöffnung für zwei oder mehrere Halbleiter-Inselbereiche verwendet werden kann, welche durch dielektrische Seitenwände voneinander getrennt sind. Dadurch wird auch die Herstellung der Maske vereinfacht.
Die Erfindung wird nachfolgend anhand eines Ausführungsbeispiels in Verbindung mit der Zeichnung näher erläutert. Es zeigen
Fig. 1 bis 3 Verfahrensschritte für die Herstellung von Halblei teranord nu ngen;
Fig. 4 eine Vielzahl von isolierten Inselbereichen innerhalb welcher Bauelementezonen vorgesehen sind;
Fig. 5 eine Halbleiteranordnung während des Diffundierens der Bauelementezonen;
Fig. 6 eine Halbleiteranordnung mit einer tiefgreifenden N+-Seitenwand zur Verringerung des Sättigungswiderstandes;
Tig. 7 eine Draufsicht auf eine Vielzahl von gemäß der Lehre der Erfindung hergestellten Hahleiteranordnungen.
Gemäß Fig. 1 wird die planare Oberfläche mit einer 100-Kristallorientierung einer monokristallinen Siliciumscheibe 10 mit einer passivierenden Oxydschicht 12 versehen und derart einer Maskier- und selektiven Ätzung unterzogen, daß eine Vielzahl von Öffnungen 14, 16 und 18 entstehen. Mit Hilfe eines anisotropen Ätzverfahrens werden in dem monokristallinen Silicium eine Vielzahl von Rillen 24, 26 und 28 vorgesehen, die in der Siliciumscheibe 10 bis zu einer gleichen Tiefe verlaufen. Anschließend wird die Oxydschicht 12 entfernt und eine Siliclumdioxydschicht 34 oder eine Schicht aus einem anderen geeigneten Material mit isolierenden Eigenschaften gleichförmig aufgewachsen, niedergeschlagen oder in einer sonstigen Weise aufgebracht.
Über der Siliciumdioxydschicht 34 wird eine polykristalline Siliclumschicht 36 angebracht, die die Rillen 24, 26 und 28 ausfüllt und überdies darüber noch ausreichend dick ist, am eine mechanische Tragfunktion für die fertiggestellte Halbleiteranordnung auszuüben.
Anschließend wird bis auf die in Fi g. 3 mit der gestrichelten Linie angedeutete Ebene die Siliciumscheibe 10 durch Läppen und Polieren abgetragen, so daß sich eine Vielzahl von Inselbereichen 40, 42, 44 und 46 gemäß Fig. 4 ausbildet, die voneinander getrennt und gegeneinander durch die doppelte Dicke der ursprünglichen Siliciumdioxydschicht 34 isoliert sind. Die Trennung der Inselbereiche gegeneinander erfolgt durch die Kanalbereiche, die anfänglich durch das Auffüllen der Rillen 24, 26 und 28 mit polykristallinem Silicium bei der Ausbildung der Schicht 36 aufgebaut werden. In Fig. 4 sind drei solche Kanalbereiche 48, 50 und 52 dargestellt.
Die durch eine Strecke 56 angedeutete obere Breite des Kanalbereiches beträgt etwa 6,3 χ 10~3 mm. Die mit der Strecke 58 angedeutete Tiefe des Kanalbereiches beträgt etwa 1,27 χ 10~2 mm. Die Zentren der Inselbereiche bzw. der oberen Kanalbereiche liegen, wie mit der Strecke 60 angedeutet, etwa 3,17 χ 10~2 mm auseinander.
Über dem in Fig. 4 dargestellten Aufbau wird eine Maske 62 ausgebildet. Dieser Aufbau der Maske und/oder des bereichsweisen Einätzens von Öffnungen ist in den der Erläuterung der Erfindung dienenden Fig. 4, 5 und 6 nicht im einzelnen dargestellt, da dies mit Hilfe herkömmlicher Technik durchführbar 1st.
Die Inselbereiche sind aus einem Material eines gegebenen Leitungstyps, wobei für das Ausführungsbeispiel angenommen wird, daß sie N-lellend sind. In der Maske 62 sind Öffnungen vorgesehen, durch welche eine Basisdiffusion z. B. mit Bor in der Oberfläche 63 der Halbleiterscheibe 10 vorgenommen wird. Die Öffnung für die Basisdiffusion ist größer als ein Inselbereich und ist derart angeordnet, daß sich ein PN-Übergang in einer Vielzahl von benachbarten Inselbereichen ausbildet. Mit dieser Diffusion wird eine Vielzahl von Inselbereichen erfaßu, wobei sich eine Begrenzung der Diffusionsbereiche durch die nahezu vertikal verlaufenden Teile der Siliciumdioxydschicht 34 z. B. des Teiles 346 ergibt. Wie aus
ίο Fig. 7 erkennbar, wird die Basisdiffusion und ebenso die nachfolgenden Diffusionen in Form Janger über die Siliciumscheibe verlaufender Streifen ausgeführt. Die Linien, längs der die Übergänge verlaufen, erstrecken sich auch über die Kanalbereiche 48, 50 und 52. Diese Mehrfachdiffusion in die polykristallinen Kanalbereiche hat keinen Einfluß, solange zu diesen Kanalbereichen keine Kontaktverbindung besteht. Die Siliciumoxydschichten 34a bis 34t/ isolieren die einzelnen Inselbereiche 40, 42, 44 und 46 gegeneinander. Keine der Diffusionen durchdringt die Slliciumoxydschichten 34a bis 34a1. Die Siliciumoxydschicht 34Z> besteht beispielsweise aus einem im wesentlichen parallel zur Oberfläche 63 verlaufenden Teil 65, sowie Seitenwänden 66, die bis zur Oberfläche 63 verlaufen und somit einen monokristallinen Halbleiterkörper einschließen.
Die Seitenwände 66 jeder die Inselbereiche umgebenden Siliciumoxydschicht begrenzen die Diffusionsgebiete In der Siliciumscheibe 10. Die Herstellung eines Kollektorkontaktes kann mit Hilfe verschiedener Techniken erfolgen, z. B. durch eine nachfolgende Tiefendiffusion des N*-Materials.
Die Emitterdiffusion erfolgt durch eine Maskieröffnung, die ebenfalls benachbarte Teile einer Vielzahl von Inselbereichen freilegt, so daß eine Vielzahl von Emittern durch diese Öffnung diffundiert werden kann. Bei dem in Flg. 5 dargestellten Aufbau kann das N-Leitende Material mit Phosphor dotiert sein, so daß sich ein PN-Basls-Emitterübergang ergibt, der entsprechend der gestrichelten Linie 67 verläuft. Die Inselbereiche und die
verschiedenen in diese eindiffundierten PN-Übergänge werden dadurch charakterisiert, daß eine Vielzahl von PN-Übergängen die seitlichen Wände 66 der die Inselbereiche umgebenden Oxydschicht durchschneiden. Aufgrund dieser vorausgehend beschriebenen Geometrie tritt ein PN-Übergang jeweils nur an einer Stelle in dem jeweiligen Inselbereich an die Oberfläche des Halbleiterkörpers, wogegen die andere Seite des PN-Übergangs innerhalb des Inselbereiches vergraben liegt und auf die Seltenwände 66 der die Inselbereiche umschließenden Teile 34a bis 34a1 der Siliciumoxydschicht stößt. Eine Anreicherungsdiffusion in das N*-leitende Material für den Kollektoranschluß erfaßt jeweils zwei benachbarte Inselbereiche, und zwar gegenüberliegend zu denjenigen Bereichen in welche die Basis- und Emitterdiffusion ausgeführt wurde. Der N+N-Übergang wird von der Linie 68 angedeutet und verläuft durch den polykristallinen Kanalbereich des Trägers 36, wobei die Seitenwände 66 der Teile 34a und 346 sowie 34c und 34d der die Inselbereiche umschließenden Siliclumdioxydschicht gemäß Fig. 5 durchschnitten werden.
Die in Flg. 6 dargestellte Ausführungsform einer Halbleiteranordnung zeigt eine größere Anzahl von in die Inselbereiche durchgeführte Diffusionen. In dieser Darstellung sind mit den vorausstehend beschriebenen Flguren gleiche Teile mit gleichen Bezugszeichen versehen.
Innerhalb des Inselbereichs ist eine tiefgreifende Schicht 70 mit N+-Leitung vorgesehen. Diese Schicht besteht aus dem ursprünglichen Material, aus dem der
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Inselbereich gebildet ist. Da der Halbleiteraufbau gemäß der Erfindung durch überlappende Diffusionen gebildet wird, ergibt sich für diese tiefliegende Schicht 70 ein -förmiger Querschnitt. Diese Form stellt sich ein aufgrund der streifenförmig über die Halbleiterscheibe 10 ausgeführten Diffusionen. Eine spätere Diffusion zur Modifizierung der N+-Leitung der tiefgreifenden Schicht 70 wird gemäß der Erfindung durchgeführt, um damit einen Kollektorbereich 72 zu schaffen.
Diese Diffusion wird streifenförmig über benachbarte Reihen von Inselbereichen ausgeführt, wobei nahezu das gesamte N+-leItende Material der Schicht 70 in N-leltendes Material umgewandelt wird. Bei der in Fig. 6 dargestellten Ausführungsform verläuft ein seitlicher Abschnitt 73 der tiefgreifenden Schicht 70 zur Oberfläche 63 der Siüciurr.scheibe. Das Material mit N*-Leitung begrenzt die Ausbreitung der Minoritätsträger und verbessert den Sättigungswiderstand der Halbleiteranordnung.
Mit dem Bezugszeichen 74 ist ein Kollektoranreicherungsbereich gekennzeichnet, während das Bezugszeichen 64 den Kollektor-Basisübergang und das Bezugszeichen 67 den Basis-Emitterübergang andeutet. Die Emitteranreicherungszone ist mit dem Bezugszeichen 75 gekennzeichnet.
In Fig. 7 ist die Draufsicht auf eine gemäß dem Verfahren nach der Erfindung hergestellte Halbleiteranordnung gezeigt, aus der eine Vielzahl von in der Halbleiterscheibe angeordneten Transistoren erkennbar sind. Die Vielzahl der Inselbereiche ist mit 40 und 42 gemäß der Bezeichnung in Fig. 4 gekennzeichnet. Zusätzliche Inselbereiche sind mit 80 und 82 bezeichnet. Die Inselbereiche 40 und 42 sind gegenüber dem polykristallinen Silicium 36 des Halbleiterträgers durch Slliclumdloxydschichten 34σ und 346 isoliert, wogegen die Inselbereiche 80 und 82 gegenüber dem polykristallinen Siliciumträger durch Siliciumoxydschlchten 84 und 86 entsprechend isoliert sind. Es können auf einer Halbleiterscheibe eine Vielzahl von Inselbereichen in Reihen und Spalten nebeneinander angeordnet sein, so daß die vorausgehend und nachfolgend beschriebenen Diffusionsschritte in Form langer Streifen ausgeführt werden.
Die Basisdiffusion 1st durch eine Schraffur 88 angedeutet und erstreckt sich über in einer Richtung nebeneinander angeordnete Inselbereiche in der Welse, daß sie benachbarte Inselbereiche zweier Spalten erfaßt. Die Emitterdiffusion 1st durch die Schraffur 90 angedeutet, liegt innerhalb des Basisbereiches und erstreckt sich ebenfalls über benachbarte Inselbereiche. Dabei Ist unter Bezugnahme auf Fig. 5 zu beachten, daß die Basisdiffusion zunächst die volle Breite der schraffierten Teile 88 und 90 erfaßt und durch die Emitterdiffusion eine Änderung der Leitfähigkeit in dem von der Schraffur 90 erfaßten Teil der Oberfläche des Halbleiterkörpers erfährt. Die Kollektoranreicherungszone wird mit der Schraffur 92a und 926 angedeutet und überlappt die äußeren Bereiche der von der Basis- und Emitterdiffusion überzogenen Inselbereiche sowie die jeweils benachbart liegenden äußeren Bereiche der jeweils danebenliegenden Spalte der benachbarten Inselbereiche.
Wenn in der letzten Oxydschicht Öffnungen für die Diffusion der Kontaktanschlüsse vorgesehen werden, wird dafür gesorgt, daß die polykristallinen Kanalbereiehe 48 und 52 nicht freigelegt werden. Die Kontaktmetallisation wird ebenfalls streifenförmig ausgeführt, jedoch nur innerhalb jedes einzelnen Inselbereiches, so daß sie nicht über die die Inselbereiche einschließende Siliciumdioxydschicht und die polykristallinen Kanalbereiche verläuft.
Vorausstehend wurde die Herstellung einer Halbleiteranordnung durch überlappte Diffusion beschrieben, wobei in einem Halbleiterkörper durch anisotrope Ätzung Rillen geschaffen werden, die nach dem Anbringen einer isolierenden Schicht mit einem Halbleitermaterial als Trägermaterial aufgefüllt werden. Nach einem Abtragen des Ausgangsmaterials bis zu einer Ebene, in der die unteren Teile der Rille abgeschnitten werden, bilden sich isolierte Inselbereiche aus. Die Inselbereiche werden mit Diffusionsmasken derart überzogen, daß jeweils Öffnungen benachbarte Inselbereiche sowie den dazwischenliegenden Kanalbereich freilegen, durch welche eine Basis- und Emitterdiffusion erfolgt. Durch entsprechende benachbarte Inselbereiche überlappende Anreicherungsdiffusionen lassen sich in vorteilhafter Weise Kontaktanschlüsse zu den Halbleiteranordnungen herstellen. Durch das Erfassen jeweils benachbarter Inselbereiche mit einer Diffusion ist es möglich, die Abmessungen aktiver Halbleiteranordnungen extrem zu verkleinern.
Hierzu 2 Blatt Zeichnungen

Claims (3)

1 2 andererseits kleinere integrierte Schaltkreise zu schaffen. Patentansprüche: Ein dabei sich stellendes Problem ergibt sich aus der Notwendigkeit der exakten Ausrichtung von mehreren
1. Verfahren zum Herstellen einer Halbleiteranord- für nacheinander erfolgende Diffusionen benötigten Difnung, bei dem in einem Halbleiterkörper eine Anzahl 5 fusionsmasken bzw. entsprechende Masken für andere von Inselbereichen eines ersten Leitungstyps herge- Verfahrensschritte. Es ist offensichtlich, daß die durch stellt werden, die in einer Oberseite des Halbleiterkör- die einzelnen Verfahrensschritte zu schaffenden Leitfäpers liegende koplanare Oberflächen haben, jeweils higkeitsübergänge richtig zueinander angeordnet sein durch eine isolierende Schicht begrenzt und von müssen, um eine optimale Funktion der Halbleitereleeinem polykristallinen Halbleiterbereich umgeben io mente zu gewährleisten.
sind, bei dem ferner Teile einzelner Inselbereiche Diese Grenzen werden erreicht, wenn für die photome-
durch Diffusion eines Dotierungsmaterials durch eine chanischen Verfahrensschritte bei einer Maskierung und
Maske hindurch in den zweiten Leitungstyp überge- Ätzung z. B. Transistoranwendungen auf eine quadrati-
führt werden, so daß innerhalb der Inselbereiche PN- sehe Fläche zusammengedrängt werden, die eine Kan-
Übergänge entstehen, die an der isolierenden Schicht 15 tenlänge von 6,3 χ 10~2 mm hat. Entsprechendes gilt für
und an den Oberflächen der Inselbereiche enden, d a - sonstige Flächenformen mit einem Flächeninhalt von
durch gekennzeichnet, daß die Maske (62) so etwa 4χ ICH mm2.
dimensioniert und angeordnet wird, daß jeweils inner- Das genannte Problem erfährt durch das seitliche DIf-
haib einer einzigen Öffnung der Maske (62) Teile fusionsverhalten von Dotierungsmaterial beim Eindrin-
mehrerer Inselbereiche (40, 42, 44, 46) freigelegt wer- 20 gen in einen Halblelterträger eine weitere Erschwerung,
den. Um eine bestimmte Diffusionsiiefe zu erreichen, muß
2. Verfahren nach Anspruch \s dadurch gekenn- eine entsprechende proportionale seitliche Diffusion in zeichnet, daß innerhalb einer einzigen Öffnung der Kauf genommen werden. Diese seitliche Diffusion trägt Maske (62) Teile von zweien der Inselbereiche (40, 42, zu den Flächenanforderungen bei, die sich für integrierte 44, 46) freigelegt werden. 25 Schaltkreise ergeben.
3. Verfahren nach Anspruch 2, dadurch gekenn- Zusätzlich zu diesen aus der Geometrie sich ergebenzeichnet, daß die Dotierung im Bereich mit dem den Schwierigkeiten treten weitere Schwierigkeiten auf, ersten Leitfähigkeitstyp in einem Unterbereich (70), wenn strahlungsfeste Halbleiteranordnungen geschaffen welcher benachbart zu der dielektrischen Seitenwand werden sollen. Um diese Strahlungsfestigkeit zu schaf-(34 a, b, c, d) angeordnet ist, vor der Bildung der 30 fen. muß ein tiefgreifender N'-Ring durch Diffusion vor Seitenwand ausgeführt wird. der Basis- und Emitterdiffusion gebildet werden, der
zumindest teilweise den Bereich umgibt, in welchen die Basis eindiffundiert wird. Damit werden die Ausbreitung der Minoritätsträger begrenzt und der Sättlgungswider-
Die Erfindung betrifft ein Verfahren zum Herstellen 35 stand verbessert. Diese tiefgreifende N+-Diffusion soll
einer Halbleiteranordnung, bei dem in einem Halbleiter- jedoch nicht bis in die Verarmungsbreite der Basis vor-
körper eine Anzahl von Inselbereichen eines ersten Lei- dringen, da sonst die Durchbruchspannung verringert
tungstyps hergestellt werden, die in einer Oberseite des wird. Bei Halbleiteranordnungen für hohe Spannung
Halbleiterkörpers liegende koplanare Oberflächen haben, (2 Ohm ■ cm bei 150 V) hat diese Verarmungszone eine
jeweils durch eine isolierende Schicht begrenzt und von 40 Breite in der Größenordnung von etwa 1,2 χ 10~2 mm.
einem polykristallinen Halbleiterbereich umgeben sind, Einschließlich der fotomechanischen Toleranzen werden
bei dem ferner Teile einzelner Inselbereiche durch Diffu- zwischen der Basis und diesem Schutzring mindestens
sion eines Dotierungsmaterials durch eine Maske hin- etwa 1,9 χ ICH mm benötigt. Bei Halbleileranordnungen
durch in den zweiten Leitungstyp übergeführt werden, so für niedugere Spannungen sind die Anforderungen für
daß innerhalb der Inselbereiche PN-Übergänge entste- 45 diese Abstände geringer, jedoch gelten im wesentlichen
hen, die an der isolierenden Schicht und an den Oberflä- dieselben fotomechanischen Toleranzen,
chen der Inselbereiche enden. Der Erfindung liegt die Aufgabe zugrunde, ein Verfah-
EIn derartiges Verfahren ist aus der FR-PS 15 35 205 ren der eingangs näher genannten Art zu schaffen, mit
bekannt. Nach der Lehre dieser Druckschrift wird eine welchem bei möglichst unkritischem Ausrichten der DIf-
Halbleiteranordnung mit einer sehr geringen Kapazität 50 fusionsmasken Halbleiteranordnungen mit sehr geringem
erreicht, und zwar durch die Tatsache, daß ein PN-Über- Flächenbedarf herstellbar sind.
gang hoher Kapazität sich vollständig über die dann di- Zur Lösung dieser Aufgabe sieht die Erfindung vor,
elektrisch isolierte Schicht erstreckt, so daß diejenige daß die Maske so dimensioniert und angeordnet wird,
PN-Übergangs-Kapazltät eliminiert wird, welche durch daß jeweils innerhalb einer einzigen Öffnung der Maske
die seitlichen Anteile des Bereichs beigetragen würden. 55 Teile mehrerer Inselbereiche freigelegt werden.
Diese Abmessungen werden dann verhältnismäßig Vorteilhafte Weiterbildungen und bevorzugte Ausfüh-
unkritisch. Wenn sich der Bereich nicht vollständig rungsformen des Erfindungsgegenstandes ergeben sich
durch die Schicht erstrecken würde, wäre es sehr wichtig, aus den Unteransprüchen.
die seitlichen Abmessungen auf ein Minimum zu Gemäß der Erfindung Ist der wesentliche Vorteil
beschränken. Es hat sich als sehr unzweckmäßig und 60 erreichbar, daß die Halbleiteranordnung flächenmäßig
teuer erwiesen, gleichmäßig dünne dielektrisch isolierte stark verkleinert ausgebildet werden kann und dennoch
Schichten herzustellen. keine Schwierigkelten beim Ausrichten der Dlffusions-
Ein ähnliches Verfahren Ist aus der GB-PS 11 48 417 masken auftreten, wobei zugleich die Eigenschaften der
für einen Thyristor bekannt. Halbleiteranordnung bezüglich einer Strahlungsbestän-
DIe Entwicklung in der integrierten Schaltkreistechnik 65 digkelt verbessert werden können.
ist beständig auf die Verkleinerung von Innerhalb inte- Es kann gemäß der Erfindung die Dichte der Integrlergrierter Schaltkreise angeordneter Halbleiterelemente ten Schaltung erhöht werden, well für die einzelnen Baugerichtet, um einerseits eine größere Bauteildichte und elemente weniger Platz benötigt wird.
DE2142391A 1970-08-24 1971-08-24 Verfahren zum Herstellen einer Halbleiteranordnung Expired DE2142391C2 (de)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4120744A (en) * 1971-06-25 1978-10-17 Texas Instruments Incorporated Method of fabricating a thermal display device
US3818289A (en) * 1972-04-10 1974-06-18 Raytheon Co Semiconductor integrated circuit structures
US3865649A (en) * 1972-10-16 1975-02-11 Harris Intertype Corp Fabrication of MOS devices and complementary bipolar transistor devices in a monolithic substrate
US3902936A (en) * 1973-04-04 1975-09-02 Motorola Inc Germanium bonded silicon substrate and method of manufacture
US3956034A (en) * 1973-07-19 1976-05-11 Harris Corporation Isolated photodiode array
NL7313572A (nl) * 1973-10-03 1975-04-07 Philips Nv Werkwijze voor het etsen van silicium- of ger- mplakken en halfgeleiderinrichtingen ver- igd met toepassing van deze werkwijze.
CA1090006A (en) * 1976-12-27 1980-11-18 Wolfgang M. Feist Semiconductor structures and methods for manufacturing such structures

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3411051A (en) * 1964-12-29 1968-11-12 Texas Instruments Inc Transistor with an isolated region having a p-n junction extending from the isolation wall to a surface
US3411200A (en) * 1965-04-14 1968-11-19 Westinghouse Electric Corp Fabrication of semiconductor integrated circuits
CH428946A (fr) * 1966-01-27 1967-01-31 Centre Electron Horloger Circuit intégré
FR1535205A (fr) * 1966-08-26 1968-08-02 Trw Inc Procédé de fabrication de transistors très minces et d'autres composants à l'état solide et semi-conducteurs ainsi obtenus
US3575646A (en) * 1966-09-23 1971-04-20 Westinghouse Electric Corp Integrated circuit structures including controlled rectifiers
US3432919A (en) * 1966-10-31 1969-03-18 Raytheon Co Method of making semiconductor diodes
US3534234A (en) * 1966-12-15 1970-10-13 Texas Instruments Inc Modified planar process for making semiconductor devices having ultrafine mesa type geometry
US3575741A (en) * 1968-02-05 1971-04-20 Bell Telephone Labor Inc Method for producing semiconductor integrated circuit device and product produced thereby
US3566219A (en) * 1969-01-16 1971-02-23 Signetics Corp Pinched resistor semiconductor structure

Also Published As

Publication number Publication date
DE2142391A1 (de) 1972-04-13
NL7111532A (de) 1972-02-28
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DE7132332U (de) 1971-11-25

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