CH428946A - Circuit intégré - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76297—Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
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Description
Circuit intégré La présente invention a pour objet un circuit intégré. On sait que ceux-ci se composent de plusieurs zones semi-conductrices, isolées les unes des autres et diffu sées de façon à former des éléments du circuit. Ces isolations peuvent être exécutées de deux façons, soit par jonction PN, :soit par paroi de quartz SiO2. La technique d'isolation par paroi de quartz est bien connue. Il existe d'ailleurs plusieurs méthodes pour éta blir ces parois de quartz. Cette technique est employée quand on désire une faible capacité entre les éléments isolés, soit dans les circuits de commutation à ultra vitesse, soit dans les circuits de très faible consomma tion (hautes impédances). L'isolation par paroi de quartz présente par contre l'inconvénient que la distance séparant deux zones ainsi isolées est relativement grande, ce qui est dû au fait qu'on doit, dans une phase de préparation, faire une attaque chimique :qui ,est relativement difficile à contrô ler en géométrie. Ainsi, dans un circuit avec un grand nombre de zones isolées, la surface délimitée entre les zones isolées peut être plus grande que la surface des zones elles-mêmes. Dans les circuits courants, on isole les différentes zones par des régions diffusées formant une jonction PN. Ces jonctions présentent une plus grande capacité para site par unité .de surface et exigent des précautions quant au potentiel appliqué. Par contre, la distance séparant deux zones ainsi isolées est beaucoup plus faible que dans le cas de l'iso lation par une paroi de quartz. L'invention a pour but d'économiser la surface utili sée tout en n'augmentant la capacité parasite que très légèrement, ce but étant atteint en combinant les deux techniques d'isolation. Selon l'invention, le circuit intégré est caractérisé en ce qu'il comprend un substrat polycristallin présentant plusieurs caissons isolés entre eux et du substrat par une paroi diélectrique, chacun des caissons renfermant plu sieurs éléments diffusés dont au moins les bords adja cents aux autres éléments présentent un type de conduc- tibilité donné, ces éléments étant isolés les uns des autres par des régions diffusées dont le type de conductibilité est opposé à celui des bords desdits éléments. Le dessin représente, à titre d'exemple et sous forme schématique, deux formes d'exécution du circuit intégré. La fig. 1 est une vue en coupe partielle d'un circuit intégré, les zones des caissons destinées à former les dif férents éléments du circuit intégré étant représentées non diffusées afin de mieux faire ressortir les régions diffu sées pour isoler les zones entre elles. La fig. 2 est une vue en plan schématique d'un cir cuit intégré à quatre caissons. La fig. 1 représente en coupe un circuit intégré tel qu'il se présente après isolation des différentes zones dans les caissons, mais avant la diffusion de ces zones pour en faire les éléments devant constituer le circuit intégré. Il comprend un substrat 1 en silicium polycristallin présentant des caissons 2 isolés du substrat 1 et entre eux par des parois 3 en quartz S'02. Ces caissons sont constitués par du Si monocri:stallin de type N et sont divisés en plusieurs zones 4, par des régions diffusées 5. La surface extérieure des caissons est isolée par une paroi de quartz 6, laquelle a été ouverte en 7 pour per mettre la diffusion des régions d'isolation 5. Ces régions d'isolation sont du type de conductibilité opposé à celui du silicium emplissant les caissons, soit du type P. On voit qu'elles s'étendent de part en part à travers les caissons 2, c'est-à-dire de la paroi 6 à la paroi 3, ceci de façon à isoler entièrement les différentes zones 4 les unes des autres. Le choix des caissons et des zones devant constituer les différents éléments du circuit intégré est effectué de façon que les éléments hautement isolés sont contenus dans des caissons différents tandis que les éléments dont l'isolation relative est moins critique sont contenus dans un même caisson. Les différentes zones 4 peuvent facilement être diffu- sées par la méthode dite planar pour constituer les différents éléments. Il suffira d'ouvrir la paroi 7 aux endroits voulus. On voit à la fig. 1 que la distance 8 séparant deux zones adjacentes contenues dans un même caisson est sensiblement plus faible que la distance 9 séparant deux zones adjacentes mais contenues dans deux caissons différents. Dans un exemple pratique, la profondeur 10 des cais sons pourra être -de 8 li, la distance 9 entre deux cais sons 2 de 60 #t et la largeur 8 d'une isolation diffu sée 5 de 20 #t. La fig. 2 est une vue schématique en plan d'un cir cuit intégré comprenant quatre caissons 11 de neuf élé ments 12 chacun. Les caissons 11 sont isolés par des parois de quartz 13 tandis que les éléments 12 conte nus dans un même caisson sont isolés par des régions diffusées 14. En admettant que chacun des éléments mesure 100 1, x 100 1, et que les isolations ont les épaisseurs données ci-dessus, .la surface totale du circuit inté gré est de (6 - 0,1 + 4 - 0,020 + 3 - 0,060)2 = 0,74 mm2 En isolant au contraire tous les éléments 12 :par des parois .de quartz, la surface totale serait de (6 - 0,1 + 7 - 0,06)2 = 1;04 mm2
Claims (1)
- REVENDICATION Circuit intégré, caractérisé -en ce qu'il comprend un substrat polycristallin présentant plusieurs caissons isolés entre eux et du substrat par une paroi diélectrique, cha cun des caissons renfermant plusieurs éléments diffusés dont au moins les bords adjacents aux autres éléments présentent un type de conductibilité donné, ces éléments étant isolés les uns des autres par ,des régions diffusées dont le type de conductibilité est opposé à celui des bords desdits éléments. SOUS-REVENDICATIONS 1. Circuit selon la revendication, caractérisé en ce que le substrat est en Si et la paroi en SiO2. 2.Circuit selon la revendication, caractérisé en ce que lés caissons sont entièrement enveloppés par la paroi diélectrique, ceci à l'exception d'ouvertures pratiquées à l'endroit des régions diffusées afin d'isoler les différents éléments, et d'ouvertures pratiquées pour diffuser les éléments et établir les contacts électriques. 3.Circuit selon la sous-revendication 2, caractérisé en ce que les régions d'isolation diffusées s'étendent transversalement à travers le caisson, d'une paroi diélec trique à la paroi opposée.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CH111666A CH428946A (fr) | 1966-01-27 | 1966-01-27 | Circuit intégré |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CH111666A CH428946A (fr) | 1966-01-27 | 1966-01-27 | Circuit intégré |
Publications (1)
Publication Number | Publication Date |
---|---|
CH428946A true CH428946A (fr) | 1967-01-31 |
Family
ID=4202852
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CH111666A CH428946A (fr) | 1966-01-27 | 1966-01-27 | Circuit intégré |
Country Status (1)
Country | Link |
---|---|
CH (1) | CH428946A (fr) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2142391A1 (de) * | 1970-08-24 | 1972-04-13 | Motorola Inc | Halbleiteranordnung und Verfahren zur Herstellung derselben |
-
1966
- 1966-01-27 CH CH111666A patent/CH428946A/fr unknown
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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DE2142391A1 (de) * | 1970-08-24 | 1972-04-13 | Motorola Inc | Halbleiteranordnung und Verfahren zur Herstellung derselben |
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