DE2153103C3 - Verfahren zur Herstellung integrierter Schaltungsanordnungen sowie nach dem Verfahren hergestellte integrierte Schaltungsanordnung - Google Patents

Verfahren zur Herstellung integrierter Schaltungsanordnungen sowie nach dem Verfahren hergestellte integrierte Schaltungsanordnung

Info

Publication number
DE2153103C3
DE2153103C3 DE2153103A DE2153103A DE2153103C3 DE 2153103 C3 DE2153103 C3 DE 2153103C3 DE 2153103 A DE2153103 A DE 2153103A DE 2153103 A DE2153103 A DE 2153103A DE 2153103 C3 DE2153103 C3 DE 2153103C3
Authority
DE
Germany
Prior art keywords
semiconductor
component
silicon
gate
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
DE2153103A
Other languages
English (en)
Other versions
DE2153103B2 (de
DE2153103A1 (de
Inventor
Leslie L. Sunnyvale Calif. Vadasz (V.St.A.)
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of DE2153103A1 publication Critical patent/DE2153103A1/de
Publication of DE2153103B2 publication Critical patent/DE2153103B2/de
Application granted granted Critical
Publication of DE2153103C3 publication Critical patent/DE2153103C3/de
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/043—Dual dielectric
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/053—Field effect transistors fets
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/106—Masks, special
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/122—Polycrystalline

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Description

Die Erfindung betrifft ein Verfahren zur Herstellung integrierter Schaltungsanordnungen mit jeweils eine Source- und eine Drain-Elektrode aufweisenden Gate-Halbleitexbauelementen in Halbleiterplättchen mit einer ebenen Oberfläche, wobei auf der ebenen Oberfläche eine Maskierschicht aufgebracht und in dieser wenigstens eine öffnung gebildet wird, um aktive Zonen in den Halbleiterbauelementen durch Eindiffusion von geeigneten Dotierstoffen zu bilden.
Des weiteren befaßt sich die Erfindung mit nach dem erfindungsgemäßen Verfahren hergestellten integrierten Schaltungsanordnungen mit einer Vielzahl von in einem Halbleiterkörper gebildeten Halbleiterbauelementen, wobei direkt von einer aktiven Zone eines Halbleiterbauelements zu einem anderen Halbleiterbauelement ein Leitbahnelement verläuft.
Auf dem Gebiet der Halbleiterbauteile sind Feldeffekt-Halbleiterbauteile, ζ. Β. MOS-Halbleiterbauelemente (Metalloxid-Halbleiter), MNS-Halbleiterbauteile (Metall-Nitrid-Halbleiter) und MIS-HaIbleiterbauteile (Metall-Isolator-Halbleiter), von zunehmender Wichtigkeit geworden. Solche Bauteile werden gegenwärtig für integrierte und logische Schaltungen sowie für Speicheranordnungen verwendet, bei denen eine große Zahl von kleinen Bauelementen auf einem einzigen Halbleitersubstrat oder -scheibchen angeordnet sind. Diese Schaltungen werden üblicherweise als integrierte Schaltungen bezeichnet und können Bauteile für eine Anzahl unterschiedlicher Funktionen, z. B. für Speicherung, Decodierung usw., aufweisen. Die Betriebssicherheit und die Ausbeute beim Herstellungsprozeß, d. h. die Vermeidung von Ausschuß, ist hierbei ein schwieriges Problem. Eine typische Speicheranordnung kann beispielsweise mehrere tausend aktive Bauelemente pro Flächeneinheit bei lOOVoiger Ausbeute, d. h. ohne Ausfall eines aktiven Bauelements, erfordern. Mit dieser Ausbeute ist die erreichbare Packungsdichte (z. B. Bauelemente/ Fläche) verknüpft. Wenn höhere Packungsdichten möglich sind, kann gezeigt werden, daß solche höheren Packungsdichten nicht notwendigerweise die Schadensanfälligkeit erhöhen (d. h. die Ausbeute vermindern). Es ist also ersichtlich, daß höhere Pakkungsdichten zu größeren Ausbeuten führen. Die Er-
höherer Packungsdichten ist deshalb ein „entlicher P8J^01 zur. Erzielung hoher Ausbeuten nd wirtschaftlicher Herstellung solcher Schaltungs-Mordnungen. Die vorliegende Erfindung ist auf ein Verfahren und eine Anordnung zur Schalung höherer Packungsdichten gerichtet.
Eine Ausführungsform eines Feldeffekt-Halb-1 eiterbauteils, weiches im folgenden im einzelnen er-" rtert wird, wird als Silizium-Gate-Feldefiekt-Halbleiterbauteil bezeichnet, wobe.i unter anderem auch ,. Bezeichnung MIS-Halbleiterbauteil (Metall-Isolator-Halbleiterbauteil) verwendet worden ist. Es soll von Anfang an festgehalten werden, daß, obwohl die folgenden Erörterungen insbesondere auf Silizium-Gate-Halbleiterbauteile bezogen sind, die Bezugnahme auf solche Halbleiterbauteile nur zu Erörterungszwecken erfolgt und ein großer Teil der aufgezeigten Vorteile auf andere Ausführungsformen von Halbleiterbauteilen und ganz allgemein auf integrierte Schaltungen übertragbar ist. Eine Vorveröffentlichung, die sich mit solchen Bauteilen befaßt, ist das USA.-Patent 34 75 234.
Bei den bekannten Silizium-Gate-Halbleiterbauteilen besteht der Aufbau üblicherweise aus einem ebenen Siliziumscheibchen, in dem eine Source- und eine Drain-Elektrode gebildet sind, die durch einen Kanal getrennt sind, auf dem durch eine Isolierschicht auf Abstand gehalten eine zwischen der Source- und Drain-Elektrode liegende Gate-Flektrode angeordnet ist. Die Isolierschicht besteht üblicherweise aus Siliziumoxid (SiO2) und die Gate-Elektrode ist auf dieser Siliziumoxidschicht unter Zwischenschaltung einer Trennschicht aus einem Nitrid (z. B. Si3N4) gebildet. Die Bildung solcher aus Source-, Drain- und Gate-Elektroden zusammengesetzten Halblciterbauteilen wurde beim bekannten Stand der Technik durch aufeinanderfolgendes Abscheiden (z. B. Vakuumabscheidung oder Aufwachsen) von Schichten aus Siliziumoxid, Nitrid und Silizium über der gesamten OberfTiche des Siliziumscheibchens erreicht. Anschließend wurde unter Anwendung von photolithographischen Verfahren ein Teil der oberen Siliziumschicht weggeätzt, um das Gebiet des Bauteils im wesentlichen zu bilden, wodurch das Nitrid in diesem Gebiet freigelegt wurde.
Spectrum, Bd. 6 [1969], Nr. 10, S. 28 bis 35) wurde festgestellt, daß der frühe Schutz des empfindlichen, dünnen Isoliergebiets durch die Silizium-Gate-Elektroden die Möglichkeiten von Beschädigung während nachfolgender Herstellungsschritte vermindert.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung von integrierten Schaltungsanordnungen mit einer Vielzahl von Einzelbauelementen auf einem Halbleiterplättchen anzugeben, ίο durch das erheblich höhere Packungsdichten der Einzelbauelemente in der Schaltungsanordnung als mit dem bekannten Verfahren erreicht werden können, ohne daß hierbei die Produktionsausschußquote erhöht würde.
Ausgehend von einem Verfahren der eingangs erwähnten Art wird diese Aufgabe erfindungsgemaß dadurch gelöst, daß auf der Maskierschicht und in der gebildeten Öffnung ein Kontakt- und Leitbahnmaterial abgeschieden wird, welches für die zur BiI-dung der dotierten Zonen verwendeten Dotierstoffe erheblich durchlässiger ist, als die Maskierschicht; daß Kontakt- und Leitbahnmaterialschicht mit einem Muster solcher Form versehen wird, daß sie von der zu bildenden Source- oder Drain-Elektrode eines Gate-Haibleiteibauelements zu einem anderen Halbleiterbauelement verläuft; und daß schließlich ein Dotierstoff durch die Öffnung in der Maskierschichi in das Halbleiterscheibchen eindiffundiert wird, so daß sowohl im Gebiet unterhalb des Kontakts als auch in dessen Nähe eine dotierte Zone gebildet wird, welche die Source- oder Drain-Elektrode eines Gate-Halbleiterbauelements bildet. Entgegen den bisher von den Fachleuten als vorteilhaft bezeichneten Verfahrensweisen wird erfindungsgemäß also ein Abschnitt des Halbleiterkörpers oder -Substrats freigelegt, auf dem vor der Bildung von Bauteilen oder Elementen von Bauteilen ein Kontakt hergestellt werden soll, und der elektrische Kontakt wird auf dem freiliegenden Gebiet angeordnet. Das für den Kontakt verwendete Material ist so gewählt, daß es den Aufbau eines Bauteils oder Bauelements durch Eindiffusion entsprechender Dotierstoffe nicht wesentlich behindert. Vorzugsweise wird für das Kontaktmatenal das gleiche Material verwendet, das für einen Teil des Aufbaus eines benachbarten " ' "~ "*
χ „
(USA,Patent 34 75 234 und IEEE- duktionsausbeuten.
ren hergestellten Halbleiterbauteils
Photoma^er-
kannten Poliergemisch, z. B. SL· mit Jod ^S-ten Gemisch aus Fluorwasserstoff-, Salpeter- und is Essigsäure, poliert ist. Eine dicke SiI ziumoxidschSt 12 (z. B. aus SiO2) kann bei relativ hohen Tempel türen (z. B. 1050° C) auf dem Scheibchen aufoe wachsen oder abgeschieden se?n D^ SchTch?Jcke" kann von 100 bis zu mehreren tausend A varikren ao Eine geeignete Dicke liegt jedoch in der Größenordnung von 1 μm. Es ist bekannt, daß die Schicht 12 auch durch andere Verfahren, wie beispielweise die Spaltung von Tetraäthoxysilan oder dTrch Plasmaverfahren, wie sie beispielswdse im US-Patent „ 32 87 243 beschrieben sind, hergestellt^ werden * kann. .
Als nächstes werden die Gebiete für die Source- und Drain-Elektroden der fertigen Vorrichtung und die eventuellen Kanalbereiche durch einen Photomaskierschritt begrenzt. Dies kann mit bekannten Photomaskenverfahren erfolgen. Beispielsweise SrS eine Photolackschicht auf der Oberfläche der Orid schicht 12 mittels einer Spritzapparatur oder einer anderen PhotoIackaufbringVorrichtung aufgetragen « Das Scheibchen wird dann in einer SdSSE " trockenmaschine bei einer Geschwindigkeit von beispielsweise 15 000 UPM zentrifugiert, um eine gleichmäßige Beschichtung einer geeigneten Dicke zu erhalten. Das mit dem Photolack beschichtete Scheibchen kann dann durch geeignete Trockenverfahren weiter getrocknet werden. Mit der gebildeten Photolackschicht wird das Schcibchen in fnger Anlage an eine geeignete Photomaske hohen Auflosungsvennögens angedrückt und mit einem gebündelten ultravioletten Lichtstrahl belichtet. Durch die Photomaske wird die Photolackschicht so belichtet daß die Oxidschicht 12 in der Nachbarschaft der Gebiete 14 nach dem Entwickeln unbedeckt ist. Die Entwicklung des Photolacks erfolgt in bekannter Weise, beispielsweise durch Eintauchen in eine geeignete Lösung, durch Spülen und Härten in einer Azetonlösung und anschließendes Nachbrennen Nach dem Entwickeln des Photolacks wird die freigelegte Siliziumoxidschicht 12 durch Ätzen entfernt S5 so daß öffnungen 16 gebildet werden und die Oberfläche 18 des Scheibchens 10 freigelegt wfrd (Fig. Ib). Nach dem Bilden der öffnSng 16 und dem Entfernen der Oxidschicht 12 zur Freilegung der Oberfläche 18 erfolgt erneut ein Oxidierarbritsschritt wie er im vorstehenden in Verbindung mit der Bildung der Schicht 12 beschrieben wurde In diesem Fall wird jedoch eine dünne Oxidschicht 20 auf der Oberfläche 18 im Gebiet der öffnung 16 erzeugt, die eine Dicke in der Größenordnung von etwa 0,1 fun hat. Die dünne Oxidschicht 20 bildet schließlich einen Teil des Gate-Aufbaus.
Bei den bekannten Verfahren war es üblich, die Sf. J τΓ ^T 8^ Werden S°" wirdleine rtfJ? wjjcqsenden Ausführungsbeispiel
ch« J ? "g 22- m dem Gebiet 8ebildet' wel" Source OÄ7 «ner anschließend zu bildenden S? v u ^rain-Elektrode eines Silizium-GateSK^V^ ift 0^"8 wird durch der öftnunp Sΐ,"1 ^mdu^ "* der BiIdun8 bildet 8 16 erlauterte Photo™skierverfahren gem"en Ohü! V™ f SlIi?lumschicht 24 ™* der ge- b2Siΐ I ™f&hT*chL D^e Schuht kann Ä? AufdamPfverfahren, durch pyroly-
oder nut anderen bekannten w?r<kn. Das US-Patent
Si iziumschiSn^ ^.Y«»»1™» ™r ™*™& einer oSfcS^S H Iv?if TSChlCht 24 beriihrt die
sie auch ρ ,7 H
barten BamLf
Scheibchen, in
das SSi„
10 durch die öffnung
Oxidschicht 12- so daß ^ eines benach"
Welcher die Gate-Elektrode
^' S° daß der Kontakt- die Lei"
Ϊ J·™ , P Element sind· Es dfdle ScI"cht 24 in dem Bereich.
I* deS monokristal linen eb^Mh in Form von
n *" die c?- eckenden Gebieten
Sd"cht U in Polykristalliner ^führungsbeispiel der den D^h ?*Sflien,,den Süiziunischichten 24 5£fc\lwZ dsch'*ten 12 und 2O keine Siliziumde" Erfind ^ & Ue& '^00*1 im Rahmen vorzSher gedankens' solche Zwischenschichten
masWerhl Ti l M wrd dann einer Phot°- STtS?λ"dlUIl8 unterz°gen, um das gesamte SiIi-KomaSe „n,f H Γ· ^ ^ Gate-Eiektrode, die zu «Ζ.Γ α ^*^**1™* bildenden Materials Stellen ™ L· U1D ^6 dÜnne ^^chicht an den ist Kein ςπΓ "^' v° Sie nicht von Siliziuni bedeckt Mim bJST™ liegt u uber der dün"en Oxidschicht ileSroden t ^h ^ ^e"den Source" und Drain" T ^ T ^^" ™rd die dÜnne Oxid-
SfAf ^]"1 Scheibchen 10 ein" Bet?achtTnP^ ρ ·^ ^Μ* Werden ^11™" Bei tfe SilSuSrtL» *Λ· -St ™ beriick«chtigen, daß tischen Fo^^! V? C-ner einfachen und schema-
hatdaB^tT* te!" ist' wobd K den Anschein barschaft def M™™ Oxi^chicht *>™ d« Nachdeckt^ während f"^"^- Drain-EIek^de über-αοίρΐ^"1 Wirklichkeit von der Source-GebieVX ς Cntfernt ist ^Fi 8" 2>" Die im
dünne S^^^
ätzt werden, wobei Öffnungen 30 sowie öffnungen 32 und 34 gleichzeitig gebildet werden (F i g. 1 f).
Im folgenden wird noch einmal auf die Formung der Siliziumschicht 24 durch die Photomaskierbehandlung zurückgekommen, wie sie in Fig. Ie gezeigt ist. Die Entfernung des überschüssigen Siliziums führt zur Bildung einer Gate-Elektrode 36 und einer Leiterbahn 38, die einen Kontakt 40 einschließt und bis zur Gate-Elektrode 42 des nächsten Bauelements verläuft. Die Formung dieser Siliziumschicht erfolgt unter Anwendung von Photomaskier- und Ätzbehandlungen, wie sie im vorstehenden erläutert wurden. Das nach der Aufbringung des Photolacks freigelassene Silizium wird mit einer geeigneten Ätzlösung, z. B. einem mit Jod gesättigten Gemisch aus Fluorwasserstoff-, Salpeter- und Essigsäure, weggeätzt. Dabei ist festzuhalten, daß bei der Bildung der Gate-Elektrode eine automatische Ausrichtung erfolgt, was bedeutet, daß die Photomaske für das Ätzen der Gate-Elektrode nicht unbedingt sehr genau ausgerichtet werden muß. Das einzige wesentliche Erfordernis bei der Ausrichtung der Photomaske besteht darin, daß das Gate-Gebiet irgendwo über der dünnen Oxidschicht liegt. Durch die Formung der Siliziumschicht wird die Konfiguration des Gate-Aufbaus und der resultierenden Bauelemente sichtbar (F i g. 1 e).
Sobald die Siliziumschicht 24 zu einer Gate-Elektrode, einem Kontakt und einem Leitbahnmuster geformt ist, wird die darunterliegende dünne Oxidschicht 20 im Bereich der zu bildenden Source- und Drain-Elektroden freigelegt. Die freigelegte darunterliegende SiO2-Schicht 20 kann mit Ammoniumhydrogenfluorid entfernt werden, wodurch die Oberfläche 18 des Siliziumscheibchens 10 auf jeder Seite der Gate-Elektrode 36 mit Ausnahme der Stellen freigelegt wird, wo die Siliziumschicht 24 bereits einen Kontakt 40 mit dem Siliziumscheibchen 10 gebildet hat. Auf diese Weise werden die Öffnungen 30, 32 und 34 gebildet, welche das Scheibchen 10 freilegen. Diese öffnungen ermöglichen es, ausgewählte Dotierstoffe in das Scheibchen 10 einzudiffundieren, so daß Source- und Drain-Gebiete 44, 46 und 48 gebildet werden können. Der Siliziumkontakt 40 bildet im Vergleich zu Siliziumdioxid keine starke Sperrschicht für solche ausgewählten Dotierstoffe, so daß die Dotierstoffe durch den Kontakt 40 hindurchtreten und ein Source- oder Drain-Gebiet 50 bilden können.
Es wird eine Diffusionsbehandlung vorgenommen, in welcher die Source-, Drain- und Gate-Elektroden, der Siliziumkontakt und die Leitbahnen vervollständigt werden. Dabei ist festzuhalten, daß die genaue Anordnung der Source- und Drain-Übergänge relativ zur Gate-Elektrode zur Erzeugung einer bestimmten, jedoch minimalen Überdeckung sichergestellt ist, weil die Diffusionsbehandlung nach der Anordnung der Gate-Elektrode erfolgt. Zusätzlich werden die Gate-Elektroden, der Kontakt und die Leitbahnen ausreichend mit Dotierstoffen dotiert, so daß sie eine verbesserte Leitfähigkeit erhalten. Nach der Dotierung haben der Kontakt 40, die Gate-Elektroden 36 und 42 und die Leitbahn 38 typisch erweise einen spezifischen Flächenwiderstand von weniger als 200 Ω/Quadrat. Typische Diffusionsbehandlungen sind in einer Vielzahl von Druckschriften, z. B. US-Patent 30 66 052 beschrieben.
Der Aufbau der erfindungsgemäßen Bauteile kann so getroffen sein, daß in einem P-leitenden Silizium N-leitendc Source- und Drain-Elektroden gebildet werden, jedoch können auch Anordnungen mit umgekehrten Leitfähigkeitsverhältnissen hergestellt werden, indem ein N-leitendes Substrat und an Stelle eines N-Dotierstoffes wie Phosphor ein P-Dotierstoff,
ίο wie beispielsweise Bor, verwendet werden. Fig. If zeigt ein Scheibchen bei dieser Herstellungsstufe.
Nach der Diffusionsbehandlung ist der Aufbau des Bauteils mit Ausnahme der notwendigen Verbindungsleitungen und der Passivierung fertig. Eine Schicht aus Siliziumdioxid, Glas oder einem anderen Isoliermaterial wird auf der gesamten Oberfläche abgeschieden. In diese aufgebrachte Siliziumdioxidschicht werden an all den Stellen öffnungen mittels des Photoverfahrens eingeätzt, an denen ein Kontakt zwischen der nachfolgend aufgebrachten Metallschicht und dem darunterliegenden Siliziumscheibchen oder einer abgeschiedenen Siliziumschicht erforderlich ist. Auf die Oberfläche wird Aluminium aufgedampft, so daß es in diese Öffnungen eintritt, und die gewünschten Leitbahnmuster werden mittels einer weiteren Photomaskierbehandlung erzeugt. Es ist erforderlich, das Bauteil sowohl gegen mechanische Beschädigung ihres Leitbahnmusters als auch gegen Verunreinigung zu schützen. Zu diesem Zweck kann eine weitere Glasschicht auf der Scheibchenoberfläche aufgebracht und mittels einer nachfolgenden Photomaskierbehandlung mit einem Muster versehen und geätzt werden, um die Anschlußstellen freizulegen, an denen die zur Herstellung von Kontakt mit dem Aluminium-Leitbahnmuster dienenden Anschlußdrähte befestigt werden müssen. Andere Behandlungsschritte, wie beispielsweise Anlaß- und Legierungsschritte, können in bekannter Weise durchgeführt werden. Sämtliche dieser nachfolgenden Behandlungsschritte dienen hauptsächlich der Bildung einer Verbindungsschicht und dem Schutz des Bauteils.
In F i g. 2 ist in der in F i g. 1 f gezeigte Bauteil in einer vereinfachten perspektivischen Ansicht dargestellt. Der Bauteil umfaßt ein Scheibchen aus monokristallinem P-leitenden Silizium 10, mit N-leitenden, eindiffundierten Gebieten 48 und 50. Eine dicke Isolierschicht 12 überdeckt einen wesentlichen Abschnitt des Scheibchens 10 (10 000 A). Eine dünnere Isolierschicht 20 liegt zwischen den Source- und Drain-Elektroden 48 und 50 und überdeckt sie etwas (1000 A). Eine Gate-Elektrode 36 ist deckungsgleich auf der dünnen Isolierschicht 20 aufgebaut und besteht vorzugsweise aus Silizium, in welches geeignet ausgewählte Dotierstoffe zur Erhöhung der Leitfähigkeit eingebracht sind. Auf dem Elektrodengebiet 5C ist ein Kontakt 40 gebildet, mit dem einstückig eir Leitbahnelcment 38 zusammenhängt, welches da; Gebiet 50 an ein anderes Bauelement, z. B. die Gate Elektrode eines benachbarten Bauelements an schließt. Der Kontakt 40, Die Leitbahn 38 und dii Gate-Elektrode des benachbarten Bauelements (ζ. Β die Gate-Elektrode dieses Bauelements) sind samt lieh aus dem gleichen Material in zusammenhängen der Form hergestellt, wobei Silizium bevorzugt wird
Hierzu 1 Blatt Zeichnungen
509642/162

Claims (10)

Patentansprüche:
1. Verfahren zur Herstellung integrierter Schaltungsanordnungen mit jeweils eine Source- und eine Drain-Elektrode aufweisenden Gate-Halbleiterbauelementen in Halbleiterplättchen mit einer ebenen Oberfläche, wobei auf der ebenen Oberfläche eine Maskierschicht aufgebracht und in dieser wenigstens eine Öffnung gebildet wird, um aktive Zonen in den Halbleiterbauelementen durch Eindiffusion von geeigneten Dotierstoffen zu bilden, dadurch gekennzeichnet, daß auf der Maskierschicht und in der gebildeten Öffnung ein Kontakt- und Leitbahnmaterial abgeschieden wird, welches für die zur Bildung der dotierten Zonen verwendeten Dotierstoffe erheblich durchlässiger ist, als die Maskierschicht; daß die Kontakt- und Leitbahnmaterialschicht mit einem Muster solcher Form versehen wird, daß sie von der zu bildenden Source- oder Drain-Elektrode eines Gate-Halbleiterbauelements zu einem anderen Halbleiterbauelement verläuft; und daß schließlich ein Dotierstoff durch die öffnung in der Maskierschicht
in das Halbleiterscheibchen eindiffundiert wird, so daß sowohl im Gebiet unterhalb des Kontakts als auch in dessen Nähe eine dotierte Zone gebildet wird, welche die Source- oder Drain-Elektrode eines Gate-Halbleiterbauelements bildet.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß als Halbleiterplättchen ein Siliziumscheibchen verwendet wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß als Leitbahnmaterial Silizium verwendet wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß als Maskiermaterial Siliziumdioxyd verwendet wird.
5. Verfahren nach einem der Ansprüche 2 bis 4, bei dem mehrere Silizium-Gate-Halbleiterbauelemente in der integrierten Schaltung gebildet werden, von denen jedes Bauelement eine Source-, Drain- und Gate-Elektrode aufweist, dadurch gekennzeichnet, daß beim Umformen des Leitbahnmaterials zu einem Muster in diesem gleichzeitig ein Kontakt an eines der Bauelemente eingeformt wird, so daß dieses Bauelement mit der Gate-Elektrode eines benachbarten Bauelements verbunden wird.
• 6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß gleichzeitig Dotierstoffe in das Leitbahn- und Kontaktmaterial eindiffundiert werden.
7. Verfahren nach Anspruch 5 und 6, dadurch gekennzeichnet, daß die Dotierstoffe gleichzeitig auch in die Gate-Elektrode eindiffundiert werden.
8. Integrierte Schaltungsanordnung mit einer Vielzahl von in einem Halbleiterkörper gebildeten Halbleiterbauelementen, wobei direkt von einer aktiven Zone eines Halbleiterbauelements zu einem anderen Halbleiterbauelement ein Leitbahnelement verläuft, dadurch gekennzeichnet, daß die aktive Zone ein Bestandteil des Halbleiterbauelements (48, 20, 36, 50) bildende diffundierte Siliziumzone (50) ist, und daß das Leitbahnelement (38) direkt mit einer polykristallinen Siliziumzone des anderen Halbleiterbauelements verbunden ist.
9 Integrierte Schaltungsanordnung nach Ansnnich 8 dadurch gekennzeichnet, daß das Leitbahnelement (38) aus Silizium besteht, daß die Zone (50) des ersten Bauelements (48, 20, 36, 50) die Source- oder Drain-Elektrode eines Gate-Halbleitsrbauelements ist, und daß das andere Bauelement (44,46) ein Silizium-Gate-Halbleiterbauelement ist, an dessen Silmum-Gate-Elektrode (42) das Leitbahnelement (38) direkt angeschlossen ist.
10 Integrierte Schaltungsanordnung nach Anspruch 8 und 9, dadurch gekennzeichnet, daß im Halbleiterkörper eine Vielzahl von Gate-Halbleiterbauelementen vorgesehen ist, von denen jedes eine separate, im Halbleiterkörper gebildete Source- und Drain-Elektrode und eine isoliert, mit Abstand oberhalb und zwischen den Source- und Drain-Elektroden angeordnete Gate-Elektrode aufweist.
DE2153103A 1970-12-28 1971-10-25 Verfahren zur Herstellung integrierter Schaltungsanordnungen sowie nach dem Verfahren hergestellte integrierte Schaltungsanordnung Expired DE2153103C3 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10180570A 1970-12-28 1970-12-28

Publications (3)

Publication Number Publication Date
DE2153103A1 DE2153103A1 (de) 1972-07-13
DE2153103B2 DE2153103B2 (de) 1975-03-06
DE2153103C3 true DE2153103C3 (de) 1975-10-16

Family

ID=22286501

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2153103A Expired DE2153103C3 (de) 1970-12-28 1971-10-25 Verfahren zur Herstellung integrierter Schaltungsanordnungen sowie nach dem Verfahren hergestellte integrierte Schaltungsanordnung

Country Status (9)

Country Link
US (1) US3699646A (de)
JP (1) JPS5040835B1 (de)
BE (1) BE775603A (de)
CA (1) CA951437A (de)
DE (1) DE2153103C3 (de)
FR (1) FR2119932B1 (de)
GB (1) GB1381602A (de)
IT (1) IT944412B (de)
NL (1) NL159534B (de)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3837935A (en) * 1971-05-28 1974-09-24 Fujitsu Ltd Semiconductor devices and method of manufacturing the same
US4151635A (en) * 1971-06-16 1979-05-01 Signetics Corporation Method for making a complementary silicon gate MOS structure
US4157563A (en) * 1971-07-02 1979-06-05 U.S. Philips Corporation Semiconductor device
NL161305C (nl) * 1971-11-20 1980-01-15 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderin- richting.
JPS4859781A (de) * 1971-11-25 1973-08-22
US3792384A (en) * 1972-01-24 1974-02-12 Motorola Inc Controlled loss capacitor
US3747200A (en) * 1972-03-31 1973-07-24 Motorola Inc Integrated circuit fabrication method
US3793090A (en) * 1972-11-21 1974-02-19 Ibm Method for stabilizing fet devices having silicon gates and composite nitride-oxide gate dielectrics
US3836409A (en) * 1972-12-07 1974-09-17 Fairchild Camera Instr Co Uniplanar ccd structure and method
US4041518A (en) * 1973-02-24 1977-08-09 Hitachi, Ltd. MIS semiconductor device and method of manufacturing the same
US4033797A (en) * 1973-05-21 1977-07-05 Hughes Aircraft Company Method of manufacturing a complementary metal-insulation-semiconductor circuit
US3853634A (en) * 1973-05-21 1974-12-10 Fairchild Camera Instr Co Self-aligned implanted barrier two-phase charge coupled devices
US3898105A (en) * 1973-10-25 1975-08-05 Mostek Corp Method for making FET circuits
US3969150A (en) * 1973-12-03 1976-07-13 Fairchild Camera And Instrument Corporation Method of MOS transistor manufacture
US3986903A (en) * 1974-03-13 1976-10-19 Intel Corporation Mosfet transistor and method of fabrication
US3899373A (en) * 1974-05-20 1975-08-12 Ibm Method for forming a field effect device
US4016587A (en) * 1974-12-03 1977-04-05 International Business Machines Corporation Raised source and drain IGFET device and method
US4037309A (en) * 1975-03-21 1977-07-26 Bell Telephone Laboratories, Incorporated Methods for making transistor structures
US4037308A (en) * 1975-03-21 1977-07-26 Bell Telephone Laboratories, Incorporated Methods for making transistor structures
US4037307A (en) * 1975-03-21 1977-07-26 Bell Telephone Laboratories, Incorporated Methods for making transistor structures
US4016016A (en) * 1975-05-22 1977-04-05 Rca Corporation Method of simultaneously forming a polycrystalline silicon gate and a single crystal extension of said gate in silicon on sapphire MOS devices
NL7510903A (nl) * 1975-09-17 1977-03-21 Philips Nv Werkwijze voor het vervaardigen van een halfgelei- derinrichting, en inrichting vervaardigd volgens de werkwijze.
US4197632A (en) * 1975-12-05 1980-04-15 Nippon Electric Co., Ltd. Semiconductor device
JPS5268376A (en) * 1975-12-05 1977-06-07 Nec Corp Semiconductor device
US4013489A (en) * 1976-02-10 1977-03-22 Intel Corporation Process for forming a low resistance interconnect in MOS N-channel silicon gate integrated circuit
US4102714A (en) * 1976-04-23 1978-07-25 International Business Machines Corporation Process for fabricating a low breakdown voltage device for polysilicon gate technology
US4102733A (en) * 1977-04-29 1978-07-25 International Business Machines Corporation Two and three mask process for IGFET fabrication
JPS5917529B2 (ja) * 1977-11-29 1984-04-21 富士通株式会社 半導体装置の製造方法
US4192059A (en) * 1978-06-06 1980-03-11 Rockwell International Corporation Process for and structure of high density VLSI circuits, having inherently self-aligned gates and contacts for FET devices and conducting lines
DE3036869C2 (de) * 1979-10-01 1985-09-05 Hitachi, Ltd., Tokio/Tokyo Integrierte Halbleiterschaltung und Schaltkreisaktivierverfahren
US4240845A (en) * 1980-02-04 1980-12-23 International Business Machines Corporation Method of fabricating random access memory device
US4476478A (en) * 1980-04-24 1984-10-09 Tokyo Shibaura Denki Kabushiki Kaisha Semiconductor read only memory and method of making the same
US4406049A (en) * 1980-12-11 1983-09-27 Rockwell International Corporation Very high density cells comprising a ROM and method of manufacturing same
JPS5827363A (ja) * 1981-08-10 1983-02-18 Fujitsu Ltd 電界効果トランジスタの製造法
NL8105920A (nl) * 1981-12-31 1983-07-18 Philips Nv Halfgeleiderinrichting en werkwijze voor het vervaardigen van een dergelijke halfgeleiderinrichting.
US4658496A (en) * 1984-11-29 1987-04-21 Siemens Aktiengesellschaft Method for manufacturing VLSI MOS-transistor circuits
US4648175A (en) * 1985-06-12 1987-03-10 Ncr Corporation Use of selectively deposited tungsten for contact formation and shunting metallization
US5236852A (en) * 1992-09-24 1993-08-17 Motorola, Inc. Method for contacting a semiconductor device
DE69523743T2 (de) * 1994-03-03 2002-08-01 Rohm Corp., San Jose Überlöschungsdetektion in einer niederspannungs-eintransistor-flash-eeprom-zelle unter verwendung von fowler-nordheim-programmierung und -löschung
US6261978B1 (en) 1999-02-22 2001-07-17 Motorola, Inc. Process for forming semiconductor device with thick and thin films
WO2002001602A2 (en) * 2000-06-27 2002-01-03 Koninklijke Philips Electronics N.V. Method of manufacturing a charge-coupled image sensor
US10313622B2 (en) 2016-04-06 2019-06-04 Kla-Tencor Corporation Dual-column-parallel CCD sensor and inspection systems using a sensor
US10778925B2 (en) 2016-04-06 2020-09-15 Kla-Tencor Corporation Multiple column per channel CCD sensor architecture for inspection and metrology

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1544273A1 (de) * 1965-12-13 1969-09-04 Siemens Ag Verfahren zum Eindiffundieren von aus der Gasphase dargebotenem Dotierungsmaterial in einen Halbleitergrundkristall
US3544399A (en) * 1966-10-26 1970-12-01 Hughes Aircraft Co Insulated gate field-effect transistor (igfet) with semiconductor gate electrode
US3566518A (en) * 1967-10-13 1971-03-02 Gen Electric Method for fabricating field-effect transistor devices and integrated circuit modules containing the same by selective diffusion of activator impurities through preselected portions of passivating-insulating films
US3519901A (en) * 1968-01-29 1970-07-07 Texas Instruments Inc Bi-layer insulation structure including polycrystalline semiconductor material for integrated circuit isolation
US3576478A (en) * 1969-07-22 1971-04-27 Philco Ford Corp Igfet comprising n-type silicon substrate, silicon oxide gate insulator and p-type polycrystalline silicon gate electrode

Also Published As

Publication number Publication date
JPS5040835B1 (de) 1975-12-26
FR2119932B1 (de) 1976-10-29
US3699646A (en) 1972-10-24
GB1381602A (en) 1975-01-22
DE2153103B2 (de) 1975-03-06
CA951437A (en) 1974-07-16
DE2153103A1 (de) 1972-07-13
IT944412B (it) 1973-04-20
NL7117040A (de) 1972-06-30
BE775603A (fr) 1972-03-16
NL159534B (nl) 1979-02-15
FR2119932A1 (de) 1972-08-11

Similar Documents

Publication Publication Date Title
DE2153103C3 (de) Verfahren zur Herstellung integrierter Schaltungsanordnungen sowie nach dem Verfahren hergestellte integrierte Schaltungsanordnung
DE2745857C2 (de)
DE2718894C2 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE1764056C2 (de) Verfahren zum Herstellen einer Halbleiteranordnung
EP0010596B1 (de) Verfahren zur Ausbildung von Maskenöffnungen bei der Herstellung von Halbleiteranordnungen
DE3106202C2 (de)
DE2502235C2 (de)
DE2844162A1 (de) Ionenimplantationsverfahren und dessen anwendung
DE2626739A1 (de) Verfahren zur herstellung von monolithisch integrierten halbleiterschaltungen mit durch ionenbombardement hervorgerufenen dielektrischen isolationszonen
EP0020998B1 (de) Verfahren zum Herstellen eines bipolaren Transistors mit ionenimplantierter Emitterzone
EP0001574B1 (de) Halbleiteranordnung für Widerstandsstrukturen in hochintegrierten Schaltkreisen und Verfahren zur Herstellung dieser Halbleiteranordnung
EP0032999A2 (de) Verfahren zum Herstellen einer bipolaren, vertikalen Transistorstruktur
DE2238450C3 (de) Verfahren zur Herstellung einer integrierten Halbleiteranordnung
DE3780484T2 (de) Loeschbarer programmierbarer nurlesespeicher mit gleitgate-feldeffekttransistoren.
DE2517690B2 (de) Verfahren zum Herstellen eines Halbleiterbauelements
DE2922015A1 (de) Verfahren zur herstellung einer vlsi-schaltung
DE2420239A1 (de) Verfahren zur herstellung doppelt diffundierter lateraler transistoren
DE2633714C2 (de) Integrierte Halbleiter-Schaltungsanordnung mit einem bipolaren Transistor und Verfahren zu ihrer Herstellung
DE2640981C2 (de) Verfahren zur Herstellung von Halbleiteranordnungen durch Ionenimplantation
DE2103468B2 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE3002740A1 (de) Verfahren zur ausbildung von substratelektroden bei mos-ics mit lokaler oxidation
DE1803024A1 (de) Integriertes Halbleiterbauelement und Verfahren zu seiner Herstellung
DE69105621T2 (de) Herstellungsverfahren eines Kanals in MOS-Halbleiteranordnung.
DE2133979B2 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE19618866B4 (de) Verfahren zur Herstellung einer Bauelementisolation in einem Halbleiterbauelement

Legal Events

Date Code Title Description
C3 Grant after two publication steps (3rd publication)
E77 Valid patent as to the heymanns-index 1977
8339 Ceased/non-payment of the annual fee