DE112011100975T5 - Biaxial verspannte Feldeffekttransistor-Bauelemente - Google Patents

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Abstract

Ein Prozess zum Ausbilden von Kontakten zu einem Feldeffekttransistor bewirkt eine Randentspannung einer verdeckten Verspannungsschicht und trägt eine mechanische Spannung in eine anfänglich entspannte Oberflächen-Halbleiterschicht über der verdeckten Verspannungsschicht ein. Ein Prozess kann mit einem Silizium- oder Silizium-auf-Isolator-Substrat mit einer verdeckten Silizium-Germanium-Schicht beginnen, die eine zweckmäßige Dicke und Germaniumkonzentration aufweist. Es können auch andere Verspannungsmaterialien verwendet werden. Gräben werden durch ein Vormetall-Dielektrikum zu den Kontakten des FET geätzt. Das Ätzen erstreckt sich weiter in das Substrat hinein, durch die Oberflächensiliziumschicht hindurch, durch die Silizium-Germanium-Schicht hindurch und in das Substrat unter der Silizium-Germanium-Schicht hinein. Das weitere Ätzen wird bis auf eine Tiefe ausgeführt, die genügend Randentspannung bewirkt, um einen gewünschten Grad an Längsspannung in der Oberflächenschicht des FET hervorzurufen. Die anschließende Verarbeitung bildet Kontakte aus, die sich durch das Vormetall-Dielektrikum hindurch und mindestens teilweise in die Gräben innerhalb des Substrats hinein erstrecken.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • 1. Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft verspannte Halbleiter-Bauelemente, die verspannte aktive Schichten enthalten, und Verfahren zur Herstellung solcher Bauelemente. Die Erfindung betrifft insbesondere Verfahren zum Herstellen verspannter Halbleiter-Bauelemente, wobei eine biaxiale Spannung in den aktiven Regionen von Bauelementen mit kleiner Geometrie hervorgerufen werden kann.
  • 2. Beschreibung des Standes der Technik
  • Verspanntes Silizium wird weithin als eine wichtige Technologie angesehen, um gewünschte Fortschritte bei der Leistung integrierter Schaltkreise zu realisieren. Eine Mobilitätsverbesserung resultiert aus einer Kombination aus verringerter effektiver Trägermasse und verringerter (Phononen-)Streuung zwischen den Tälern. Bei MOS-Feldeffekttransistoren (MOSFETs), die auf herkömmlichen {100}-orientierten Siliziumsubstraten mit Leitung überwiegend entlang der <110>-Kristallachsen hergestellt werden, erreichen n-Kanal-MOSFETs eine verbesserte Leistung mit induzierter biaxialer Zugspannung in der obersten Siliziumschicht entlang sowohl der Breiten- als auch der Längsachse des aktiven Bereichs. p-Kanal-MOSFETs haben eine verbesserte Leistung mit induzierter uniaxialer Zugspannung in der obersten Siliziumschicht nur entlang der Breitenachse (transversale Zugspannung). p-Kanal-MOSFETs haben auch eine verbesserte Leistung mit induzierter uniaxialer Druckspannung in der obersten Siliziumschicht nur entlang der Längsachse (longitudinale Druckspannung). Druckspannung kann selektiv in einer Silizium-Oberflächenschicht zum Beispiel durch Verwendung vertiefter selektiver epitaxialer Silizium-Germanium-Verspannungsschichten in den Source- und Drain-Regionen eines MOSFET aufgebaut werden, um eine gewünschte uniaxiale Druckspannung entlang der Längsachse (longitudinal) zu induzieren.
  • Verspanntes Silizium wird herkömmlicherweise erhalten, indem man zuerst eine dicke Schicht aus Silizium-Germanium-Legierung (SiGe) auf einem Siliziumsubstrat züchtet. Die Silizium-Germanium-Schicht lässt man auf einen unverspannten Zustand an ihrer Oberfläche entspannen, indem man entweder die Schicht bewusst auf eine Dicke züchtet, die ihre kritische Dicke übersteigt, oder auf sonstige Weise fehlangepasste Dislokationen beispielsweise durch Implantieren von Ionen hervorruft. Der In-plane-Gitterparameter der Silizium-Germanium-Oberfläche ähnelt dem eines Volumenkristalls aus Silizium-Germanium von gleicher Zusammensetzung. Silizium-Germanium-Legierungen haben größere Gitterparameter als Silizium. Darum erzeugt die entspannte Oberfläche der Silizium-Germanium-Schicht einen In-plane-Gitterparameter, der größer als der von Silizium ist. Eine anschließende dünne Schicht aus Silizium wird epitaxial auf der entspannten Oberfläche der Silizium-Germanium-Schicht gezüchtet. Die dünne Epitaxialschicht aus Silizium übernimmt den größeren In-plane-Gitterparameter des Silizium-Germaniums und wächst in einem verspannten Zustand, wobei die Bindungen in dem Kristallgitter in der Wachstumsebene gelängt werden. Diese Herangehensweise, die mitunter als Substratverspannte Silizium- oder „Virtuelle Substrat”-Technologie bezeichnet wird, züchtet eine dünne pseudomorphe Schicht aus Silizium auf der entspannten Oberfläche einer Silizium-Germanium-Schicht.
  • Solange die verspannte Siliziumschicht nicht eine „kritische Dicke” für die Entspannung übersteigt und man eine gewisse Vorsicht walten lässt, bleibt die Zugspannung in der verspannten Siliziumschicht während der verschiedenen Implantierungs- und Wärmeverarbeitungsschritte, die für die CMOS-Fertigung typisch sind, erhalten.
  • Die Verwendung einer entspannten Silizium-Germanium-Schicht als ein „virtuelles Substrat” zum Verspannen einer anschließend abgeschiedenen epitaxialen Siliziumschicht erfordert zwangsläufig die Akzeptanz einer sehr hohen Dislokationsdichte in der Silizium-Germanium-Schicht, weil der Silizium-Germanium-Entspannungsmechanismus von plastischer Art ist. Oder anders ausgedrückt: Die Entspannung in der Silizium-Germanium-Schicht erfolgt durch die Erzeugung spannungsentlastender fehlangepasster Dislokationen. Eine Silizium-Germanium-Schicht, die dünner ist als die kritische Dicke auf einem Siliziumsubstrat, wird nicht entspannt und besitzt nur wenige fehlangepasste Dislokationen. Wenn die Silizium-Germanium-Schicht dicker ist als die kritische Dicke, so wird das verspannte Gitter plastisch verformt, und die Spannung wird zu einem gewissen Grad durch die Nukleierung und Ausbreitung fehlangepasster Dislokationen entlastet. Ein Bruchteil fehlangepasster Dislokationen führt zu Verkettungsdislokationen (mindestens 104–105 cm–2), die sich durch die darüberliegende verspannte Siliziumschicht hindurch ausbreiten. Verkettungsdislokationen stellen ausgedehnte Defekte dar und führen zu einigen unerwünschten Folgen in MOSFETs, wie zum Beispiel Abfluss in der Source-Drain-Grenzschicht, Verringerung der Kanalmobilität, Veränderlichkeit der Schwellenspannung und vergrößerte Diffusionspfade, die zu potenziellen Kurzschlüssen zwischen Drain und Source in kurzkanaligen MOSFETs führen.
  • Die zum Stand der Technik gehörenden FET- und Kontaktherstellungsstrategien sind in Jan und Mitarbeiter „A 45 nm Low Power System-On-Chip Technology with Dual Gate (Logic und I/O) High-k/Metal Gate Strained Silicon Transistors", International Electron Devices Meeting (IEDM) 2008, und in Watanabe und Mitarbeiter, „A Low Power 40 nm CMOS Technology Featuring Extremely High Density of Logic (2100 kGate/mm²) und SRAM (0.195 μm²) for Wide Range of Mobile Applications with Wireless System", International Electron Devices Meeting (IEDM) 2008, veranschaulicht. Diese Aufsätze beschreiben jeweils Bauelemente mit hoher Dichte und geringer Leistung, die in System-auf-Chip-Anwendungen verwendet werden können, wie sie zum Beispiel häufig in Drahtlossystemen eingesetzt werden.
  • KURZE DARSTELLUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Aspekte der vorliegenden Erfindung stellen ein Verfahren zur Herstellung eines Halbleiterbauelements bereit, welches das Bereitstellen eines Substrats mit einer Halbleiter-Oberflächenschicht umfasst. Ein Substrat hat eine Halbleiter-Oberflächenschicht und eine Verspannungsschicht, die auf einer Tiefe innerhalb des Substrats angeordnet ist und neben der Halbleiter-Oberflächenschicht angeordnet ist. Die vergrabene bzw. verdeckte Verspannungsschicht befindet sich im Vergleich zu der Halbleiter-Oberflächenschicht in einem verspannten Zustand. Ein Feldeffekttransistor wird auf der Halbleiter-Oberflächenschicht ausgebildet, wobei der Feldeffekttransistor eine Source- und eine Drain-Region und eine Gate-Struktur umfasst. Eine Vormetall-Dielektrikumschicht wird über dem Feldeffekttransistor abgeschieden. Öffnungen werden durch die Vormetall-Dielektrikumschicht geätzt, um Kontaktabschnitte des Substrats auf beiden Seiten der Gate-Struktur freizulegen, die Abschnitten von Source und Drain des Feldeffekttransistors entsprechen. Das Verfahren geht weiter mit dem Ätzen in das Substrat innerhalb der Öffnungen in dem Vormetall-Dielektrikum, wobei das Ätzen auf eine hinreichende Tiefe voranschreitet, so dass die Verspannungsschicht eine mechanische Spannung in der Halbleiter-Oberflächenschicht induziert, um eine longitudinale Spannung in der oberen Halbleiterschicht in einer aktiven Region des Feldeffekttransistors durch Randentspannung hervorzurufen. Elektrische Kontakte werden zu der Source- und der Drain-Region ausgebildet, wobei die Kontakte teilweise innerhalb des Substrats ausgebildet werden.
  • Weitere Aspekte der vorliegenden Erfindung stellen ein Verfahren zur Herstellung eines Halbleiterbauelements bereit, welches das Bereitstellen eines Substrats mit einer Halbleiter-Oberflächenschicht umfasst. Ein Feldeffekttransistor befindet sich auf der Halbleiter-Oberflächenschicht. Der Feldeffekttransistor umfasst eine Source- und eine Drain-Region und eine Gate-Struktur. Eine Vormetall-Dielektrikumschicht wird über dem Feldeffekttransistor ausgebildet. Das Verfahren geht weiter mit dem Ätzen von Öffnungen in die Vormetall-Dielektrikumschicht und einem Ätzen, um Kontaktabschnitte des Substrats auf beiden Seiten der Gate-Struktur freizulegen. Unter Verwendung einer orientierungsselektiven Nassätzung wird das Substrat innerhalb der Öffnungen in dem Vormetall-Dielektrikum geätzt. Kontakte werden zu der Source- und der Drain-Region ausgebildet, wobei die Kontakte mindestens teilweise innerhalb des Substrats gebildet werden.
  • Ein weiterer Aspekt der vorliegenden Erfindung stellt ein Verfahren zur Herstellung eines Halbleiterbauelements bereit, wobei das Verfahren Folgendes enthält: Bereitstellen eines Substrats, das eine Region aufweist, die auf mindestens zwei Seiten durch Gräben definiert wird, wobei die Gräben durch eine erste laterale Erstreckung voneinander getrennt sind; und selektives Abscheiden einer Verspannungsschicht und einer Halbleiter-Oberflächenschicht, wobei die Halbleiter-Oberflächenschicht in einem verspannten Zustand über die erste laterale Erstreckung der Halbleiter-Oberflächenschicht hinweg gezüchtet wird. Das Verfahren bildet einen Feldeffekttransistor auf der Halbleiter-Oberflächenschicht. Der Feldeffekttransistor umfasst eine Source- und eine Drain-Region und eine Gate-Struktur und ist so angeordnet, dass eine aktive Region des Feldeffekttransistors in der verspannten Halbleiter-Oberflächenschicht liegt.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 veranschaulicht in schematischer Draufsicht eine Konfiguration von Feldeffekttransistoren und Grabenisolationsstrukturen, die von bestimmten Aspekten bevorzugter Ausführungsformen der vorliegenden Erfindung profitieren können.
  • 2 veranschaulicht schematisch eine Querschnittsansicht durch eines der Feldeffekttransistor-Gatter in der Konfiguration von 1.
  • 3–7 veranschaulichen Prozesse gemäß Aspekten der vorliegenden Erfindung zum Ausbilden einer longitudinalen verspannten Siliziumoberflächenregion, die in einer Konfiguration wie der, die in den 1 und 2 veranschaulicht ist, oder in einer anderen Konfiguration gebildet werden kann.
  • 8–9 veranschaulichen eine alternative Strategie zum Ausbilden von Kontakten zu dem, was in den 6 und 7 veranschaulicht ist, gemäß bevorzugten Aspekten der vorliegenden Erfindung.
  • DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Bevorzugte Ausführungsformen der vorliegenden Erfindung erzeugen eine Längsspannung in der obersten Halbleiterschicht in der aktiven Region eines Feldeffekttransistors (FET) durch Ausbilden von Kontakten zu dem FET in einer Weise, die es einer Verspannungsschicht ermöglicht, eine mechanische Spannung in einer aktiven Halbleiterschicht des FET durch Randentspannung entlang der Längsrichtung zu erzeugen. „Längs” oder „longitudinal” meint hier in der gleichen Richtung wie der Stromfluss zwischen Source und Drain. Besonders bevorzugte Ausführungsformen verwenden ein Silizium- oder Silizium-auf-Oxid-Substrat mit einer verdeckten Silizium-Germanium-Schicht, die eine zweckmäßige Dicke und Germaniumkonzentration aufweist. In der Regel werden Kontakte zu FETs ☐ als Teil der Ausbildung von Kontakten zu Source- oder Drain-Regionen von FETs ☐ durch Ätzen durch ein Vormetall-Dielektrikum (Pre-Metal Dielectric, PMD) hindurch gebildet, mitunter alternativ auch als Zero Level Inter-Layer Dielectric (ILD0) bezeichnet. In bevorzugten Ausführungsformen gemäß der vorliegenden Erfindung wird ein weiteres Ätzen in das Substrat hinein innerhalb der Öffnung in dem Dielektrikum zu dem Substrat, die durch die Vormetall-Dielektrikum-Kontaktätzung gebildet wurde, ausgeführt. Das weitere Ätzen erstreckt sich in das Substrat hinein durch die Oberflächensiliziumschicht hindurch und bevorzugt durch die Silizium-Germanium-Schicht hindurch und in das Substrat unter der Silizium-Germanium-Schicht hinein. Das weitere Ätzen wird auf eine hinreichende Tiefe ausgeführt, damit ein gewünschter Betrag an Randentspannung ermöglicht wird (im Sinne der Definition dieses Begriffes im US-Patent Nr. 7,338,834 ), um einen gewünschten Betrag an longitudinaler Spannung in der aktiven Schicht von mindestens einem FET zu erzeugen. Die anschließende Verarbeitung bildet Kontakte, die sich durch das Vormetall-Dielektrikum hindurch und mindestens teilweise in den Graben innerhalb des Substrats hinein erstrecken.
  • US-Patent Nr. 7,338,834 , „Strained Silicon with Elastic Edge Relaxation”, beschreibt eine Strategie zum effektiven Ausbilden einer aktiven Schicht in verspanntem Silizium durch Bereitstellen einer Silizium-Germanium-Schicht mit subkritischer Dicke, die unter einer aktiven Schicht aus Silizium verdeckt ist. Für die Zwecke des vorliegenden Textes meint der Begriff „kritische Dicke” die Dicke, oberhalb der eine Dislokationsdichte aufgrund von plastischer Entspannung entsteht, die ausreicht, um eine signifikante Auswirkung auf die Produktionsausbeute von integrierten Schaltkreisen zu haben, die unter Verwendung eines Substrats hergestellt werden, das die Verspannungsschicht enthält; und der Begriff „subkritische Dicke” meint eine Dicke einer verspannten Schicht, die hinreichend gering ist, damit eine hinreichend geringe Dislokationsdichte in einem fertigen integrierten Schaltkreisprodukt vorhanden ist, so dass die Produktionsausbeute eines solchen Produkts nicht signifikant verringert wird. Die verdeckte Silizium-Germanium-Schicht ist in ihrem unveränderten Zustand unmittelbar nach dem Ausbilden verspannt, und die aktive Schicht ist in ihrem unveränderten Zustand unmittelbar nach dem Ausbilden unverspannt. Die verdeckte Silizium-Germanium-Verspannungsschicht erzeugt eine mechanische Spannung in der aktiven Schicht des Siliziums zum Beispiel im Prozess des Ausbildens von Grabenisolationsstrukturen. Insbesondere werden Gräben durch die aktive Schicht des Siliziums hindurch, durch die Silizium-Germanium-Verspannungsschicht hindurch und bevorzugt in das Substrat hinein geätzt. Eine Umverteilung von Spannung von der verdeckten Verspannungsschicht zu der obersten Halbleiterschicht wird durch Randentspannung bewerkstelligt, wie in US-Patent Nr. 7,338,834 beschrieben, das hiermit für alle Zwecke durch Bezugnahme in den vorliegenden Text aufgenommen wird. Durch zweckmäßige Beabstandung der Gräben entlang der gesamten Oberflächenschicht eines Bauelements kann eine biaxiale Spannung in der obersten Halbleiterschicht des Bauelements hervorgerufen werden.
  • Watanabe und Mitarbeiter, „A Low Power 40 nm CMOS Technology Featuring Extremely High Density of Logic (2100 kGate/mm²) und SRAM (0.195 μm²) for Wide Range of Mobile Applications with Wireless System", International Electron Devices Meeting (IEDM) 2008, beschreibt das Ausbilden von Feldeffekttransistoren, wobei keine Grabenisolationsstruktur zwischen benachbarten FETs ausgebildet wird. Es gibt Fälle, in denen kein Isolationsgraben zwischen benachbarten FETs geätzt wird und die aktive Region jedes FET um eine große Distanz von einem Graben parallel zur transversalen Richtung beabstandet sein kann. Folglich kann es schwierig sein, die im US-Patent Nr. 7,338,834 beschriebenen Verfahren anzuwenden, um eine Längsspannung in der obersten Halbleiterschicht in der aktiven Region von mindestens einigen FETs in den Konfigurationen, die in dem Artikel von Watanabe und Mitarbeitern veranschaulicht sind, hervorzurufen. Die FETs in den Konfigurationen, die in dem Artikel von Watanabe und Mitarbeitern veranschaulicht sind, haben möglicherweise nicht die gewünschten Eigenschaften, selbst wenn sich die aktiven Regionen des FET in dünnen Siliziumschichten über einer Silizium-Germanium-Verspannungsschicht befinden, wofür die im US-Patent Nr. 7,338,834 besprochenen Gründe verantwortlich sind. Solche FET-Konfigurationen sind sehr typisch in hoch-dichten Static Random Access Memory(SRAM)-Zellen-Layouts, wo insbesondere eine Mehrheit der n-Kanal-FETs in der Regel aktive Regionen haben, die nicht durch eine Grabenisolation entlang der Längsrichtung unterbrochen werden.
  • Eine bevorzugte Implementierung der vorliegenden Erfindung stellt ein Halbleitersubstrat bereit, das eine Halbleiter-Verspannungsschicht hat, die unter einer Halbleiter-Oberflächenschicht verdeckt ist. Die Verarbeitung stellt mindestens zwei FETs bereit, die dicht beieinander angeordnet sind, ohne dass eine Grabenisolationsstruktur zwischen den mindestens zwei FETs entsteht. Die Gatter der mindestens zwei FETs verlaufen über ihre jeweiligen aktiven Regionen hinweg allgemein parallel zueinander, aber es darf einige Abweichungen von einer allgemein parallelen Anordnung geben, solange der Prozess hier eine Längsspannung in der obersten Halbleiterschicht aus einem oder mehreren der mindestens zwei FETs erzeugt. Nach der Ausbildung der mindestens zwei FETs wird eine Vormetall-Dielektrikumschicht über den Transistoren ausgebildet und wird in der Regel planarisiert. Ein Kontaktgraben wird dann durch das Vormetall-Dielektrikum hindurch geöffnet, um die Substratoberfläche an oder neben der Source- oder Drain-Region des FET freizulegen.
  • Die Verarbeitung geht weiter durch Ätzen des Substrats, wo es durch die Öffnung in der Vormetall-Dielektrikumschicht freigelegt wird. Es könnten herkömmliche Ätzstrategien für das Ätzen des Substrats verwendet werden, wie zum Beispiel Plasmaätzen oder reaktives Ionenätzen. Die Vormetall-Dielektrikumschicht kann als Maske für diesen Substratätzprozess dienen, oder der Substratätzprozess kann eine Photoresist-basierte Maske oder Hartmaske verwenden. Das Ätzen wird in das Substrat durch die Oberflächenschicht hindurch, in und bevorzugt durch die Verspannungsschicht hindurch, und in das Substrat unter der Verspannungsschicht hinein ausgeführt. Bevorzugt erfolgt das Ätzen in das Substrat hinein auf eine hinreichende Tiefe von der Oberflächenschicht aus, damit die verdeckte Verspannungsschicht eine hinreichenden Betrag an mechanischer Spannung in der darüberliegenden oberen Halbleiterschicht durch Randentspannung hervorrufen kann. Wie in US-Patent Nr. 7,338,834 erläutert wird, kann eine Randentspannung effizient mechanische Spannungen übertragen, wenn die Wände der Kontaktgräben hinreichend nahe beieinander liegen, damit ein technisch nützlicher Betrag an mechanischer Spannung über einen wesentlichen Anteil der Distanz zwischen den Rändern der aktiven Schicht hervorgerufen werden kann. Spannungsübertragung und Randentspannung können für zunehmende Ätztiefen in das Substrat unter der Verspannungsschicht zunehmen. Andererseits können Spannungsübertragung und Randentspannung auch für kleinere Ätztiefen erreicht werden.
  • In dieser bevorzugten Implementierung könnte ein geeignetes Substrat ein Siliziumwafer oder ein Silizium-auf-Isolator(SOI)-Substrat sein. In anderen Anwendungen können noch weitere Halbleiter als das Substrat verwendet werden. Ein Beispiel einer geeigneten Verspannungsschicht für diese Implementierung ist Silizium-Germanium, das auf weniger als seine kritische Dicke geformt wird. Ein weiteres Beispiel könnte Siliziumnitrid sein, das in einem zweckmäßig verspannten Zustand abgeschieden wird, der für unterschiedliche Anwendungen Zug oder Druck sein könnte. Der Fachmann kennt verschiedene Wege zum Ausbilden eines Halbleitersubstrats mit einer verdeckten Verspannungsschicht. Ungeachtet der Art der Verspannungsschicht und wie sie ausgebildet wird, erzeugen besonders bevorzugte Ausführungsformen der vorliegenden Erfindung eine Silizium-Oberflächenschicht, die zu einer aktiven Region für ein Bauelement wie zum Beispiel einen FET ausgebildet wird. Für eine Silizium-Oberflächenschicht ist eine aktive Region mit biaxialer Zugspannung die vorteilhafteste für FETs vom n-Typ, und die bevorzugte Verspannungsschicht ist eine, bei der eine Druckspannung innerhalb des verdeckten Verspannungssubstrats ausgebildet ist, was bei der bevorzugten Silizium-Germanium-Schicht der Fall ist. Zweckmäßige Germaniumkonzentrationen können zum Beispiel in der Größenordnung von 10% bis 100% liegen, und die Dicke einer solchen druckverspannten Silizium-Germanium-Schicht liegt zweckmäßigerweise nahe bei der, aber unterhalb der, kritischen Dicke für eine solche Schicht. Kritische Dicken variieren je nach Zusammensetzung und können für verschiedene Konzentrationen von Germanium innerhalb von Silizium-Germanium auf einem Siliziumsubstrat gemäß anerkannter theoretischer Formeln geschätzt werden. Aber für die hier besprochene Verwendung gilt „kritische Dicke”, wie oben beschrieben, aus praktischen Gründen als die begrenzende Dicke, ab der die Produktionsausbeute verringert wird, das heißt, die Dicke der Verspannungsschicht, die, wenn sie überschritten wird, erhebliche Produktionsverluste bei der Herstellung integrierter Schaltkreise zur Folge hat.
  • Nach dem Ausbilden des Grabens von der Kontaktöffnung aus in das Substrat hinein auf eine gewünschte Tiefe geht die Verarbeitung weiter, um einen Metallkontakt zu der Source- oder Drain-Region von mindestens einem der FETs auszubilden. In einigen Konfigurationen kann ein einzelner gemeinsamer Kontakt zu den Source- oder Drain-Regionen von benachbarten FETs ausgebildet werden. Für entweder einen Kontakt zu einem einzelnen FET oder einen gemeinsamen Kontakt zu zwei benachbarten FETs kann es vorteilhaft sein, dass sich der metallische Abschnitt des Kontakts mindestens teilweise in das Substrat hinein erstreckt, weil dies die Oberfläche zwischen dem Metall und der dotierten Source- oder Drain-Region erhöht, wodurch die Wirkfläche des Kontakts verbessert wird und vorzugsweise der Widerstand des Kontakts verringert wird. Aspekte der vorliegenden Erfindung stellen eine verbesserte Kontaktfläche zu Source- oder Drain-Regionen von FETs bereit, und diese Aspekte der Erfindung sind unabhängig von den erfindungsgemäßen Aspekten der Spannung in der aktiven Schicht von Nutzen.
  • Andererseits können Vorteile damit verbunden sein, wenn sich das Kontaktmetall nicht bis zum Boden des Grabens erstreckt, der in das Substrat geätzt wird. Ein Beispiel einer solchen Implementierung, bei der es nicht von Vorteil ist, dass sich das Kontaktmetall bis zum Boden des Grabens erstreckt, ist, wenn die verdeckte Silizium-Germanium-Schicht so dotiert ist, dass sie als eine virtuelle Massefläche fungieren kann.
  • Diese Offenbarung nimmt durch Bezugnahme in vollem Umfang den Text und die Lehren des US-Patents Nr. 7,338,834 mit dem Titel „Strained Silicon with Elastic Edge Relaxation” auf. US-Patent Nr. 7,338,834 bespricht die elastische Randentspannung und ihre Verwendung bei der effektiven Ausbildung verspannter Siliziumregionen, und das Patent wird ausdrücklich in vollem Umfang wegen seiner Lehren mit Bezug auf Entspannung und das Ausbilden von verspannten Regionen eines Materials aufgenommen.
  • In vielen bevorzugten Ausführungsformen werden Isolationsgräben verwendet, um einzelne FETs oder Gruppen von FETs teilweise zu isolieren. Diese Isolationsgräben werden bevorzugt mit Bezug auf Abschnitte eines FET oder einer Gruppe von FETs angeordnet, um eine Randentspannung zu unterstützen oder hervorzurufen und es zu ermöglichen, dass eine verdeckte Verspannungsschicht teilweise eine mechanische Spannung in einer darüberliegenden aktiven Schicht hervorruft. Dieser Vorgang des Induzierens einer mechanischen Spannung erfolgt wie im US-Patent Nr. 7,338,834 beschrieben. In einigen der hier beschriebenen bevorzugten Implementierungen brauchen Isolationsgräben nur nahe Abschnitten der aktiven Region jedes FET vorhanden zu sein, so dass die Isolationsgräben nur eine Randentspannung an den Abschnitten der FETs hervorrufen, die nahe den Isolationsgräben liegen. 1 veranschaulicht schematisch ein Layout, bei dem ein Substrat 10 mit Isolationsgräben 12, 14 versehen wird, die einen Satz Transistoren isolieren, die entlang eines Siliziumstreifens des Substrats 10 angeordnet sind. Wie in Draufsicht in 1 veranschaulicht, sind die Gatter 16, 18 der Transistorengruppe hinreichend dicht angeordnet, um das Ausbilden von Isolationsgräben zwischen benachbarten Gattern entlang des Streifens zu verhindern. In alternativen Implementierungen kann die in 1 veranschaulichte Konfiguration so gewählt werden, dass die Ausbildung gemeinsamer Kontakte unterstützt wird, selbst in Situationen, wo Prozessüberlegungen die Ausbildung von Isolationsgräben zwischen Gattern entlang des Streifens erlauben würden. Wegen der Anordnung der FETs entlang des Streifens, bei der keine Isolationsgräben zwischen benachbarten FETs entstehen, stehen keine Gräben zur Verfügung, um longitudinale Spannungen von einer darunterliegenden Verspannungsschicht zu einer oberen darüberliegenden Halbleiterschicht zu übertragen.
  • 2 veranschaulicht einen Querschnitt durch den Streifen von 1 und speziell durch das Gatter 16. Wie veranschaulicht, hat das Substrat 10 eine verdeckte Verspannungsschicht 20, die bevorzugt eine Silizium-Germanium-Schicht ist, wie in US-Patent Nr. 7,338,834 beschrieben. Alternativ kann die verdeckte Verspannungsschicht druck- oder zugverspanntes Siliziumnitrid oder ein anderes zweckmäßiges Verspannungsmaterial sein. Das Substrat 10 kann zum Beispiel bevorzugt ein Siliziumsubstrat oder ein Silizium-auf-Isolator-Substrat oder ein sonstiges Substrat sein. Wie in dem Patent besprochen, wird eine bevorzugte Silizium-Germanium-Verspannungsschicht 20 in einem druckverspannten Zustand ausgebildet. Die verdeckte Silizium-Germanium-Verspannungsschicht 20 induziert mechanische Spannung in der oberen Siliziumschicht 22, wenn die Isolationsgräben, die zu den Isolationsstrukturen 12, 14 gehören, durch die obere Siliziumschicht 22 und die verdeckte Verspannungsschicht 20 geätzt werden. In bevorzugten Implementierungen liegen die veranschaulichten Gräben hinreichend dicht beieinander, um eine Randentspannung und induzierte mechanische Spannung über die gesamte laterale Erstreckung der oberen Siliziumschicht 22 hinweg zu gestatten. Andererseits werden die unten beschriebenen Kontaktrandentspannungsstrategien vorteilhafterweise unabhängig davon angewendet, ob die obere Siliziumschicht über die in 2 veranschaulichte Breite verspannt ist oder nicht.
  • Mittels herkömmlicher Weiterverarbeitung werden FETs ausgebildet, einschließlich des Ausbildens von Gatter-Dielektrika, Gatter-Elektroden, Abstandshaltern, Source- und Drain-Regionen (nicht gezeigt) oder Kontaktregionen (nicht gezeigt). Ein einzelner FET, der eine Gatter-Elektrode 16 enthält, ist stark schematisch in 2 veranschaulicht. Vorzugsweise ist die obere Siliziumschicht 22 unter der gesamten transversalen lateralen Erstreckung der Gatter-Elektrode 16 verspannt, um eine transversale Spannung in jenen Umständen herbeizuführen, wo dies gewünscht wird. 3 veranschaulicht schematisch vier Transistoren im Querschnitt, wobei Gatter-Elektroden 16, 18 sowie Abstandshalter- und Gatterisolierstrukturen 24, 26 gezeigt sind. In dem in 3 gezeigten Querschnitt ist die obere Siliziumschicht 22 nicht in der Längsrichtung verspannt (die sich in der Illustration in der Ebene befindet), weil keine Randentspannung in der Längsrichtung stattgefunden hat. 4 zeigt eine weitere Stufe in der Verarbeitung der in 3 gezeigten FET-Gruppe, wobei ein Zero Level Interlevel-Dielektrikum oder Vormetall-Dielektrikum 30 über der FET-Gruppe abgeschieden wird. Das Vormetall-Dielektrikum 30 wird in der Regel planarisiert, beispielsweise mittels chemisch-mechanischen Polierens, um die in 4 veranschaulichte Zwischenstruktur des integrierten Schaltkreises zu erhalten. Es versteht sich, dass in 4 und den anderen Zeichnungen nur ein Abschnitt eines viel größeren Wafer oder Werkstücks gezeigt ist.
  • Die Weiterverarbeitung erfolgt, wie in 5 veranschaulicht, durch Ätzen von Kontaktgräben 32, 34 durch das Vormetall-Dielektrikum zu dem Substrat über oder neben der Source- und der Drain-Region der in 5 veranschaulichten Transistoren. Der Kontaktätzprozess kann mittels herkömmlicher Fotolithografie, mittels Photoresist, Hart- oder sonstiger Maskentechnologie ausgeführt werden, wie allgemein bekannt ist. Typische Trockenätzchemikalien, die für Dielektrika verwendet werden, stoppen an der Oberfläche des Substrats, aber der in 5 veranschaulichte Schritt ist in der Regel ein Zwischenverarbeitungsschritt, und in einer bevorzugten Ausführungsform setzt sich das Ätzen in das Substrat hinein fort, um Gräben in dem Substrat zu bilden.
  • Im Allgemeinen ist es bevorzugt, dass die Kontaktgräben in dieser Ausführungsform über eine beträchtliche Länge parallel zu den Gatter-Elektroden verlaufen. Bevorzugt erstrecken sich die Kontaktgräben über die gesamte Distanz zwischen den Grabenisolationsstrukturen 12 und 14. Die Beabstandung der Kontaktgräben von benachbarten Gatter-Elektroden richtet sich nach den Ausrichtungstoleranzen und der Gleichmäßigkeit der Ausrichtung über einem Werkstück. Des Weiteren bezieht sich die veranschaulichte Ausführungsform zwar auf eine FET-Gruppe, doch die hier beschriebene Strategie kann vorteilhaft auch für einen einzelnen FET verwendet werden, bei dem die Kontakte einzeln zu der Source- und der Drain-Region des FET hergestellt werden.
  • Nachdem die Kontaktgräben 32, 34 geätzt wurden, wie in 5 gezeigt, wird ein weiteres Ätzen ausgeführt, um Gräben 36, 38 in das Substrat zu ätzen, wie in 6 gezeigt. Das Substratätzen wird innerhalb der Kontaktöffnungen so ausgeführt, dass die laterale Erstreckung der Substratgräben 36, 38 ähnlich der lateralen Erstreckung der Kontaktgräben 34 durch das Vormetall-Dielektrikum 30 ist. Bevorzugt erstrecken sich die Gräben 36, 38 durch die Oberflächenschicht 22 hindurch, durch die Verspannungsschicht 20 hindurch und in das Substrat unter der Verspannungsschicht hinein. Trockenätzchemikalien zum vertikalen oder anisotropen Ätzen durch das Substrat und die Verspannungsschicht sind allgemein bekannt und werden bevorzugt zum Ausbilden der veranschaulichten Gräben 36, 38 verwendet. Zweckmäßige Ätzsysteme wie zum Beispiel reaktive Ionenätzausrüstung sind dem Durchschnittsfachmann bekannt. Wie im US-Patent Nr. 7,338,834 beschrieben ist, können die bevorzugte Oberflächensiliziumschicht 22 und die bevorzugte verdeckte Silizium-Germanium-Schicht 20 jeweils Dicken und Zusammensetzungen haben, die für eine bestimmte Bauelement-Geometrie und -Anwendung ausgewählt werden. In der Regel werden die Gräben beispielsweise auf eine Tiefe von etwa zehn zu fünfzig Nanometern geätzt.
  • Wenn die Kontaktgräben 36, 38 in der oben beschriebenen Weise in das Substrat geätzt werden, so entspannt sich die verdeckte Verspannungsschicht 20 und induziert eine mechanische Spannung in der oberen Schicht 22 ohne weitere Verarbeitung. In einer bevorzugten Ausführungsform mit einer verdeckten Verspannungsschicht mit In-plane-Druckspannung wird ein Teil der In-plane-Druckspannung durch elastische Entspannung an den Kontaktgrabenrändern entspannt, und eine Zugspannung wird in der oberen Schicht induziert. In der veranschaulichten Ausführungsform ist, wenn die Gräben 36, 38 auf beiden Seiten von FETs geätzt werden, der Trennungsabstand zwischen benachbarten Gräben allgemein klein genug, damit eine Randentspannung über den gesamten Trennungsabstand zwischen Gräben hinweg effektiv sein kann, wodurch eine Längsspannung in der oberen Halbleiterschicht 22 über die Distanz zwischen den Gräben hervorgerufen wird, die sich longitudinal unter den Gatter-Elektroden 16, 18 in der Oberflächenschicht 22 erstreckt. Weil sich die Kontaktgräben 36, 38 in dem Substrat über einen beträchtlichen Abschnitt und bevorzugt über die gesamte transversale Distanz zwischen den Gräben 12, 14 erstrecken, ist die obere Siliziumschicht 22 longitudinal über einen nützlichen transversalen Abschnitt der Stelle, wo sich der Kanal des FET bilden kann, verspannt. Die Spannungsverteilung in der oberen Schicht ist zwischen den Gräben ungleichmäßig. Simulationen zeigen, dass die in der oberen Schicht induzierte mechanische Spannung ihren Spitzenwert in einem Abstand von fünfzig Nanometern (nm) bis zweihundert Nanometern von den Rändern des Grabens, der die Randentspannung bewirkt, haben kann. Für eine typische Erstreckung von einhundert Nanometern zwischen Kontaktgräben in derzeit in Betracht gezogenen Bauelement-Geometrien lassen Simulationen darauf schließen, dass der Spitzenwert einer induzierten mechanischen Spannung höchstwahrscheinlich am Mittelpunkt zwischen den Gräben liegt. Natürlich können unterschiedliche Geometrien für die Trennung zwischen Gräben unterschiedliche mechanische Spannungsverteilungen aufweisen. Hier hat, wie in den obigen Besprechungen, der Begriff „Randentspannung” die gleiche Bedeutung wie im US-Patent Nr. 7,338,834 .
  • In den hier besprochenen Implementierungen ist es möglich, eine biaxiale mechanische Spannung in den aktiven Region eines FET unter Verwendung einer Kombination aus Grabenisolationsstrukturen und Kontaktgräben, die in das Substrat hineinreichen, hervorzurufen. Eine solche biaxiale mechanische Spannung ist am vorteilhaftesten für n-Kanal-FETs. Ganz besonders bevorzugt werden bei einem bevorzugten n-Kanal-FET die Spannung, die durch Ausbilden der Isolationsgräben induziert wird, und die Spannung, die durch Ausbilden der Kontaktbereichsgräben induziert wird, kombiniert, um eine effektive biaxiale Spannung in der bevorzugten aktiven Schicht des Siliziums zu erzeugen.
  • Nach dem Substratgraben-Ätzen und der Randentspannung, wie in 6 veranschaulicht, schreitet die weitere Verarbeitung zur Ausbildung metallischer Leiter voran, die sich so erstrecken, dass sie einen Kontakt zu der Source- und der Drain-Region der veranschaulichten FETs herstellen, wie in 7 gezeigt. Der Prozess zum Ausbilden von Kontakten kann zum Beispiel weitgehend in der gleichen Weise ausgeführt werden, wie es in der US-Patentanmeldung mit der Publikationsnummer 2009/0166866 an Fastow und Mitarbeiter, „Contact Metallization for Semiconductor Devices”, beschrieben ist. Die Fastow-Publikation wird hier durch Bezugnahme in vollem Umfang in den vorliegenden Text aufgenommen, einschließlich wegen ihrer Besprechung des Ätzens von Kontaktöffnungen und des Ausbildens von Metallsiliziden und metallischen Leitern zu den Kontaktregionen von FETs.
  • Der Kontaktausbildungsprozess von 7 setzt sich mit dem Reinigen der Siliziumoberfläche am Boden der Gräben fort, wo der Kontakt ausgebildet wird. Der Prozess scheidet ein Silicid-bildendes Metall, wie zum Beispiel Titan, Cobalt oder Nickel, auf der frei liegenden Halbleiter-Oberfläche ab, die später mit Silizium zu einem Metallsilicid reagiert. Diese Abscheidung erfolgt durch chemisches oder physikalisches Aufdampfen. Bei der weiteren Verarbeitung wird ein metallischer Opfer-Linerfilm, wie zum Beispiel Titannitrid oder Wolframnitrid, abgeschieden, um das Silicid-bildende Metall während des Glühens vor Oxidation zu schützen. Dann wird ein Glühen, in der Regel ein schnelles thermisches Glühens, ausgeführt, um zu veranlassen, dass das abgeschiedene Silicid-bildende Metall mit Silizium zu einem Silicid reagiert. Der Prozess entfernt dann unreagiertes Silicid-bildendes Metall und den metallischen Opfer-Linerfilm zum Beispiel durch Flüssigsäure-Ätzen und Reinigen. Als Nächstes wird eine dünne leitfähige Schicht, wie zum Beispiel Titannitrid, abgeschieden, um die Adhäsion zwischen dem Kontaktmetall und dem Silicid und den Seitenwänden des Kontaktgrabens zu verbessern. Dann wird ein Kontaktmetall, wie zum Beispiel Wolfram, zum Beispiel durch chemisches Aufdampfen abgeschieden. Das ist freilich nur eine Ausführungsform. Es können noch andere Metalle, wie zum Beispiel Kupfer, als Kontaktmetall verwendet werden, solange zuerst ein metallischer Diffusionssperrliner abgeschieden wird. Außerdem ist es möglich, den Substratabschnitt des Grabens teilweise mit einem Isolator auszufüllen und den Graben nur teilweise mit Kontaktmetallisation auszufüllen.
  • Nach der Kontaktausbildung hat der Prozess eine FET-Gruppe gebildet, die eine biaxiale mechanische Spannung in den oberen Schichten ihrer jeweiligen aktiven Regionen aufweisen, wobei die biaxiale mechanische Spannung effizient durch Randentspannung erzeugt wird. Die transversale Komponente der mechanischen Spannung in der FET-Kanalregion wird durch Randentspannung an Isolationsgräben erzeugt, und die longitudinale Komponente der mechanischen Spannung in der FET-Kanalregion wird durch Randentspannung an Kontaktgräben erzeugt. Bevorzugt sind die gebildeten FETs n-Kanal-FETs. Nun folgt eine weitere Verarbeitung, um das Integrierte-Schaltkreis-Bauelement zu vollenden, wobei mehrere Ebenen aus Metalldrahtleitungen gebildet werden, die durch Zwischenschicht-Dielektrika voneinander getrennt sind.
  • 8 und 9 zeigen Aspekte einer alternativen Ausführungsform von Aspekten der vorliegenden Erfindung. Diese alternative Ausführungsform beginnt bei der mittleren Prozessstufe, die in 5 veranschaulicht ist, wo Kontaktgräben geätzt wurden, um das Substrat freizulegen. In der Illustration von 8 ist die Schicht 44 die verdeckte Verspannungsschicht und ist bevorzugt Silizium-Germanium. Die Schicht 46 ist die obere, aktive Schicht und ist bevorzugt Silizium. Die relativen Proportionen der Schichten 44 und 46 in den schematischen 8 und 9 sind so gewählt, dass es einfacher ist, die Aspekte dieses alternativen Prozesses zu veranschaulichen, womit aber weder eine andere Konfiguration noch ein anderer Prozess angedeutet werden sollen. Das heißt, die Schicht 20 und die Schicht 44 sind ähnlich, und ihre Zusammensetzungen können gemäß unterschiedlichen Implementierungen gewählt werden. Beispiele von zweckmäßigen Abmessungen und Zusammensetzungen für die Verspannungsschichten 20 und 44 sind oben besprochen worden. Gleichermaßen sind die oberen aktiven Schichten 22 und 46 ähnlich, und ihre Zusammensetzungen können in erheblichem Umfang variiert werden. Beispiele von zweckmäßigen Abmessungen und Zusammensetzungen für die Oberflächenschicht 22 sind oben besprochen worden.
  • Anstatt mittels eines reaktiven Ionen- oder Plasmaätzens zum Ätzen von Gräben in das Substrat ätzt der in 8 veranschaulichte Prozess mittels einer Nassätzung in das Substrat. Wie in 8 veranschaulicht, ist die Substratkontaktätzung auf die Öffnungen in dem Vormetall-Dielektrikum 30 ausgerichtet. Vorteilhafterweise unterstützt die veranschaulichte Kontaktätzung Kontakte 48, 50 mit größeren Flächen, die die Leitfähigkeit von Kontakten zu der Source- und der Drain-Region der Kontakte verbessert. Der Nassätzprozess bildet einen Kontakt mit größerer Fläche, was einen unabhängigen Vorteil des Nassätzprozesses darstellt und unabhängig von den hier besprochenen Vorteilen der Randentspannung und der induzierten mechanischen Spannung realisiert werden kann. Andererseits wird der veranschaulichte Nassätzprozess bevorzugt und vorteilhafterweise als Teil des Randentspannungsprozesses implementiert. Wenn also die Kontaktgräben von 8 durch die Oberflächenschicht 46 und die verdeckte Verspannungsschicht 44 hindurch und in das darunterliegende Substrat hinein geätzt werden, so entspannt sich die Schicht 44, und eine mechanische Spannung wird in der darüberliegenden Schicht 46 in der oben mit Bezug auf 7 besprochenen Weise hervorgerufen.
  • Die Nassätzung von 8 erfolgt bevorzugt mittels einer orientierungsselektiven Nassätzung und einer {100}-orientierten Oberfläche eines Siliziumwafers. Ein Vorteil dieses Verfahrens ist, dass die pyramidalen Kontaktlöcher aufgrund des festen Winkels von 54,74° zwischen {111}-Gitterebenen und {100}-Gitterebenen eine selbstbegrenzende Tiefe in Silizium von 70,7% der Breite der Kontaktöffnung haben. Eine solche orientierungsselektive Ätzung bildet ein vierseitiges, nach innen abgeschrägtes Kontaktloch in dem Silizium, wobei die vier Seiten {111}-Kristallflächen entsprechen. Zu geeigneten Nassätzlösungen gehören Tetramethylammoniumhydroxid(TMAH)-Lösung; Kaliumhydroxid(KOH)-Lösung; Natriumhydroxid(NaOH)-Lösung; Ammoniumhydroxid(NH4OH)-Lösung in Wasser; eine Lösung, die mindestens zum Teil aus Ethylendiamin (1,2-diaminoethanhydrat) NH2(CH2·CH2)NH2 und Pyrocatechol (o-dihydroxybenzen) C6H4(OH2) besteht; oder eine Lösung aus Hydrazin in Wasser.
  • Nach der Kontaktöffnungs-Ätzung, und unabhängig davon, ob die Kontaktätzung mit dem Randentspannungsprozess kombiniert ist oder nicht, werden Metallkontakte innerhalb der Kontaktöffnungen ausgebildet, um einen Kontakt zu den Source- oder Drain Kontaktregionen der FETs herzustellen. Dies kann zum Beispiel in der Weise erreicht werden, die oben mit Bezug auf 7 besprochen wurde. Nach der Kontaktausbildung hat der Prozess eine FET-Gruppe mit biaxialer mechanischer Spannung oder auch nur uniaxialer Längsspannung in den Oberseitenschichten ihrer jeweiligen aktiven Regionen gebildet, wobei die mechanische Spannung effizient durch Randentspannung erzeugt wird. Bevorzugt sind die gebildeten FETs n-Kanal-FETs. Nun folgt eine weitere Verarbeitung, um das Integrierte-Schaltkreis-Bauelement zu vollenden, wobei mehrere Ebenen aus Metalldrahtleitungen gebildet werden, die durch Zwischenschicht-Dielektrika voneinander getrennt sind.
  • Wie oben besprochen, können unterschiedliche Materialien als Verspannungsschichten gewählt werden. Neben Silizium-Germanium, das oben überwiegend besprochen wurde, können auch Siliziumnitrid oder Siliziumoxynitrid, die mit einer „eingebauten” mechanischen Spannung abgeschieden werden, als eine Verspannungsschicht verwendet werden. Die Verwendung von Siliziumnitrid oder Siliziumoxynitrid als eine Verspannungsschicht kann wichtige Vorteile bei der Herstellung im Vergleich zu Silizium-Germanium haben, wenn es beispielsweise gewünscht wird, Feldeffekttransistoren in Silizium-auf-Isolator(SOI)-Wafern zu bilden. Die Verwendung von Siliziumnitrid als eine verdeckte Verspannungsschicht bietet zusätzliche Flexibilität, weil Siliziumnitrid entweder in einem druck- oder einem zugverspannten Zustand abgeschieden werden kann und darum verwendet werden kann, um entweder Zug- oder Druckspannung in einer darüberliegenden Silizium-Oberflächenschicht durch Randentspannung der Siliziumnitridschicht zu erzeugen. Eine verdeckte Verspannungsschicht aus Siliziumnitrid kann durch Waferbonding-Techniken hergestellt werden. Zum Beispiel sind verschiedene Verfahren zum Ausbilden einer verdeckten verspannten Siliziumnitrid- oder Siliziumoxynitridschicht durch Waferbonding im US-Patent Nr. 6,707,106 an Wristers und Mitarbeiter beschrieben, das wegen dieser und seiner anderen Lehren durch Bezugnahme in den vorliegenden Text aufgenommen wird. Die verspannte Siliziumnitridschicht kann eine Siliziumoxidschicht auf ihrer Ober- und/oder Unterseite aufweisen. Wenn eine Siliziumoxidschicht zwischen der verspannten Siliziumnitridschicht und der obersten aktiven Halbleiterschicht liegt, so kann die Siliziumoxid-Halbleiter-Grenzfläche überlegene elektrische Eigenschaften im Vergleich zu einer Siliziumnitrid-Silizium-Grenzfläche aufweisen. Andererseits kann die Spannung, die in der obersten Halbleiterschicht durch Randentspannung induziert wird, kleiner sein, wenn die dazwischenliegende Siliziumoxidschicht aufgrund ihrer inhärenten mechanischen Nachgiebigkeit als ein Spannungspuffer wirkt. Darum kann es in einigen Fällen bevorzugt sein, dass die verdeckte Siliziumnitridschicht einen direkten Kontakt zu der obersten aktiven Halbleiterschicht hat.
  • Es folgt ein bevorzugtes Verfahren zur Herstellung einer verdeckten Siliziumnitridschicht in direktem Kontakt mit einer obersten aktiven Halbleiterschicht. In einem beispielhaften Prozess kann zuerst ein hochwertiger Siliziumnitrid-Dünnfilm auf der Oberfläche eines Spendersiliziumwafers durch thermische Nitridierung, beispielsweise unter Verwendung einer Plasmaquelle aus freien Stickstoffatomen oder einer molekularen Stickstoffquelle, wie zum Beispiel Ammoniak (NH3), und Erwärmen auf eine hohe Temperatur im Bereich von 300°C bis 1050°C, gebildet werden, und dann kann anschließend eine verspannte Siliziumnitrid- oder Oxynitridschicht abgeschieden werden, gefolgt von einer Abscheidung eines Dünnfilms aus Siliziumoxid. Der Zweck eines hochwertigen Nitrid-Dünnfilms ist die Bildung einer hinreichend hochwertigen Grenzfläche mit niedrigen Grenzflächendefekt- und Fallendichten zwischen dem Siliziumnitrid und dem Silizium, was eine wünschenswerte Bedingung für gute Leistung und Zuverlässigkeit von MOS-Transistoren darstellt, die anschließend in unmittelbarer Nähe zu der Grenzfläche hergestellt werden. Der so gebildete geschichtete Silizium-Siliziumnitrid-Siliziumoxid-Wafer kann dann unter Verwendung eines Standardverfahrens für Waferbondung an einen Silizium-Handle-Wafer gebondet werden, wobei eine Kombination aus angelegtem Druck und thermischem Glühen zum Einsatz kommt, wie es in der Halbleiterindustrie allgemeine Praxis ist und in dem oben in den vorliegenden Text aufgenommenen Wristers-Patent beschrieben wird. Auf dem Silizium-Handle-Wafer kann optional eine Siliziumoxidschicht ausgebildet werden, bevor die Waferbondung ausgeführt wird, um den Bondungsprozess zu unterstützen oder zu verbessern. Anschließend kann der Spenderwafer durch einen üblichen Wafertrennungsprozess entfernt werden, wie zum Beispiel mittels des Smart CutTM-Prozesses, das von SOITEC Silicon On Insulator Technologies verwendet wird, einem Unternehmen aus Bernin, Frankreich, wobei eine dünne Schicht aus Silizium von gewünschter Dicke zurückbleibt, die an den Siliziumnitridschichten angebracht ist. Die verspannte Siliziumnitridschicht kann zum Beispiel durch plasmaverstärktes chemisches Aufdampfen (PECVD) abgeschieden werden. Durch Variieren von Eingangsfaktoren in den PECVD-Prozess können vorhersagbare Beträge von eingebauter Zug- oder Druckspannung im Bereich von 1,7 GPa Zug bis 3,0 GPa Druck selektiv in einem abgeschiedenen Siliziumnitrid-Dünnfilm hervorgerufen werden. Die anschließende Verarbeitung kann das Ausbilden von Grabenisolationsstrukturen und weitere Prozessschritte wie zum Beispiel jene, die oben in den 1–7 veranschaulicht sind, enthalten.
  • In einer weiteren Ausführungsform können die verdeckte Verspannungsschicht und die aktive Oberflächensiliziumschicht später im Verlauf der Verarbeitung ausgebildet werden. Insbesondere kann das Werkstück oder der Wafer ein herkömmlicher Silizium- oder SOI-Wafer sein, der in der herkömmlichen Weise durch Strukturierung von Gräben für Grabenisolationsstrukturen verarbeitet wird. Die Gräben können dann mit einem Isolator ausgefüllt werden, der entweder eine gewisse Nachgiebigkeit besitzt oder der entfernt werden kann. Bei bevorzugten Implementierungen dieses Aspekts wird anschließend selektiv zuerst eine verdeckte Verspannungsschicht und dann eine Oberflächensiliziumschicht nach Bedarf auf dem Wafer abgeschieden. In einer Implementierung brauchen sowohl die verdeckte Verspannungsschicht als auch die Oberflächensiliziumschicht lediglich auf Abschnitten des Substrats abgeschieden zu werden, wo eine biaxiale Spannung in der Oberflächensiliziumschicht bevorzugt wird. Zum Beispiel könnte die selektive Abscheidung verdecktes Verspannungsmaterial und Oberflächensilizium nur auf jenen Regionen abscheiden, wo n-Kanal-FETs ausgebildet werden sollen. Dieser Prozess der selektiven Abscheidung kann zum Beispiel erreicht werden, wenn die Grabenisolationsstrukturen mit einem geeigneten Material wie zum Beispiel Siliziumoxid ausgefüllt werden und die anderen Abschnitte des Wafers, die keine Verspannungsschicht erhalten sollen, mit einer Maskierungsschicht aus Siliziumoxid abgedeckt werden. Dann wird Silizium-Germanium (als eine verdeckte Verspannungsschicht), gefolgt von Silizium (als einer aktiven Oberflächenschicht), selektiv auf den frei liegenden Siliziumoberflächen des Substrats unter Verwendung allgemein bekannter selektiver Abscheidungsprozesse abgeschieden. Das maskierende Siliziumoxid kann dann entfernt werden, und der Wafer kann einer weiteren Verarbeitung unterzogen werden, um Bauelemente wie zum Beispiel FETs zu bilden. Die in den 1–9 veranschaulichten Kontaktrandentspannungsprozesse können auf jenen Abschnitten des Substrats praktiziert werden, in denen eine verdeckte Verspannungsschicht und eine Oberflächensiliziumschicht ausgebildet werden. Die in den 8–9 veranschaulichten Kontaktausbildungsprozesse können nach Bedarf über dem gesamten entstandenen Wafer praktiziert werden.
  • Alternativ kann diese Ausführungsform das verdeckte Verspannungsmaterial selektiv auf jenen Stellen abscheiden, wo eine biaxiale Spannung für die Oberflächensiliziumschicht bevorzugt wird, und kann die Oberflächensiliziumschicht über alle aktiven Regionen auf dem Substrat abscheiden. Dieser Prozess ist wie der, der im vorangegangenen Absatz durch die selektive Abscheidung der verdeckten Verspannungsschicht beschrieben wurde. Nach diesem Prozess würde das maskierende Siliziumoxid entfernt werden, und dann würde Silizium selektiv auf den frei liegenden Silizium- und verdeckten Verspannungsschicht-Oberflächen abgeschieden werden. Die Verarbeitung wird an den verschiedenen Abschnitten des Wafers fortgesetzt, wie in der obigen Besprechung dargelegt.
  • In einer anderen Variante können sowohl eine verdeckte Verspannungsschicht als auch eine Oberflächensiliziumschicht selektiv auf allen aktiven Regionen des Bauelements abgeschieden werden. Ganz besonders bevorzugt werden die verdeckte Verspannungsschicht und die Oberflächensiliziumschicht nicht auf den Abschnitten des Wafers abgeschieden, wo Grabenisolationsstrukturen vorhanden sind, weil die Grabenisolationsstrukturen auf ihren Oberflächen ein zweckmäßiges Material, wie zum Beispiel das Siliziumoxid, haben, das zum Ausfüllen der Gräben verwendet wird. Nach der selektiven Abscheidung wird die Verarbeitung wie oben besprochen fortgesetzt.
  • Für alle diese selektiven Abscheidungs-Ausführungsformen können die verdeckte Verspannungsschicht und die Oberflächenschicht die Merkmale und Eigenschaften (wie zum Beispiel Dicke und Zusammensetzung) haben, die oben besprochen wurden oder in dem US-Patent Nr. 7,338,834 besprochen sind. Zum Beispiel können Schichten von zweckmäßiger Dicke (d. h. unterkritischer Dicke) aus Silizium-Germanium selektiv als eine verdeckte Verspannungsschicht abgeschieden werden, und eine zweckmäßige Silizium-Dicke kann selektiv als eine aktive Schicht abgeschieden werden.
  • Wenn eine zweckmäßige verdeckte Verspannungsschicht und eine zweckmäßige Oberflächenschicht selektiv auf einer zweckmäßig bemessenen Region eines Wafers abgeschieden werden, so kann die verdeckte Verspannungsschicht eine mechanische Spannung in einer darüberliegenden Silizium-Oberflächenschicht über die Erstreckung einer einzigen (uniaxialen) oder zweier (biaxialer) lateraler Erstreckungen hinweg hervorrufen. Hier meint eine zweckmäßig bemessene Region eines Wafers eine laterale Abmessung der Region. Bei einer hinreichend kleinen lateralen Abmessung entlang einer einzelnen Achse kann die verdeckte Verspannungsschicht eine mechanische Spannung über die Erstreckung der darüberliegenden aktiven Siliziumoberflächenschicht entlang jener Achse hervorrufen. Bei hinreichend kleinen lateralen Abmessungen entlang zweier Achsen kann die verdeckte Verspannungsschicht eine biaxiale Spannung über die laterale Erstreckung der aktiven Oberflächensiliziumschicht entlang der zwei Achsen hervorrufen. Bei diesen kleinen lateralen Abmessungen befinden sich die verdeckte Verspannungsschicht und die Oberflächenschicht in einem Gleichgewichtsspannungszustand, während sie gezüchtet werden, weshalb die Oberflächenschicht in einer wünschenswerten Weise in ihrem gewachsenen Zustand verspannt ist, solange die Schicht hinreichend dünn ist, damit sich ihre Oberfläche nicht durch einen plastischen Verformungsmechanismus, wie zum Beispiel die Erzeugung von fehlangepassten Dislokationen, entspannt. Die Abmessungen, die für die Substratregion zweckmäßig sind, auf der die verdeckte Verspannungsschicht und die aktive Oberflächenschicht selektiv abgeschieden werden sollen, sind die gleichen wie jene, die für Grabentrennungen im US-Patent Nr. 7,338,834 angegeben sind. Wenn eine bilaterale mechanische Spannung innerhalb einer aktiven Oberflächenschicht unter Verwendung von selektiver Abscheidung auf einer zweckmäßig bemessenen Region des Substrats hervorgerufen wird, so wird die laterale Erstreckung der Region des Substrats durch umgebende Gräben von Grabenisolationsstrukturen definiert. Dieser selektive Abscheidungsprozess erbringt praktisch strukturell und funktional die gleichen Ergebnisse, wie sie in US-Patent Nr. 7,338,834 veranschaulicht und besprochen sind.
  • Wenn dieser selektive Abscheidungsprozess dafür verwendet wird, einen Streifen aus aktivem Silizium herzustellen wie den, der in den 1 und 2 veranschaulicht ist, so liegen die Gräben 12, 14 bevorzugt hinreichend nahe beieinander, um eine Entspannung der verdeckten Verspannungsschicht und eine Spannung der Oberflächenschicht über der lateralen Erstreckung zwischen den Gräben zu erreichen. Auf dieser Verarbeitungsstufe wurde die aktive Oberflächenschicht einer uniaxialen Spannung unterzogen. In einigen Implementierungen kann das die einzige angelegte mechanische Spannung sein. Dann könnten weitere Verarbeitungsschritte wie zum Beispiel Glühen des Grabenfüllmaterials oder Ersetzung des Grabenfüllmaterials ausgeführt werden, um ein wünschenswert starres Grabenisolationsmaterial für die weitere Verarbeitung zu erhalten. Nachdem ein zweckmäßig starres Grabenisolationsmaterial erhalten wurde, können die oben mit Bezug auf die 1–9 beschriebenen Prozesse nach Bedarf ausgeführt werden, um eine Randentspannung entlang einer zweiten Achse zu erreichen, so dass eine biaxiale Spannung zu der Oberflächenschicht hervorgerufen wird.
  • Bei den oben beschriebenen selektiven Abscheidungsimplementierungen werden die Isolationsgräben zweckmäßigerweise mit einem geeigneten Material ausgefüllt, um die selektive Abscheidung zu unterstützen. Dieses Material ist außerdem zweckmäßigerweise hinreichend nachgiebig, um die Entspannung des Verspannungsmaterials und der Oberflächenschicht während des Wachstums zu gestatten. Wenn das Material nicht hinreichend nachgiebig ist, so kann es erforderlich sein, das Material zu entfernen, um effizient eine mechanische Spannung in der Oberflächenschicht zu erzeugen. Allgemein ist es wünschenswert, eine dichte Siliziumoxid- oder Siliziumnitrid-Linerschicht an den Wänden des Grabens zu züchten oder abzuscheiden und dann den Graben mit weiterem geeignetem Material auszufüllen. Ein bevorzugtes nachgiebiges Material zum Füllen der Isolationsgräben ist Siliziumoxid, das durch chemisches Aufdampfen aus einer Tetraethylorthosilikat(TEOS)-Dampfquelle abgeschieden wird. Allgemein ist dieses Material hinreichend nachgiebig, um eine gewünschte induzierte mechanische Spannung innerhalb der Oberflächenschicht zu gestatten. Nach den selektiven Abscheidungsprozessen wird das TEOS-Siliziumdioxid anschließend durch thermisches Glühen gemäß Standardverfahren, die in der Industrie allgemein bekannt sind, verdichtet. Eine geglühte TEOS-Grabenfüllung führt allgemein zu einer zusätzlichen Zugspannung in dem System, die lateral auf die aktive Schicht oder Silizium-Oberflächenschicht wirkt. Unabhängig davon, ob das TEOS oder sonstige Material hinreichend nachgiebig ist, um das Hervorrufen einer mechanischen Spannung in der Oberflächenschicht zu gestatten oder nicht, ist es möglich, das ursprüngliche Grabenfüllmaterial zu entfernen und dieses Material durch herkömmliche Grabenisolationsfüllmaterialien zu ersetzen.
  • Nach den oben beschriebenen selektiven Abscheidungsprozessen und Grabenfüllprozessen kann eine weitere Verarbeitung, wie in den 1–9 oder im US-Patent Nr. 7,338,834 veranschaulicht, nach Bedarf ausgeführt werden, um FETs mit uniaxial oder biaxial verspannten Oberflächenschichten herzustellen, wie zum Beispiel aktive Siliziumschichten mit uniaxialer oder biaxialer Spannung. Bestimmte bevorzugte Ausführungsformen bilden n-Kanal-FETs mit biaxial verspannten aktiven Siliziumschichten.
  • Bevorzugte Prozesse, einschließlich jener, die oben beschrieben wurden, können die relativen Beträge von mechanischen Spannungen, die entlang jeder der Hauptachsen eines Halbleiterbauelements, die zum Beispiel der Breitenachse und der Längsachse eines FET entsprechen, gerichtet sind, auswählen und in gewissem Umfang steuern. Der Betrag an Spannung, der entlang der transversalen Achse gerichtet ist, kann durch die Beabstandung der Isolationsgräben festgelegt werden, die wiederum durch das Layout der Maske festgelegt wird, die zum Definieren des aktiven Bereichs der Bauelemente verwendet wird. Der Betrag an Spannung, der entlang der Längsrichtung wirkt, wird vor allem durch die Positionierung der Kontaktgräben bestimmt, die wiederum durch Designregeln und lithografische Erwägungen sowie spannungstechnische Überlegungen bestimmt wird. Allgemein ist die Beabstandung unter diesen Konfigurationen hinreichend klein, um eine effektive Randentspannung zu gestatten und das Hervorrufen einer mechanischen Spannung aus der Silizium-Germanium- oder sonstigen Verspannungsschicht zu der aktiven Siliziumschicht oder einer sonstigen Schicht zu ermöglichen. Wenn in der oberen Halbleiterschicht entlang der transversalen Achse in einem Halbleiterbauelement keine mechanische In-plane-Spannung gewünscht wird, so sind die Isolationsgräben bevorzugt hinreichend weit voneinander entlang jener Achse beabstandet, so dass der Effekt des Randentspannungsmechanismus zweckmäßig minimiert wird. Wenn umgekehrt eine mechanische In-plane-Spannung in dem Halbleiter entlang einer bestimmten Achse in einem Halbleiteroberflächenabschnitt gewünscht wird, so liegen die Gräben entlang jener Achse bevorzugt hinreichend nahe beieinander, damit der Effekt des Randentspannungsmechanismus zweckmäßig maximiert wird. Wenn keine longitudinale Zugspannung entlang der Längsachse in der oberen Halbleiterschicht eines Halbleiterbauelements, beispielsweise in p-Kanal-FETs, gewünscht wird, so werden die Kontaktgräben bevorzugt nicht in die verdeckte Schicht hineingeätzt, damit der Effekt des Randentspannungsmechanismus nahe dem Kanal vermieden wird.
  • Eine mechanische In-plane-Zugspannung kann in aktiven Regionen einer dünnen Schicht aus Halbleiter erzeugt werden, indem man eine In-plane-Druckspannung in einer verdeckten Druckverspannungsschicht erzeugt und nahe beieinanderliegende Gräben durch beide Schichten hindurch und in das Substrat unter der verdeckten Verspannungsschicht hinein ätzt. Die Gräben werden bevorzugt tief genug geätzt, um sicherzustellen, dass die verdeckte Verspannungsschicht in der Lage ist, sich lateral durch elastische Randentspannung über eine laterale Erstreckung der Verspannungsschicht zwischen den Gräben zu entspannen, die bevorzugt der lateralen Erstreckung der darüberliegenden aktiven Halbleiterschicht entspricht. Folglich wird die Druckspannung in der verdeckten Verspannungsschicht nahe den Isolationsgräben verringert, und eine Zugspannung wird in der darüberliegenden aktiven Halbleiterschicht nahe den Isolationsgräben induziert. Dies wird problemlos mit zweckmäßigen mechanischen Spannungen und Geometrien gemäß der vorliegenden Erfindung erreicht.
  • Die mechanische Spannung, die in der oberen Halbleiterschicht durch dieses Verfahren induziert wird, kann im Allgemeinen eine ungleichmäßige Verteilung haben, aber ist von hinreichender Größenordnung, um die In-plane-Elektronen- und -Lochmobilitäten auf einen erwünschten Wert zu verbessern und damit die elektrische Leistung von MOS-Transistoren zu verbessern, bei denen Kanäle mindestens zum Teil in der Schicht ausgebildet sind. Darum gestattet das Verfahren die Herstellung von verspannten Volumen-MOS-Bauelementen und verspannten MOS-SOI-Bauelementen im Vergleich zu herkömmlichen Verfahren zu potenziell niedrigen Kosten und geringen Defektzahlen.
  • Die vorliegende Erfindung wurde anhand bestimmter bevorzugter Ausführungsformen beschrieben. Der Durchschnittsfachmann erkennt, dass verschiedene Modifikationen und Änderungen an den hier beschriebenen konkreten bevorzugten Ausführungsformen vorgenommen werden könnten, ohne von den Lehren der vorliegenden Erfindung abzuweichen. Folglich darf die vorliegende Erfindung nicht auf die hier beschriebenen konkreten bevorzugten Ausführungsformen beschränkt werden, sondern vielmehr ist die vorliegende Erfindung anhand der beiliegenden Ansprüche zu definieren.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Claims (19)

  1. Verfahren zur Herstellung eines Halbleiterbauelements, wobei das Verfahren Folgendes umfasst: Bereitstellen eines Substrats, das eine Halbleiteroberfläche aufweist, wobei das Substrat eine Verspannungsschicht aufweist, die in einer Tiefe innerhalb des Substrats angeordnet ist und neben der Halbleiteroberfläche angeordnet ist, wobei die verdeckte Verspannungsschicht in einem verspannten Zustand im Vergleich zu der Halbleiteroberfläche bereitgestellt wird; Ausbilden eines Feldeffekttransistors auf der Halbleiteroberfläche, wobei der Feldeffekttransistor eine Source- und eine Drain-Region und eine Gate-Struktur umfasst; Ausbilden einer vormetallischen dielektrischen Schicht über dem Feldeffekttransistor; Ätzen von Öffnungen in die vormetallische dielektrische Schicht und Ätzen zum Freilegen von Kontaktabschnitten des Substrats auf jeder Seite der Gate-Struktur; Ätzen in das Substrat innerhalb der Öffnungen in dem vormetallischen Dielektrikum, wobei das Ätzen auf eine ausreichende Tiefe voranschreitet, so dass die Verspannungsschicht eine Verpannung in der Halbleiteroberfläche hervorruft, um eine in Längsrichtung verlaufende Verpannung in der oberen Halbleiterschicht in einer aktiven Region des Feldeffekttransistors durch Randentspannung zu erzeugen; und Ausbilden elektrischer Kontakte zu der Source- und der Drain-Region, wobei die Kontakte mindestens teilweise innerhalb des Substrats ausgebildet sind.
  2. Verfahren nach Anspruch 1, wobei sich das Ätzen in das Substrat durch die Verspannungsschicht hindurch und in das Substrat unter der Verspannungsschicht hinein erstreckt.
  3. Verfahren nach Anspruch 1, wobei das Ätzen in das Substrat durch ein orientierungsselektives Nassätzen ausgeführt wird.
  4. Verfahren nach Anspruch 1, wobei das Ätzen durch ein anisotropes Ätzen ausgeführt wird.
  5. Verfahren nach Anspruch 1, wobei die Halbleiteroberflächenregion Silizium ist und die Verspannungsschicht eine Silizium-Germanium-Legierung ist.
  6. Verfahren nach Anspruch 1, wobei die verdeckte Verspannungsschicht eine Schicht aus Siliziumnitrid in einem Zustand einer eingebauten Druckspannung ist.
  7. Verfahren nach Anspruch 1, wobei die verdeckte Verspannungsschicht eine Schicht aus Siliziumnitrid in einem Zustand einer eingebauten Zugspannung ist.
  8. Verfahren nach Anspruch 1, wobei die verdeckte Verspannungsschicht nach der Ausbildung von Gräben für Grabenisolationsstrukturen selektiv auf einem Abschnitt einer Oberfläche abgeschieden wird.
  9. Verfahren nach Anspruch 1, wobei die verdeckte Verspannungsschicht und die Halbleiteroberfläche nach der Ausbildung von Gräben für Grabenisolationsstrukturen selektiv auf einem Abschnitt einer Oberfläche abgeschieden werden.
  10. Verfahren nach Anspruch 9, wobei die Halbleiteroberflächenregion Silizium ist und die Verspannungsschicht eine Silizium-Germanium-Legierung ist.
  11. Verfahren zur Herstellung eines Halbleiterbauelements, wobei das Verfahren Folgendes umfasst: Bereitstellen eines Substrats, das eine Halbleiteroberfläche aufweist; Ausbilden eines Feldeffekttransistors auf der Halbleiteroberfläche, wobei der Feldeffekttransistor eine Source- und eine Drain-Region und eine Gate-Struktur umfasst; Ausbilden einer vormetallischen dielektrischen Schicht über dem Feldeffekttransistor; Ätzen von Öffnungen in die vormetallische dielektrische Schicht und Ätzen zum Freilegen von Kontaktabschnitten des Substrats auf jeder Seite der Gate-Struktur; Ätzen, mittels eines orientierungsselektiven Nassätzens, in das Substrat innerhalb der Öffnungen in dem vormetallische Dielektrikum; und Ausbilden von Kontakten zu der Source- und der Drain-Region, wobei die Kontakte mindestens teilweise innerhalb des Substrats ausgebildet werden.
  12. Verfahren nach Anspruch 11, wobei das Substrat ein Siliziumsubstrat mit einer {100}-Oberfläche ist und wobei das Ätzen in das Substrat {111}-Oberflächen frei legt.
  13. Verfahren nach Anspruch 11, wobei das orientierungsselektive Nassätzen eines oder mehrere von Folgendem umfasst: eine Tetramethylammoniumhydroxid-Lösung; eine Kaliumhydroxid-Lösung, eine Natriumhydroxid-Lösung; eine Lösung aus Ammoniumhydroxid in Wasser; eine Lösung, die Ethylendiamin-NH2(CH2·CH2)NH2 und Pyrocatechol umfasst; oder eine Lösung aus Hydrazin in Wasser.
  14. Verfahren nach Anspruch 11, wobei das Ätzen in das Substrat in eine ausreichende Tiefe voranschreitet, so dass eine verdeckte Verspannungsschicht eine in Längsrichtung verlaufende Spannung innerhalb einer Halbleiteroberfläche durch Randentspannung hervorruft, um eine in Längsrichtung verlaufende, verspannte aktive Region des Feldeffekttransistors zu erzeugen.
  15. Verfahren nach Anspruch 14, wobei sich das Ätzen in das Substrat durch die Verspannungsschicht und in das Substrat unter der Verspannungsschicht hinein erstreckt.
  16. Verfahren nach Anspruch 14, wobei die verdeckte Verspannungsschicht nach der Ausbildung von Gräben für Grabenisolationsstrukturen selektiv auf einem Abschnitt einer Oberfläche abgeschieden wird.
  17. Verfahren nach Anspruch 14, wobei die verdeckte Verspannungsschicht und die Halbleiteroberfläche nach der Ausbildung von Gräben für Grabenisolationsstrukturen selektiv auf einem Abschnitt einer Oberfläche abgeschieden werden.
  18. Verfahren zur Herstellung eines Halbleiterbauelements, wobei das Verfahren Folgendes umfasst: Bereitstellen eines Substrats, das eine Region aufweist, die auf mindestens zwei Seiten durch Gräben definiert wird, wobei die Gräben durch eine erste laterale Erstreckung voneinander getrennt sind; selektives Abscheiden einer Verspannungsschicht und einer Halbleiteroberfläche, wobei die Halbleiteroberfläche in einem verspannten Zustand über die erste laterale Erstreckung der Halbleiteroberfläche hinweg gezüchtet wird; und Ausbilden eines Feldeffekttransistors auf der Halbleiteroberfläche, wobei der Feldeffekttransistor eine Source- und eine Drain-Region und eine Gate-Struktur umfasst und so angeordnet ist, dass sich eine aktive Region des Feldeffekttransistors in der verspannten Halbleiteroberfläche befindet.
  19. Verfahren nach Anspruch 18, wobei die Halbleiteroberflächenregion Silizium ist und die Verspannungsschicht eine Silizium-Germanium-Legierung ist.
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