DE112006002055B4 - Verfahren zur Herstellung eines verspannten MOS-Bauelements - Google Patents

Verfahren zur Herstellung eines verspannten MOS-Bauelements Download PDF

Info

Publication number
DE112006002055B4
DE112006002055B4 DE112006002055T DE112006002055T DE112006002055B4 DE 112006002055 B4 DE112006002055 B4 DE 112006002055B4 DE 112006002055 T DE112006002055 T DE 112006002055T DE 112006002055 T DE112006002055 T DE 112006002055T DE 112006002055 B4 DE112006002055 B4 DE 112006002055B4
Authority
DE
Germany
Prior art keywords
monocrystalline semiconductor
layer
monocrystalline
semiconductor substrate
strained
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE112006002055T
Other languages
English (en)
Other versions
DE112006002055T5 (de
Inventor
Igor Peidous
Mario M. Mountain View Pelella
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of DE112006002055T5 publication Critical patent/DE112006002055T5/de
Application granted granted Critical
Publication of DE112006002055B4 publication Critical patent/DE112006002055B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/938—Lattice strain control or utilization

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)

Abstract

Verfahren zur Herstellung eines verspannten MOS-Bauelements (30) mit den Schritten:
Bereitstellen eines monokristallinen Halbleitersubstrats (36);
Ätzen eines Grabens (82) in das monokristalline Halbleitersubstrat (36);
selektives Füllen des Grabens (82) mit einem monokristallinen Halbleitermaterial (90), das eine nichtangepasste Gitterkonstante in Bezug auf das monokristalline Halbleitersubstrat (36) aufweist, wobei das monokristalline Halbleitermaterial (90) einen ersten Elastizitätsmodul aufweist; und
Abscheiden einer Schicht aus Material (96) mit einem zweiten Elastizitätsmodul, der größer als der erste Elastizitätsmodul ist, wobei Schicht aus Material mit dem monokristallinen Halbleitermaterial (90) in Kontakt ist, und wobei die Schicht aus Material (96) ausgebildet ist, einen verspannten Zustand, der durch das monokristalline Halbleitermaterial (90) in dem monokristallinen Halbleitersubstrat (36) hervorgerufen wird, während der nachfolgenden Bearbeitung beizubehalten, wobei der Schritt des Abscheidens einer Schicht aus Material (96) vor dem Erwärmen des monokristallinen Halbleitermaterials auf eine Temperatur von mehr als 600°C stattfindet.

Description

  • TECHNISCHES GEBIET DER ERFINUNG
  • Die vorliegende Erfindung betrifft im allgemeinen Verfahren zur Herstellung verspannter MOS-Bauelemente und betrifft insbesondere Verfahren zur Herstellung verspannter MOS-Bauelemente und zum Beibehalten der Verspannung und der durch Verspannung hervorgerufenen Leistungssteigerung in derartigen Bauelementen.
  • HINTERGRUND DER ERFINDUNG
  • Die Mehrzahl der heutigen integrierten Schaltungen (ICs) wird hergestellt, indem eine Vielzahl miteinander verbundener Feldeffekttransistoren (FET), die auch als Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFET) oder einfach MOS-Transistoren bezeichnet werden, verwendet werden. Ein MOS-Transistor umfasst eine Gateelektrode als eine Steuerelektrode und voneinander beabstandete Source- und Drainelektroden, zwischen denen ein Stromfluss stattfinden kann. Eine an die Gateelektrode angelegte Steuerspannung steuert den Stromfluss durch einen Kanal zwischen der Sourceelektrode und der Drainelektrode.
  • Im Gegensatz zu Bipolartransistoren sind MOS-Transistoren Bauelemente mit Majoritätsladungsträgerstrom. Die Verstärkung eines MOS-Transistors, die für gewöhnlich als Transkonduktanz bzw. Steilheit (gm) bezeichnet wird, ist proportional zur Beweglichkeit der Majoritätsladungsträger in dem Transistorkanal. Das Durchlassstromvermögen eines MOS-Transistors ist proportional zur Beweglichkeit der Majoritätsträger in dem Kanal. Die Beweglichkeit von Löchern, das heißt die Majoritätsladungsträger in einem P-Kanal-MOS-Transistor, kann erhöht werden, indem eine kompressive Längsverspannung auf den Kanal ausgeübt wird. Die Beweglichkeit von Elektronen, das heißt die Majoritätsladungsträger in einem N-Kanal-MOS-Transistor, kann erhöht werden, indem eine transversale Zugverspannung auf den Kanal ausgeübt wird. In einem Silizium-MOS-Transistor können derartige Verspannungen auf den Kanal eines MOS-Transistors ausgeübt werden, indem ein verspannungsinduzierendes Material, etwa SiGe, in dem Siliziumsubstrat des Transistors in geeigneter Weise eingebettet wird. Die Verspannungen werden durch Gitterfehlanpassungen zwischen dem SiGe und dem umgebenden Siliziummaterial verursacht. Die internen Verspannungen in dem SiGe verteilen sich auf die benachbarten Bereiche des Trägersubstrats, das heißt in das Kanalgebiet des MOS-Transistors. Nachteiligerweise besteht eines der Probleme im Hinblick auf die Technologie des eingebetteten SiGe's in der mechanischen Stabilität der SiGe-Schichten. Bei erhöhten Temperaturen entspannt sich die innere Verspannung in den SiGe-Schichten aufgrund der Erzeugung von Dislokationen. Die Abnahme der Verspannung führt wiederum zu einer Verringerung der durch die Verspannung hervorgerufenen Steigerung der Beweglichkeit und führt damit zu einer Beeinträchtigung des Transistorleistungsverhaltens.
  • In der DE 11 2005 001 029 T5 wird ein Halbleiterbauteil mit einer Si-Schicht mit verformten Gitter aus einer SiGe-Schicht und einem Transistor mit einer verspannten dielektrischen Beschichtung über Seitenflächen der Gateelektrode des Transistors und über den Source-/Draingebieten desselben offenbart.
  • Es ist daher wünschenswert, Verfahren zur Herstellung verspannter MOS-Bauelemente bereitzustellen, die eine Verspannungsrelaxation vermeiden. Andere wünschenswerte Merkmale und Eigenschaften der vorliegenden Erfindung gehen aus der nachfolgenden detaillierten Beschreibung und den angefügten Patentansprüchen hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen und dem vorhergehenden technischen Gebiet und der Hintergrundinformation studiert werden.
  • KURZER ÜBERBLICK ÜBER DIE ERFINDUNG
  • Es wird ein Verfahren zur Herstellung eines verspannten MOS-Bauelements in und auf einem Halbleitersubstrat bereitgestellt. Das Verfahren umfasst die Schritte:
    Bereitstellen eines monokristallinen Halbleitersubstrats;
    Ätzen eines Grabens in das monokristalline Halbleitersubstrat;
    selektives Füllen des Grabens mit einem monokristallinen Halbleitermaterial, das eine nichtangepasste Gitterkonstante in Bezug auf das monokristalline Halbleitersubstrat aufweist, wobei das monokristalline Halbleitermaterial einen ersten Elastizitätsmodul aufweist; und
    Abscheiden einer Schicht aus Material mit einem zweiten Elastizitätsmodul, der größer als der erste Elastizitätsmodul ist, wobei Schicht aus Material mit dem monokristallinen Halbleitermaterial in Kontakt ist, und wobei die Schicht aus Material ausgebildet ist, einen verspannten Zustand, der durch das monokristalline Halbleitermaterial in dem monokristallinen Halbleitersubstrat hervorgerufen wird, während der nachfolgenden Bearbeitung beizubehalten, wobei der Schritt des Abscheidens einer Schicht aus Material vor dem Erwärmen des monokristallinen Halbleitermaterials auf eine Temperatur von mehr als 600°C stattfindet.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die vorliegende Erfindung wird im Folgenden in Verbindung mit den angefügten Zeichnungen beschrieben, wobei gleiche Bezugszeichen gleiche Elemente bezeichnen und wobei die 1 bis 6 schematisch ein verspanntes MOS-Bauelement und Verfahren zu dessen Herstellung gemäß diverser Ausführungsformen der Erfindung im Querschnitt darstellen.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • Die folgende detaillierte Beschreibung ist lediglich beispielhafter Natur und soll nicht die Erfindung oder die Anwendung und Nutzung der Erfindung einschränken. Ferner ist nicht beabsichtigt, eine Einschränkung im Hinblick auf eine zum Ausdruck gebrachte Theorie oder implizierte Theorie in dem vorhergehenden technischen Gebiet, dem Hintergrund, dem kurzen Überblick oder der folgenden detaillierten Beschreibung vorzunehmen.
  • 1 bis 6 zeigen ein verspanntes MOS-Bauelement 30 und Verfahrensschritte zur Herstellung eines derartigen MOS-Bauelements gemäß diversen Ausführungsformen der Erfindung. In dieser anschaulichen Ausführungsform ist das verspannte MOS-Bauelement 30 als ein einzelner P-Kanal-MOS-Transistor dargestellt. Eine integrierte Schaltung, die aus verspannten MOS-Bauelementen, etwa dem Bauelement 30, aufgebaut ist, kann eine große Anzahl derartiger Transistoren aufweisen und kann auch unverspannte P-Kanal-MOS-Transistoren und verspannte und unverspannte N-Kanal-Transistoren enthalten.
  • Diverse Schritte bei der Herstellung von MOS-Transistoren sind gut bekannt und daher werden im Hinblick auf Kürze viele konventionelle Schritte lediglich kurz erwähnt oder werden in ihrer Erwähnung vollständig weggelassen, ohne dass gut bekannte Details angegeben werden. Obwohl der Begriff „MOS-Bauelement” korrekterweise ein Bauelement bezeichnet, das eine Metallgateelektrode und eine Oxidgateisolationsschicht aufweisen, soll der Begriff im hier verwendeten Sinne auch beliebige Halbleiterbauelemente bezeichnen, die eine leitende Gateelektrode (aus Metall oder einem anderen leitenden Material) aufweist, die über einem Gateisolationsmaterial (Oxid oder ein anderes Isolatormaterial) positioniert ist, das wiederum über einem Halbleitersubstrat angeordnet ist.
  • Wie in 1 gezeigt ist, beginnt die Herstellung eines verspannten MOS-Bauelements 30 gemäß einer Ausführungsform der Erfindung mit dem Bereitstellen eines Halbleitersubstrats 36. Das Halbleitersubstrat ist vorzugsweise ein monokristallines Siliziumsubstrat, wobei der Begriff „Siliziumsubstrat” hierin verwendet wird, um die relativ reinen Siliziummaterialien zu bezeichnen, die typischerweise in der Halbleiterindustrie eingesetzt werden. Das Halbleitersubstrat 36 wird im Weiteren auch zur einfacheren Darstellung – ohne einschränkend zu sein –, alternativ als ein Siliziumsubstrat oder als ein Halbleitersubstrat bezeichnet. Das Siliziumsubstrat 36 kann eine Siliziumvollsubstratscheibe oder eine dünne Schicht aus Silizium auf einer isolierenden Schicht (was üblicherweise als Silizium-auf-Isolator oder SOI bezeichnet wird) sein, die wiederum von einer Siliziumträgerscheibe getragen wird, wobei hier jedoch ohne Einschränkung eine Siliziumvolisubstratscheibe gezeigt ist. Vorzugsweise besitzt die Siliziumscheibe eine (100) oder eine (110) Orientierung und zumindest der Bereich der Scheibe, in welchem das MOS-Bauelement 30 herzustellen ist, ist mit einem N-Dotierstoff (beispielsweise einem N-Potentialtopf bzw. einer N-Wanne) dotiert. Dieser N-Potentialtopf wird im Hinblick auf eine geeignete Leitfähigkeit beispielsweise durch Ionenimplantation dotiert. Es wird eine flache Grabenisolation (STI) (nicht gezeigt) in dem Halbleitersubstrat gebildet, um einzelne Bauelemente entsprechend der einzurichtenden Schal tungsfunktion elektrisch zu isolieren. Bekanntlich gibt es viele Prozesse, die zur Herstellung der STI verwendet werden können, so dass der Prozess hier nicht detailliert beschrieben werden muss. Im Allgemeinen beinhaltet die STI einen flachen Graben, der in die Oberfläche des Halbleitersubstrats geätzt wird und der nachfolgend mit einem isolierenden Material gefüllt wird. Nachdem der Graben mit dem isolierenden Material aufgefüllt ist, wird die Oberfläche für gewöhnlich eingeebnet, was beispielsweise durch chemisch mechanisches Einebnen (CMP) erfolgt.
  • Es wird eine Schicht aus Gateisolationsmaterial 60 auf der Oberfläche des Siliziumsubstrats 36 gebildet. Das Gateisolationsmaterial kann ein thermisch aufgewachsenes Siliziumdioxid sein, das durch Erhitzen des Siliziumsubstrats in einer oxidierenden Umgebung gebildet wird, oder kann ein abgeschiedenes Isolatormaterial sein, etwa Siliziumoxid, Siliziumnitrid, ein Isolationsmaterial mit großer dielektrischer Konstante, etwa HfSiO oder dergleichen. Abgeschiedene Isolationsmaterialien können durch chemische Dampfableitung (CVD), chemische Dampfabscheidung bei geringem Druck (LPCVD) oder durch plasmaunterstützte chemische Dampfabscheidung (PECVD) aufgebracht werden. Das Gateisolatormaterial besitzt typischerweise eine Dicke von 1 bis 10 Nanometer (nm). Gemäß einer Ausführungsform der Erfindung wird eine Schicht aus polykristallinem Silizium 62 auf der Schicht aus Gateisolatormaterial abgeschieden. Die Schicht aus polykristallinem Silizium wird vorzugsweise als undotiertes polykristallines Silizium abgeschieden und wird nachfolgend mittels Ionenimplantation mit Dotiermitteln dotiert. Eine Schicht 64 aus Hartmaskenmaterial, etwa Siliziumoxid, Siliziumnitrid oder Siliziumoxynitrid kann auf der Oberfläche des polykristallinen Siliziums abgeschieden werden. Das polykristalline Material kann mit einer Dicke von ungefährt 100 nm durch LPCVD durch Wasserstoffreduzierung von Silan aufgebracht werden. Das Hartmaskenmaterial kann mit einer Dicke von ungefähr 50 nm ebenfalls durch LPCVD aufgebracht werden.
  • Die Hartmaskenschicht 64 und die darunterliegende Schicht aus polykristallinem Silizium 62 werden photolithographisch strukturiert, um eine Gateelektrode 66 des P-Kanal-MOS-Transistors zu bilden, wie in 2 gezeigt ist. Die Gateelektrode 66 liegt über dem Bereich des Halbleitersubstrats 36, der einen Kanal 68 des P-Kanal-MOS-Transistors 30 bildet. Das polykristalline Silizium kann in das gewünschte Muster geätzt werden, indem beispielsweise eine Plasmaätzung in einer Cl- oder HBr/O2-Chemie durchgeführt wird, und die Hartmaske kann beispielsweise durch Plasmaätzung in einer CHF3-, CF4- oder SF6-Chemie geätzt werden. Im Anschluss an die Strukturierung der Gateelektrode wird gemäß einer Ausführungsform der Erfindung eine dünne Schicht 70 aus Siliziumoxid thermisch auf den gegenüberliegenden Seitenwänden 72 der Gateelektrode 66 durch Erhitzen des polykristal linen Siliziums in einer oxidierenden Umgebung aufgewachsen. Die Schicht 70 kann bis zu einer Dicke von ungefähr 2 bis 5 nm aufgewachsen werden. Die Gateelektrode 66 und die Schicht 70 können als Ionenimplantationsmaske verwendet werden, um Source- und Drainerweiterungsgebiete (nicht gezeigt) des MOS-Transistors zu bilden. Die Notwendigkeit für und das Verfahren zum Bilden von mehreren Source- und Draingebieten sind gut bekannt, sind aber für das Verständnis dieser Erfindung nicht wesentlich und können somit unerläutert bleiben.
  • Gemäß einer Ausführungsform der Erfindung werden, wie in 3 gezeigt ist, Seitenwandabstandshalter 80 auf den gegenüberliegenden Seitenwänden 72 der Gateelektrode 66 gebildet. Die Seitenwandabstandshalter können aus Siliziumnitrid, Siliziumoxyd oder dergleichen gebildet werden, indem eine Schicht aus Abstandshaltermaterial über den Gateelektroden aufgebracht wird und nachfolgend diese Schicht beispielsweise durch reaktive Ionenätzung anisotrop geätzt wird. Die Seitenwandabstandshalter 80, die Gateelektrode 66 und die Hartmaske auf der Gateelektrode werden als eine Ätzmaske zum Ätzen von Gräben 82 und 84 in dem Siliziumsubstrat in einer zu der P-Kanal-Gateelektrode 66 beabstandeten und selbstjustierten Weise verwendet. Die Gräben kreuzen die Enden des Kanals 68. Die Gräben können beispielsweise durch Plasmaätzung unter Anwendung einer Cl- oder HBr/O2-Chemie geätzt werden. Vorzugsweise besitzt jeder Graben eine Tiefe von ungefähr 0,04 bis 0,2 μm.
  • Wie in 4 gezeigt ist, werden die Gräben mit einer Schicht aus einem verspannungsinduzierendem Material 90 gefüllt. Das verspannungsinduzierende Material kann ein beliebiges monokristallines Material sein, das auf dem Siliziumsubstrat mit einer anderen Gitterkonstante als die Gitterkonstante des Siliziums aufgewachsen wird. Der Unterschied in der Gitterkonstante der beiden nebeneinanderliegenden Materialien erzeugt eine Verspannung an der Grenzfläche zwischen den beiden Materialien, wobei diese Verspannung in das Trägermaterial umverteilt wird. Vorzugsweise bewirkt das verspannungsinduzierende Material, dass das Siliziumträgermaterial sich elastisch verformt, so dass das Silizium verspannt ist, wobei durch ein im Wesentlichen defektfreier perfekter Kristall verbleibt. Defekte können eine Verringerung oder Entspannung der Verspannung hervorrufen. Das verspannungsinduzierende Material kann beispielsweise monokristallines Siliziumgermanium (SiGe) mit einem Anteil von ungefähr 10 bis 25 Atomprozent Germanium sein oder es kann monokristallines Silizium sein mit ungefähr 1 bis 4 Atomprozent Substitutionskohlenstoff und vorzugsweise weniger als ungefähr 2 Atomprozent an Substitutionskohlenstoff. Vorzugsweise wird das verspannungsinduzierende Material epitaktisch durch einen selektiven Wachstumsprozess aufgewachsen. Verfahren zum epitaktischen Aufwachsen dieser Materialien auf einem Siliziumträgermaterial in selektiver Weise sind bekannt und werden hierin nicht beschrieben. Im Falle von SiGe besitzt beispielsweise SiGe eine Gitterkonstante, die größer ist als die Gitterkonstante des Siliziums, und dies erzeugt eine kompressive Längsverspannung in dem Transistorkanal 68. Die kompressive Längsverspannung erhöht die Beweglichkeit von Löchern in dem Kanal 68 und verbessert somit das Leistungsverhalten eines P-Kanal-MOS-Transistors.
  • Nach dem Aufwachsen des verspannungsinduzierenden Materials in den Gräben 82 und 84 werden Ionen zum Erzeugen einer P-Leitfähigkeit in das verspannungsinduzierende Material implantiert, wie dies durch die Pfeile 86 gezeigt ist, um ein Sourcegebiet 92 und ein Draingebiet 94 des P-Kanal-MOS-Transistors 30 zu bilden, wie dies in 5 gezeigt ist. Zur elektrischen Aktivierung müssen die implantierten Ionen ausgeheizt werden, wobei eine derartige Ausheizung für gewöhnlich bald nach der Implantation ausgeführt wird. Höhere Temperaturen führen jedoch zu einer Relaxierung der inneren Verspannungen in dem SiGe oder anderen verspannungsinduzierenden Materialien, aufgrund des Erzeugens von Dislokationen, die an der Oberfläche hervorgerufen werden, und aufgrund der Erzeugung von Stufen an der Oberfläche des SiGe.
  • Gemäß einer Ausführungsform der Erfindung wird, wie in 6 gezeigt ist, die Relaxation der Verspannung in dem Kanal 68 verhindert, indem eine Schicht 96 mit hoher mechanischer Festigkeit auf der Oberfläche des verspannungsinduzierenden Materials abgeschieden wird. Die Schicht mit hoher mechanischer Festigkeit verhindert die Stufenbildung und verhindert die Ansammlung von Dislokationen und die Ausbreitung davon an der Oberfläche des verspannungsinduzierenden Materials. Die Schicht mit hoher mechanischer Festigkeit wird vor dem Ausheizen der Ionenimplantationsgebiete oder anderer Hochtemperaturschritte ausgeführt. Nach dem Aufbringen der Schicht 96 wird das Bauelement den hohen Temperaturen ausgesetzt und die Verspannung wird beibehalten. Die Schicht 96 kann ein beliebiges Material sein, das bei relativ geringen Temperaturen abgeschieden werden kann und das einen Elastizitätsmodul aufweist, der größer als und vorzugsweise sehr viel größer als der Elastizitätsmodul des verspannungsinduzierenden Materials ist. Beispielsweise sind für SiGe, das einen Elastizitätsmodul von ungefähr 150 GPa aufweist, Siliziumnitrid (Elastizitätsmodul ungefähr 350 GPa), Siliziumkarbid (Elastizitätsmodul zwischen ungefähr 400 bis 750 GPa) und einem diamantartigen Kohlenstoff (Elastizitätsmodul bis zu 800 GPa) geeignete Materialien für die Schicht 96. Im hierin verwendeten Sinne bedeutet eine geringe Temperatur eine Temperatur, die kleiner als ungefähr 600°C ist, und eine hohe Temperatur bedeutet eine Temperatur, die größer als ungefähr 900°C ist. Die Schicht 96 kann durch CVD, LPCVD oder PECVD aufgebracht werden. Es wird beispielsweise Sili ziumnitrid durch PECVD bei einer Temperatur von ungefähr 450°C durch die plasmaunterstützte Reaktion von Dichlorsilan und Amminiak abgeschieden. In ähnlicher Weise kann Siliziumkarbid unter Verwendung der Dampfphase von SiCl4 und Methan bei 550°C abgeschieden werden, und diamantartiger Kohlenstoff kann unter Anwendung von PECVD unter Anwendung einer Gasmischung aus Ar, Hz, SiH4 und C2H2 bei 200°C abgeschieden werden. Gemäß einer alternativen Ausführungsform der Erfindung (nicht gezeigt) ist es vorteilhaft, zuerst eine Schicht eines Pufferoxids mit einer Dicke von ungefähr beispielsweise 2 bis 5 nm unter der Schicht 96 mit hoher mechanischer Festigkeit vorzusehen. Die Pufferoxidschicht dient dazu, eine Reaktion zwischen beispielsweise dem Siliziumnitrid und dem darunterliegenden Halbleitermaterial zu verhindern.
  • Das verspannte MOS-Bauelement 30 kann durch gut bekannte Schritte (nicht gezeigt) fertig gestellt werden, etwa durch das Abscheiden einer Schicht aus dielektrischem Material über der Schicht 96, das Ätzen einer Öffnung durch das dielektrische Material und die Schicht 96, um Bereiche der Source- und Draingebiete freizulegen, und das Bilden einer Metallisierung, die sich durch die Öffnungen erstreckt, um die Source- und Draingebiete elektrisch zu kontaktieren. Weitere Schichten eines dielektrischen Zwischenschichtmaterials, zusätzliche Metallisierungsverbindungsschichten und dergleichen können ebenfalls aufgebracht und strukturiert werden, um die gewünschte Schaltungsfunktion der herzustellenden integrierten Schaltung zu erreichen.

Claims (4)

  1. Verfahren zur Herstellung eines verspannten MOS-Bauelements (30) mit den Schritten: Bereitstellen eines monokristallinen Halbleitersubstrats (36); Ätzen eines Grabens (82) in das monokristalline Halbleitersubstrat (36); selektives Füllen des Grabens (82) mit einem monokristallinen Halbleitermaterial (90), das eine nichtangepasste Gitterkonstante in Bezug auf das monokristalline Halbleitersubstrat (36) aufweist, wobei das monokristalline Halbleitermaterial (90) einen ersten Elastizitätsmodul aufweist; und Abscheiden einer Schicht aus Material (96) mit einem zweiten Elastizitätsmodul, der größer als der erste Elastizitätsmodul ist, wobei Schicht aus Material mit dem monokristallinen Halbleitermaterial (90) in Kontakt ist, und wobei die Schicht aus Material (96) ausgebildet ist, einen verspannten Zustand, der durch das monokristalline Halbleitermaterial (90) in dem monokristallinen Halbleitersubstrat (36) hervorgerufen wird, während der nachfolgenden Bearbeitung beizubehalten, wobei der Schritt des Abscheidens einer Schicht aus Material (96) vor dem Erwärmen des monokristallinen Halbleitermaterials auf eine Temperatur von mehr als 600°C stattfindet.
  2. Verfahren nach Anspruch 1, wobei Bereitstellen eines monokristallinen Substrats (36) den Schritt des Bereitstellens eines monokristallinen Siliziumsubstrats umfasst und wobei selektives Füllen des Grabens den Schritt des selektiven Füllens des Grabens mit einem monokristallinen Material (90) umfasst, das aus der Gruppe ausgewählt wird: monokristallines SiGe und monokristallines Silizium mit mindestens 2% Kohlenstoff.
  3. Verfahren zur Herstellung eines verspannten MOS-Bauelements (30) mit den Schritten: Bereitstellen eines monokristallinen Halbleitersubstrats (36); Erzeugen eines verspannten Zustands in dem monokristallinen Halbleitersubstrat durch epitaktisches Aufwachsen eines verspannungsinduzierenden monokristallinen Halbleitermaterials (90) auf dem monokristallinen Halbleitersubstrat (36), wobei das verspannungsinduzierende monokristalline Halbleitermaterial (90) eine fehlangepasste Gitterkonstante in Bezug auf das monokristalline Halbleitersubstrat (36) aufweist; und Bewahren des verspannten Zustands in dem monokristallinen Halbleitersubstrat (36) durch Abscheiden einer Schicht eines mechanisch harten Materials (96) auf dem verspannungsinduzierenden monokristallinen Halbleitermaterials (90), bevor das verspannungsindurzierende monokristalline Halbleitermaterial (90) einer Temperatur von mehr als 900°C ausgesetzt wird, wobei die Schicht aus mechanisch hartem Material (96) ausgebildet ist, den verspannten Zustand, der durch das verspannungsinduzierende monokristalline Halbleitermaterial (90) hervorgerufen wird, in dem monokristallinen Halbleitersubstrat (36) während der nachfolgenden Bearbeitung zu bewahren.
  4. Verfahren nach Anspruch 3, wobei das Bewahren des verspannten Zustands umfasst: Abscheiden einer Schicht aus Material (96), das ausgewählt ist aus: Siliziumnitrid, Siliziumkarbid und diamantartiger Kohlenstoff.
DE112006002055T 2005-08-03 2006-07-20 Verfahren zur Herstellung eines verspannten MOS-Bauelements Expired - Fee Related DE112006002055B4 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/197,046 US7902008B2 (en) 2005-08-03 2005-08-03 Methods for fabricating a stressed MOS device
US11/197,046 2005-08-03
PCT/US2006/028197 WO2007019002A2 (en) 2005-08-03 2006-07-20 Methods for fabricating a stressed mos device

Publications (2)

Publication Number Publication Date
DE112006002055T5 DE112006002055T5 (de) 2008-07-03
DE112006002055B4 true DE112006002055B4 (de) 2010-04-15

Family

ID=37460164

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112006002055T Expired - Fee Related DE112006002055B4 (de) 2005-08-03 2006-07-20 Verfahren zur Herstellung eines verspannten MOS-Bauelements

Country Status (8)

Country Link
US (1) US7902008B2 (de)
JP (1) JP2009503892A (de)
KR (1) KR101243997B1 (de)
CN (1) CN101233606B (de)
DE (1) DE112006002055B4 (de)
GB (2) GB2442690B (de)
TW (1) TWI416632B (de)
WO (1) WO2007019002A2 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102010046215A1 (de) * 2010-09-21 2012-03-22 Infineon Technologies Austria Ag Halbleiterkörper mit verspanntem Bereich

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7253125B1 (en) 2004-04-16 2007-08-07 Novellus Systems, Inc. Method to improve mechanical strength of low-k dielectric film using modulated UV exposure
US9659769B1 (en) 2004-10-22 2017-05-23 Novellus Systems, Inc. Tensile dielectric films using UV curing
US7510982B1 (en) 2005-01-31 2009-03-31 Novellus Systems, Inc. Creation of porosity in low-k films by photo-disassociation of imbedded nanoparticles
US8282768B1 (en) 2005-04-26 2012-10-09 Novellus Systems, Inc. Purging of porogen from UV cure chamber
US8454750B1 (en) 2005-04-26 2013-06-04 Novellus Systems, Inc. Multi-station sequential curing of dielectric films
US8889233B1 (en) 2005-04-26 2014-11-18 Novellus Systems, Inc. Method for reducing stress in porous dielectric films
US8980769B1 (en) 2005-04-26 2015-03-17 Novellus Systems, Inc. Multi-station sequential curing of dielectric films
US8137465B1 (en) 2005-04-26 2012-03-20 Novellus Systems, Inc. Single-chamber sequential curing of semiconductor wafers
US20070096170A1 (en) * 2005-11-02 2007-05-03 International Business Machines Corporation Low modulus spacers for channel stress enhancement
US20070235763A1 (en) * 2006-03-29 2007-10-11 Doyle Brian S Substrate band gap engineered multi-gate pMOS devices
DE102006032195A1 (de) * 2006-07-12 2008-01-24 Robert Bosch Gmbh Verfahren zur Herstellung von MEMS-Strukturen
US7851232B2 (en) * 2006-10-30 2010-12-14 Novellus Systems, Inc. UV treatment for carbon-containing low-k dielectric repair in semiconductor processing
US10037905B2 (en) 2009-11-12 2018-07-31 Novellus Systems, Inc. UV and reducing treatment for K recovery and surface clean in semiconductor processing
US8465991B2 (en) 2006-10-30 2013-06-18 Novellus Systems, Inc. Carbon containing low-k dielectric constant recovery using UV treatment
US8242028B1 (en) 2007-04-03 2012-08-14 Novellus Systems, Inc. UV treatment of etch stop and hard mask films for selectivity and hermeticity enhancement
US8211510B1 (en) 2007-08-31 2012-07-03 Novellus Systems, Inc. Cascaded cure approach to fabricate highly tensile silicon nitride films
US9456925B2 (en) * 2007-09-06 2016-10-04 Alcon Lensx, Inc. Photodisruptive laser treatment of the crystalline lens
US7906817B1 (en) 2008-06-06 2011-03-15 Novellus Systems, Inc. High compressive stress carbon liners for MOS devices
US7998881B1 (en) 2008-06-06 2011-08-16 Novellus Systems, Inc. Method for making high stress boron-doped carbon films
US9050623B1 (en) 2008-09-12 2015-06-09 Novellus Systems, Inc. Progressive UV cure
US7629271B1 (en) * 2008-09-19 2009-12-08 Applied Materials, Inc. High stress diamond like carbon film
JP4952725B2 (ja) 2009-01-14 2012-06-13 ソニー株式会社 不揮発性磁気メモリ装置
US8288292B2 (en) 2010-03-30 2012-10-16 Novellus Systems, Inc. Depositing conformal boron nitride film by CVD without plasma
US8642407B2 (en) * 2010-11-04 2014-02-04 International Business Machines Corporation Devices having reduced susceptibility to soft-error effects and method for fabrication
BR112014005660A2 (pt) * 2011-09-15 2017-04-04 Amedica Corp implantes revestidos e métodos relacionados
CN103165464B (zh) * 2011-12-19 2016-02-17 中芯国际集成电路制造(上海)有限公司 采用e-SiGe的PMOS制造方法
US8815712B2 (en) * 2011-12-28 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for epitaxial re-growth of semiconductor region
US20130175640A1 (en) * 2012-01-06 2013-07-11 Globalfoundries Inc. Stress enhanced mos transistor and methods for fabrication
CN103545211A (zh) * 2012-07-13 2014-01-29 中国科学院微电子研究所 半导体器件制造方法
EP4152363A1 (de) 2013-09-26 2023-03-22 INTEL Corporation Verfahren zur herstellung dislokationsverstärkter stränge in nmos-strukturen
US9530876B2 (en) 2013-12-20 2016-12-27 International Business Machines Corporation Strained semiconductor nanowire
KR102083632B1 (ko) * 2014-04-25 2020-03-03 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9536945B1 (en) 2015-07-30 2017-01-03 International Business Machines Corporation MOSFET with ultra low drain leakage
US9847221B1 (en) 2016-09-29 2017-12-19 Lam Research Corporation Low temperature formation of high quality silicon oxide films in semiconductor device manufacturing

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112005001029T5 (de) * 2004-05-05 2007-02-22 Advanced Micro Devices Inc., Sunnyvale Halbleiterbauelement auf der Grundlage Si-Ge mit stark verspannter Beschichtung für eine verbesserte Kanalladungsträgerbeweglichkeit

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5710450A (en) * 1994-12-23 1998-01-20 Intel Corporation Transistor with ultra shallow tip and method of fabrication
KR100246602B1 (ko) * 1997-07-31 2000-03-15 정선종 모스트랜지스터및그제조방법
JP3201475B2 (ja) 1998-09-14 2001-08-20 松下電器産業株式会社 半導体装置およびその製造方法
US6214679B1 (en) * 1999-12-30 2001-04-10 Intel Corporation Cobalt salicidation method on a silicon germanium film
US6541343B1 (en) * 1999-12-30 2003-04-01 Intel Corporation Methods of making field effect transistor structure with partially isolated source/drain junctions
US6812086B2 (en) * 2002-07-16 2004-11-02 Intel Corporation Method of making a semiconductor transistor
JP4368095B2 (ja) * 2002-08-21 2009-11-18 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
US6921913B2 (en) * 2003-03-04 2005-07-26 Taiwan Semiconductor Manufacturing Co., Ltd. Strained-channel transistor structure with lattice-mismatched zone
TWI242232B (en) * 2003-06-09 2005-10-21 Canon Kk Semiconductor substrate, semiconductor device, and method of manufacturing the same
US6713802B1 (en) * 2003-06-20 2004-03-30 Infineon Technologies Ag Magnetic tunnel junction patterning using SiC or SiN
US20040262683A1 (en) * 2003-06-27 2004-12-30 Bohr Mark T. PMOS transistor strain optimization with raised junction regions
US7112495B2 (en) * 2003-08-15 2006-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit
US20050035369A1 (en) * 2003-08-15 2005-02-17 Chun-Chieh Lin Structure and method of forming integrated circuits utilizing strained channel transistors
JP2005084603A (ja) * 2003-09-11 2005-03-31 Konica Minolta Medical & Graphic Inc 熱現像画像記録材料
US6930007B2 (en) * 2003-09-15 2005-08-16 Texas Instruments Incorporated Integration of pre-S/D anneal selective nitride/oxide composite cap for improving transistor performance
US7060579B2 (en) * 2004-07-29 2006-06-13 Texas Instruments Incorporated Increased drive current by isotropic recess etch
US7190036B2 (en) * 2004-12-03 2007-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor mobility improvement by adjusting stress in shallow trench isolation
US7323391B2 (en) * 2005-01-15 2008-01-29 Applied Materials, Inc. Substrate having silicon germanium material and stressed silicon nitride layer
JP2006269673A (ja) * 2005-03-23 2006-10-05 Nec Electronics Corp 半導体装置およびその製造方法
US7282415B2 (en) * 2005-03-29 2007-10-16 Freescale Semiconductor, Inc. Method for making a semiconductor device with strain enhancement
US7642205B2 (en) * 2005-04-08 2010-01-05 Mattson Technology, Inc. Rapid thermal processing using energy transfer layers
US7232730B2 (en) * 2005-04-29 2007-06-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a locally strained transistor
US7569443B2 (en) * 2005-06-21 2009-08-04 Intel Corporation Complementary metal oxide semiconductor integrated circuit using raised source drain and replacement metal gate

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112005001029T5 (de) * 2004-05-05 2007-02-22 Advanced Micro Devices Inc., Sunnyvale Halbleiterbauelement auf der Grundlage Si-Ge mit stark verspannter Beschichtung für eine verbesserte Kanalladungsträgerbeweglichkeit

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102010046215A1 (de) * 2010-09-21 2012-03-22 Infineon Technologies Austria Ag Halbleiterkörper mit verspanntem Bereich
US8889531B2 (en) 2010-09-21 2014-11-18 Infineon Technologies Austria Ag Semiconductor device having two monocrystalline semiconductor regions with a different lattice constant and a strained semiconductor region between
DE102010046215B4 (de) 2010-09-21 2019-01-03 Infineon Technologies Austria Ag Halbleiterkörper mit verspanntem Bereich, Elektronisches Bauelement und ein Verfahren zum Erzeugen des Halbleiterkörpers.

Also Published As

Publication number Publication date
GB201012119D0 (en) 2010-09-01
TWI416632B (zh) 2013-11-21
GB2442690B (en) 2010-09-01
KR20080035674A (ko) 2008-04-23
JP2009503892A (ja) 2009-01-29
US20070032024A1 (en) 2007-02-08
GB2469240B (en) 2011-03-09
WO2007019002A3 (en) 2007-03-29
WO2007019002A2 (en) 2007-02-15
GB2442690A (en) 2008-04-09
DE112006002055T5 (de) 2008-07-03
CN101233606A (zh) 2008-07-30
CN101233606B (zh) 2011-05-11
TW200746309A (en) 2007-12-16
KR101243997B1 (ko) 2013-03-18
GB2469240A (en) 2010-10-06
GB0802791D0 (en) 2008-03-26
US7902008B2 (en) 2011-03-08

Similar Documents

Publication Publication Date Title
DE112006002055B4 (de) Verfahren zur Herstellung eines verspannten MOS-Bauelements
DE112007002306B4 (de) Verspannter Feldeffekttransistor und Verfahren zu dessen Herstellung
DE112008000974B4 (de) Durch Verformung verbesserte Halbleiterbauelemente und Verfahren zu deren Herstellung
DE112011106092B3 (de) Halbleiter, der durch elastische Kantenrelaxation eines Stressors in Kombination mit einer vergrabenen Isolierschicht verspannt wird
DE102006019937B4 (de) Verfahren zur Herstellung eines SOI-Transistors mit eingebetteter Verformungsschicht und einem reduzierten Effekt des potentialfreien Körpers
DE102008063427B4 (de) Verfahren zum selektiven Herstellen eines Transistors mit einem eingebetteten verformungsinduzierenden Material mit einer graduell geformten Gestaltung
DE112010002895B4 (de) Verfahren und Struktur zur Bildung leistungsstarker FETs mit eingebetteten Stressoren
DE102004052578B4 (de) Verfahren zum Erzeugen einer unterschiedlichen mechanischen Verformung in unterschiedlichen Kanalgebieten durch Bilden eines Ätzstoppschichtstapels mit unterschiedlich modifizierter innerer Spannung
DE112011101378B4 (de) Epitaxie von Delta-Monoschicht-Dotierstoffen für eingebettetes Source/Drain-Silicid
DE112007003116B4 (de) Verfahren zur Herstellung eines verspannten Transistors und Transistor
DE102008064959B3 (de) Halbleitervorrichtungen
DE102004031710B4 (de) Verfahren zum Herstellen unterschiedlich verformter Halbleitergebiete und Transistorpaar in unterschiedlich verformten Halbleitergebieten
DE102006009225B4 (de) Herstellung von Silizidoberflächen für Silizium/Kohlenstoff-Source/Drain-Gebiete
DE102008046400B4 (de) Verfahren zur Herstellung eines CMOS-Bauelements mit MOS-Transistoren mit abgesenkten Drain- und Sourcebereichen und einem Si/Ge-Material in den Drain- und Sourcebereichen des PMOS-Transistors
DE112006001979T5 (de) Verfahren zur Herstellung eines verformten MOS-Bauelements
DE102006019835B4 (de) Transistor mit einem Kanal mit Zugverformung, der entlang einer kristallographischen Orientierung mit erhöhter Ladungsträgerbeweglichkeit orientiert ist
DE112004002373T5 (de) Strained-Transistor-Integration für CMOS
DE112010002352T5 (de) FinFET-Strukturen mit verspannungsinduzierenden Source/Drain-biIdenden Abstandshaltern und Verfahren zur Herstellung der FinFET-Strukturen
DE112013006715T5 (de) Siliciumcarbid-Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE112010000721T5 (de) Verfahren zur Herstellung von MOS-Bauelementen mit epitaktisch aufgewachsenen verspannungsinduzierenden Source- und Draingebieten
DE102006009226A1 (de) Transistor mit einer erhöhten Schwellwertstabilität ohne Durchlassstrombeeinträchtigung
DE102006040762B4 (de) N-Kanalfeldeffekttransistor mit einer Kontaktätzstoppschicht in Verbindung mit einer Zwischenschichtdielektrikumsteilschicht mit der gleichen Art an innerer Verspannung
DE112011100975B4 (de) Verfahren zur Herstellung biaxial verspannter Feldeffekttransistor-Bauelemente
DE102005063108A1 (de) Technik zur Herstellung eines Isolationsgrabens als eine Spannungsquelle für die Verformungsverfahrenstechnik
DE102011088714B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements und Halbleiterbauelement

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: GLOBALFOUNDRIES INC., GRAND CAYMAN, KY

8328 Change in the person/name/address of the agent

Representative=s name: GRUENECKER, KINKELDEY, STOCKMAIR & SCHWANHAEUSSER,

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee