DE112004002373T5 - Strained-Transistor-Integration für CMOS - Google Patents

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Abstract

Verfahren, das umfaßt:
Ausbilden einer ersten Schicht, die als ein erster Kanal für eine erste Schaltungsvorrichtung auf einem ersten Bereich eines Substrats geeignet ist, wobei die erste Schicht ein erstes Material umfaßt, das einen ersten Gitterabstand aufweist, der sich von einem Substrat-Gitterabstand eines Substratmaterials unterscheidet, das eine erste Schnittstellenfläche des Substrats definiert; und
Ausbilden einer zweiten Schicht, die als ein zweiter Kanal für eine zweite Schaltungsvorrichtung auf einem verschiedenen zweiten Bereich des Substrats geeignet ist, wobei die zweite Schicht ein verschiedenes zweites Material umfaßt, das einen zweiten Gitterabstand aufweist, der sich von dem ersten Gitterabstand und dem Substrat-Gitterabstand des Substratmaterials unterscheidet, das eine zweite Schnittstellenfläche des Substrats definiert.

Description

  • GEBIET
  • Schaltungsvorrichtungen und die Herstellung und Struktur von Schaltungsvorrichtungen.
  • Die Leistungssteigerung von Schaltungsvorrichtungen auf einem Substrat, (z.B. integrierte Schaltungs- (IC) Transistoren, -Kondensatoren usw. auf einem Halbleiter- (z.B. Silizium) Substrat) ist typischerweise ein Hauptfaktor, der bei Entwicklung, Herstellung und Funktion von diesen Vorrichtungen berücksichtigt wird.
    •
  • Zum Beispiel ist es während der Entwicklung und Herstellung oder Ausformung von Metalloxidhalbleiter- (MOS) Transistor-Halbleitervorrichtungen, wie beispielsweise denjenigen, die in einem komplementären Metalloxidhalbleiter (CMOS) verwendet werden, oft wünschenswert, die Bewegung von Elektronen in N-MOS-Vorrichtungs- (NMOS) Kanälen zu erhöhen, und die Bewegung von positiv geladenen Löchern in P-MOS-Vorrichtungs- (PMOS) Kanälen zu erhöhen.
    •
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die Ausführungsformen der Erfindung werden als Beispiel und nicht als Einschränkungen in den Figuren der begleitenden Zeichnungen veranschaulicht, in denen gleiche Bezugszeichen gleiche Elemente angeben. Es sollte beachtet werden, daß sich Bezugszeichen für "eine" Ausführungsform der Erfindung in dieser Offenbarung nicht notwendigerweise auf die gleiche Ausführungsform beziehen, und sie wenigstens eine bedeuten.
  • 1 ist eine schematische Querschnittsansicht eines Teils einer Halbleitersubstratbasis.
  • 2 ist das Halbleitersubstrat von 1 nach dem Ausbilden einer Schicht aus gestapeltem Silizium-Germanium-Material auf dem Substrat.
  • 3 zeigt das Halbleitersubstrat von 2 nach dem Ausbilden eines elektronisch isolierenden Materials zwischen Bereichen des gestapelten Silizium-Germanium-Materials.
  • 4 zeigt das Halbleitersubstrat von 1 nach dem selektiven Aufbringen einer Schicht aus Silizium-Material über einer ersten Teilfläche des gestapelten Silizium-Germanium-Materials.
  • 5 zeigt das Halbleitersubstrat von 1 nach dem selektiven Aufbringen einer Schicht aus Silizium-Material über einen zweiten Bereich des gestapelten Silizium-Germanium-Materials, wobei das Silizium-Germanium-Material eine höhere Konzentration von Germanium aufweist als diejenige, die das gestapelte Silizium-Germanium-Material in der zweiten Teilfläche aufweist.
  • 6 zeigt das Halbleitersubstrat von 1 nach dem Ausbilden einer Schicht aus Material mit hoher dielektrischer Konstante über dem selektiv aufgebrachten Silizium und dem selektiv aufgebrachten Silizium-Germanium-Material.
  • 7 zeigt das Halbleitersubstrat von 1 nach dem Ausbilden einer NMOS-Vorrichtung in dem selektiv aufgebrachten Silizium-Material und einer PMOS-Vorrichtung in dem selektiv aufgebrachten Silizium-Germanium-Material.
  • AUSFÜHRLICHE BESCHREIBUNG
  • 1 ist eine schematische Querschnittsansicht eines Teils einer Halbleitersubstratbasis. Wie in 1 gezeigt, kann die Silizium-Basis 110 Polykristall-Silizium, Einkristall-Silizium enthalten, daraus ausgebildet sein oder daraus gezüchtet werden oder verschiedene andere geeignete Technologien zum Ausbilden einer Basis oder eines Substrats aus Silizium umfassen, wie beispielsweise einen Silizium-Wafer. Zum Beispiel kann die Basis 110 gemäß den Ausführungsformen ausgebildet werden, indem ein Einkristall-Silizium-Substratbasismaterial gezüchtet bzw. aufgewachsen wird, das eine Dicke H0 zwischen 100 Angström und 1.000 Angström reinem Siliziums aufweist.
  • 2 ist das Halbleitersubstrat von 1 nach dem Ausbilden einer Schicht aus gestapeltem Silizium-Germanium- (SiGe) Material auf dem Substrat. 2 zeigt Substratmaterial 120 aus gestapeltem Silizium-Germanium, das oben auf der Substratbasis 110 ausgebildet ist. Zum Beispiel kann das Substratmaterial 120 eine Schicht aus gestapeltem entspanntem Siliziumlegierungsmaterial sein, das durch chemisches Gasphasenabscheidungs- (CVD, Chemical Vapour Deposition) Epitaxialwachstum von gestapeltem entspanntem SiGe in einer Kammer ausgebildet wird, wie beispielsweise einer Halbleitervorrichtungs-Herstellungskammer. Insbesondere kann ein solches CVD-Wachstum erzielt werden durch Positionieren der Substratbasis 110 in der Kammer, Aufheizen des Inneren der Kammer auf eine Temperatur zwischen 500° Celsius und 1.000° Celsius in einem Wasserstoffumgebungsfluß (H2) von zwischen 5 Standardlitern pro Minute (SLM) und 50 SLM, Unter-Druck-Setzen der Kammer mit einem Druck zwischen 10 Torr und 200 Torr, (z.B. entweder durch atmosphärischen oder reduzierten Druck), Einströmen eines Silizium-Vorläufers (wie z.B. des hierin beschriebenen Silizium-Vorläufers), in die Kammer mit einer Durchflußmenge in die Kammer von zwischen 50 SCCM und 500 SCCM und langsames Erhöhen einer Durchflußmenge eines Germanium-Vorläufers von 0 SCCM auf einen endgültigen Wert, der ausreichend ist, um zu verursachen, daß die obere Fläche 129 einen Germanium-Prozentsatz zwischen 10% und 35% Germanium aufweist. Insbesondere kann die Durchflußmenge des Germanium-Vorläufers ausreichend erhöht werden, um zu verursachen, daß eine Abstufung von Germanium von 0% Germanium-Anfangskonzentration, wie beispielsweise auf einer unteren Fläche 121, auf zwischen 20 und 30% einer endgültigen Germanium-Konzentration erhöht wird, wie beispielsweise auf einer oberen Fläche 129, mit einer Abstufungsänderungsrate der Germanium-Konzentration von 10% Germanium pro Mikrometer Tiefe, (z.B. wie pro Mikrometer Tiefe der Dicke H3). Gemäß den Ausführungsformen wird in Betracht gezogen, daß das Substratmaterial 120 eine Germanium-Konzentration, wie beispielsweise auf der oberen Fläche 129, von zwischen 5 und 20% endgültige Germanium-Konzentration aufweisen kann.
  • Somit können gemäß den Ausführungsformen die Abstufungsrate und/oder Dicke des gestapelten Silizium-Germanium-Materials verändert werden, um eine ausgewählte endgültige Germanium-Konzentration auf der oberen Fläche 129 bereitzustellen, die sich aus einer ausgewählten Abstufungsrate ergibt, die auf der unteren Fläche 121 begonnen wird. Des weiteren kann gemäß den Ausführungsformen die Abstufungsrate durch eine kontinuierliche Abstufungsänderung, eine lineare Abstufungsänderung, eine nicht-lineare Abstufungsänderung und/oder eine stufenweise Abstufungsänderung der Germanium-Konzentration im Substratmaterial 120 gebildet werden. Speziell kann zum Beispiel die Durchflußmenge des Germanium-Vorläufers so erhöht werden, daß sich die Abstufungsrate gleichmäßig und kontinuierlich erhöht, oder so, daß die Abstufungsrate eine abrupte stufenweise Abstufungsänderung der Germanium-Konzentration im Substratmaterial 120 alle 1.000 bis 2.000 Angström mit Inkrementierungen von zwischen 1% und 2% aufweist. Des weiteren können gemäß den Ausführungsformen die Anfangsdurchflußmenge des Germanium-Vorläufers, die Erhöhung der Durchflußmenge des Germanium-Vorläufers und die endgültige Durchflußmenge des Germanium-Vorläufers ausgewählt werden und sich in hohem Maße unterscheiden, abhängig von der gewünschten endgültigen Germanium-Zielkonzentration im Substratmaterial 120, (z.B. wie auf der oberen Fläche 129), der während des Ausbildens verwendeten Temperatur und der Konzentration des Germanium-Vorläufers.
  • Zum Beispiel kann der Germanium-Vorläufer in einer Ausführungsform German (GeH4) sein und kann in der Durchflußmenge linear oder nicht-linear in bezug auf die Zeit erhöht werden, um ein ausgewähltes Abstufungsprofil zu erzielen, und kann auf einen endgültigen Durchflußmengenwert erhöht werden, um zu verursachen, daß die obere Fläche 129 einen ausgewählten Prozentsatz von Germanium aufweist. Des weiteren kann der Germanium-Vorläufer ein in H2 verdünnter German-Vorläufer sein, oder kann reines German sein, das auf eine endgültige Durchflußmenge von oder unter 100 SCCM erhöht wird. Tatsächlich ist es möglich, die Durchflußmenge des Germanium-Vorläufers zu erhöhen, um einen entspannten gestapelten Film aus Silizium-Germanium mit bis zu 100% Germanium an der oberen Fläche 129 zu züchten.
  • Desgleichen kann gemäß den Ausführungsformen das Substratmaterial 120 gestapeltes entspanntes Silizium-Germanium-Material mit einer Abstufungskonzentration sein, die sich von 0% auf der unteren Fläche 121 auf zwischen 10% und 30% an der oberen Fläche 129 erhöht mit einer Rate von zwischen 5% und 15% Erhöhung von Germanium pro Mikrometer Tiefe, (z.B. wie in der Tiefe in bezug auf die Dicke H3). Gestapeltes entspanntes Silizium-Germanium enthält gestapeltes Silizium-Germanium in einem "entspannten" Zustand, wie beispielsweise da, wo die Anordnung von Silizium- und Germanium-Molekülen in der SiGE-Struktur (Substratbasis 110 plus Substratmaterial 120) relativ wenige Versetzungen aufweist, sogar da, wo der Ge-Prozentsatz sich erhöht (z.B. beim Erhöhen über gleichmäßige oder stufenweise Abstufung).
  • Des weiteren kann gemäß den Ausführungsformen das Ausbilden von gestapeltem entspanntem Silizium-Germanium das Einströmen von zwischen 50 SCCM und 100 SCCM von HCl während des CVD-Epitaxialwachstums des Substratmaterials 120 umfassen. Zum Beispiel kann eine ausreichende Menge von HCl während des Ausbildens des Substratmaterials 120 eingeführt werden, um die Ebenheit der oberen Fläche 120 zu erhöhen oder zu verbessern, um die sogenannte "Flächenauflockerung" zu reduzieren oder zu steuern, die sich während des entspannten Silizium-Germanium-Wachstums entwickelt, (z.B. um die gitterartige Spannung bzw. das Gittermuster in oder auf der oberen Fläche 129 zu reduzieren, das auf die Entspannung von Silizium-Germanium-Molekülen während des Aufbringens zurückgeführt werden kann). Des weiteren kann gemäß den Ausführungsformen, obwohl das Substratmaterial 120 vorher als aus gestapeltem Silizium-Germanium ausgebildet beschrieben worden ist, das Substratmaterial 120 durch CVD-Epitaxialwachstum, Ultrahochvakuum- (UHV) CVD-Epitaxialwachstum und/oder Molekularstrahl-Epitaxie- (MBE) Epitaxialwachstum von verschiedenen geeigneten Siliziumlegierungen, (wie z.B. Silizium-Germanium), ausgebildet werden. Somit kann zum Beispiel das Substratmaterial 120 durch ausreichende CVD von verschiedenen geeigneten Siliziumlegierungsmaterialien ausgebildet werden, um eine gestapelte entspannte Schicht aus Siliziumlegierungsmaterial mit einer Dicke zwischen 1 und 3 Mikrometer Dicke auszubilden, wie beispielsweise durch CVD von Silizium-Germanium, um das gestapelte Substratmaterial 120 mit einer Dicke H3 von 2 Mikrometer Dicke auszubilden. Des weiteren kann das Substratmaterial 120 ausgebildet werden durch geeignete Schichtübertragungs-/Verbindungs-Techniken, wie beispielsweise einem SiGe-on-Insulator- (SGOI) Substratverfahren, bei dem ein entspanntes SiGe-Substrat entwickelt wird, indem SiGE auf einem Grundsubstrat durch ein entsprechendes Verfahren gezüchtet wird, und dann eine entspannte obere Schicht des SiGe auf ein anderes Substrat übertragen wird, (wie z.B. auf die Substratbasis 110, die ein Siliziumoxid-Wafer sein kann), um das Substratmaterial 120 auszubilden. Es wird ebenfalls in Betracht gezogen, daß das Substratmaterial 120 ein nicht-gestapeltes Siliziumlegierungsmaterial sein kann.
  • 2 zeigt auch das Substratmaterial 120 mit einer ersten Teilfläche 123 und einer zweiten Teilfläche 125 der oberen Fläche 129, die geeignet sind, um darauf ein Transistorvorrichtungs-Halbleiterkanalmaterial aufzubringen. Zum Beispiel zeigt 3 das Halbleitersubstrat von 2 nach dem Ausbilden eines elektronisch isolierenden Materials zwischen Teilflächen des gestapelten Silizium-Germanium-Materials. 3 zeigt Shallow-Trench-Isolation- (STI) Material 130 zwischen einer ersten Teilfläche 123 und einer zweiten Teilfläche 125. Obwohl 3 STI-Material 130 zwischen der ersten Teilfläche 123 und der zweiten Teilfläche 125 zeigt, werden verschiedene geeignete elektronisch isolierende Materialien und Strukturen, die ausreichend sind, um eine P-Wanne einer CMOS-Vorrichtung von einer N-Wanne der CMOS-Vorrichtung zu isolieren, in Erwägung gezogen.
  • Als nächstes kann das Substratmaterial 120 gemäß den Ausführungsformen auf der ersten Teilfläche 123 mit einem von Boron und Aluminium dotiert werden, um einen P-Wannen-Bereich 122 auszubilden, der eine elektrisch positive Ladung aufweist, wie beispielsweise für einen NMOS-Transistor einer CMOS-Vorrichtung. In ähnlicher Weise kann das Substratmaterial 120 auf der zweiten Teilfläche 125 mit Phosphor, Arsen und/oder Antimon dotiert werden, um einen N-Wannen-Bereich 124 auszubilden, der eine elektrisch negative Ladung aufweist, wie beispielsweise für einen PMOS-Transistor einer CMOS-Vorrichtung. Zum selektiven Dotieren der ersten Teilfläche 123 und der zweiten Teilfläche 125 kann eine Maske über die nicht ausgewählte Teilfläche gelegt werden, um das Einführen von Ablagerung auf den nicht ausgewählten Teilflächen zu blockieren.
  • Nach dem Ausbilden des P-Wannen-Bereichs 122 und N-Wannen-Bereichs 124 in dem Substratmaterial 120 kann eine Schicht aus Silizium-Material mit einer Dicke, die als ein erster Kanal für eine erste Schaltungsvorrichtung auf der ersten Teilfläche 123 des Substratmaterials geeignet ist, ausgebildet werden, um eine erste Schnittstellenfläche des Substratmaterials 120 zu definieren. Außerdem kann eine Schicht aus Silizium-Germanium-Material, die als ein zweiter Kanal für eine zweite Schaltungsvorrichtung auf der zweiten Teilfläche 125 des Substratmaterials 120 geeignet ist, ausgebildet werden, um eine zweite Schnittstellenfläche des Substratmaterials 120 zu definieren. Zum Beispiel zeigt 4 das Halbleitersubstrat von 1 nach dem selektiven Aufbringen einer Schicht aus Silizium-Material auf einer ersten Teilfläche des gestapelten Silizium-Germanium-Materials. 4 zeigt eine erste dielektrische Schicht 140, die über der zweiten Teilfläche 125 des Substratmaterials 120 ausgebildet ist. Gemäß den Ausführungsformen kann die erste dielektrische Schicht 140 aus einem Material ausgebildet werden, wie beispielsweise einem Ätzsperr- und/oder dielektrischen Material, einschließlich Siliziumdioxid (SiO2), Siliziumnitrid (Si3N4), einem Ätzsperr-Dielektrikum oder einem anderen geeigneten Dielektrikum.
  • Nach dem Ausbilden der ersten dielektrischen Schicht 140 kann eine erste Schicht 150 über der ersten Teilfläche 123 des Substratmaterials 120 ausgebildet werden. Wie zum Beispiel in 4 gezeigt, ist die erste Schicht 150 eine Epitaxialschicht aus Silizium-Material, die durch selektives CVD-Epitaxialwachstum von dehnungsverspannbarem Silizium ausgebildet wird, wie beispielsweise einer Schicht aus Silizium, die eine Dehnungsverspannung in den Pfeilrichtungen 152 und 154 erfährt, die durch einen Gitterabstand des Silizium-Materials verursacht wird, die kleiner als ein Gitterabstand des entspannten gestapelten Silizium-Germanium-Substratmaterials 120 auf der ersten Teilfläche 123 ist. Das selektive CVD-Epitaxialwachstum der Silizium-Schicht kann Positionieren einer Struktur 400 ohne die erste Schicht 150 in einer Kammer, Aufheizen des Inneren der Kammer auf eine Temperatur zwischen 600° Celsius und 900° Celsius in einem Wasserstoffumgebungsfluß (H2) von zwischen 5 SLM und 50 SLM, Unter-Druck-Setzen der Kammer mit einem Druck zwischen 10 Torr und 200 Torr, (z.B. durch Unter-Druck-Setzen auf atmosphärischen oder reduzierten Druck) und Einströmen eines Silizium-Vorläufers in die Kammer mit einer Durchflußmenge von zwischen 50 SCCM und 500 SCCM umfassen, um eine Epitaxialschicht aus Silizium-Material mit einer Dicke H1 zwischen 10 Nanometer und 20 Nanometer Dicke auszubilden. Zum Beispiel kann die erste Schicht 150 eine Dicke aufweisen, die ausreichend ist, um Versetzungen, Fehlpassungen oder Gewindeversetzungen zwischen der ersten Schicht 150 und dem Substratmaterial 120 an einer ersten Schnittstelle zu vermeiden, die da definiert ist, wo die erste Schicht 150 an die obere Fläche 129 des Substratmaterials 120 auf der ersten Teilfläche 123 gekoppelt ist.
  • Insbesondere kann das Ausbilden der ersten Schicht 150 das Einströmen von Dichlorsilan (SiH2Cl2) umfassen, um selektiv Silizium-Material mit einer Dicke H1 von zwischen 100 Angström und 1.000 Angström von reinem Silizium aufzubringen. Des weiteren wird in Betracht gezogen, daß das Ausbilden der ersten Schicht 150 das Einleiten von zwischen 50 SCCM und 500 SCCM von HCl umfassen kann, wie beispielsweise durch Einleiten von HCl während des selektiven CVD-Epitaxialwachstums von dehnungsverspannbarem Silizium, (z.B. wie dasjenige, das oben unter Bezugnahme auf das Ausbilden des Substratmaterials 120 beschrieben worden ist). Des weiteren kann gemäß den Ausführungsformen, obwohl die erste Schicht 150 vorher als durch CVD-Epitaxialwachstum ausgebildet beschrieben worden ist, die erste Schicht 150 durch andere geeignete Prozesse, einschließlich UHV-CVD-Epitaxialwachstum, SGOI- und/oder MBE-Epitaxialwachstum, wie die hierin beschriebenen, ausgebildet werden, um eine Schicht aus Silizium ausbilden.
  • Gemäß den Ausführungsformen kann die erste Schicht 150 auch verschiedenes anderes Silizium-Material enthalten, das eine Dehnungsverspannung erfährt, wenn es auf der ersten Teilfläche 123 ausgebildet wird.
  • Nach dem Ausbilden der ersten Schicht 150 kann eine zweite dielektrische Schicht über der ersten Schicht 150 ausgebildet werden, und dann kann eine Schicht aus Silizium-Germanium- Material, die als ein zweiter Kanal für eine zweite Schaltungsvorrichtung geeignet ist, auf der zweiten Teilfläche 125 des Substratmaterials 120 ausgebildet werden. Zum Beispiel zeigt 5 das Halbleitersubstrat von 1 nach dem selektiven Aufbringen einer Schicht aus Silizium-Germanium-Material über einer zweiten Teilfläche des gestapelten Silizium-Germanium-Materials, wobei das Silizium-Germanium-Material eine höhere Germanium-Konzentration aufweist als das gestapelte Silizium-Germanium-Material auf der zweiten Teilfläche aufweist. 5 zeigt eine andere zweite Schicht 160, die als ein zweiter Kanal für eine zweite Schaltungsvorrichtung geeignet ist, die auf der zweiten Teilfläche 125 des gestapeltem Silizium-Germanium-Substratmaterials 120 ausgebildet ist, und eine zweite dielektrische Schicht 142, die entsprechend über der ersten Schicht 150 auf der ersten Teilfläche 123 ausgebildet ist. Gemäß den Ausführungsformen kann die zweite dielektrische Schicht 142 aus einem Material mittels eines Prozesses und in einer Dicke ausgebildet werden, wie oben für die erste dielektrische Schicht 140 beschrieben. Zum Beispiel kann die zweite dielektrische Schicht 142 entsprechend über der Fläche der ersten Schicht 150 so aufgebracht werden, daß die Dicke der zweiten dielektrischen Schicht 142 durchgehend konsistent ist und sich der Topographie der Fläche der ersten Schicht 150 anpaßt.
  • Insbesondere zeigt 5 die zweite Schicht 160, wie beispielsweise eine Epitaxialschicht aus Siliziumlegierungsmaterial, die durch selektives CVD-Epitaxialwachstum von druckverspanntem Silizium-Germanium ausgebildet werden kann. Zum Beispiel kann die zweite Schicht 160 durch selektives CVD-Epitaxialwachstum ausgebildet werden durch Positionieren einer Struktur 500 ohne die zweite Schicht 160 in einer Kammer, Aufheizen des Inneren der Kammer auf eine Temperatur zwischen 500° Celsius und 800° Celsius in einem Wasserstoffumgebungsfluß (H2) von zwischen 5 SLM und 50 SLM, Unter-Druck-Setzen der Kammer mit einem Druck zwischen 10 Torr und 200 Torr, (z.B. durch Unter-Druck-Setzen auf atmosphärischen oder reduzierten Druck), Einströmen eines Silizium-Vorläufers in die Kammer mit einer Durchflußmenge von zwischen 50 SCCM und 500 SCCM und Einströmen eines Germanium-Vorläufers in die Kammer mit einer Durchflußmenge von bis zu 100 SCCM (unverdünnt), um zu verursachen, daß die zweite Schicht 160 einen Germanium-Prozentsatz zwischen 20% und 60% aufweist. Somit kann die zweite Schicht 160 mit einem ausreichenden Prozentsatz von Germanium ausgebildet werden, um zu verursachen, daß die zweite Schicht 160 eine Druckverspannung in Richtung der Pfeile 162 und 164 erfährt, die auf einen Gitterabstand der Epitaxialschicht aus Siliziumlegierungsmaterial zurückzuführen ist, die größer als der Gitterabstand des gestapelten Silizium-Germanium-Substratmaterials 120 auf der zweiten Teilfläche 125 ist. Insbesondere kann das Ausbilden der zweiten Schicht 160 das Einströmen eines Germanium-Vorläufers mit einer solchen Rate umfassen, daß die zweite Schicht 160 eine Epitaxialschicht aus Silizium-Germanium-Material mit einer Dicke H2 von zwischen 10 Nanometer und 20 Nanometer Dicke ist. Daher kann die zweite Schicht 160 eine Dicke aufweisen, die ausreichend ist, um Versetzungen, Fehlpassungen oder Gewindeversetzungen an einer zweiten Schnittstelle zu vermeiden, die da definiert ist, wo die zweite Schicht 160 an die obere Fläche 129 des Substratmaterials 120 auf der zweiten Teilfläche 125 gekoppelt ist.
  • Es läßt sich verstehen, daß das Einströmen eines Silizium-Vorläufers zum Ausbilden der zweiten Schicht 160 das Einströmen eines Vorläufers und/oder Einströmen mit einer Rate umfassen kann, wie oben unter Bezugnahme auf das Einströmen eines Silizium-Vorläufers zum Ausbilden einer Substratbasis 110 und einer ersten Schicht 150 beschrieben. Insbesondere kann zum Beispiel der oben beschriebene Silizium-Vorläufer zum Ausbilden der zweiten Schicht 160 Dichlorsilan (SiH2Cl2) sein, das mit einer Rate einströmt, die ausreichend ist, daß, wenn es mit dem Einströmen des Germanium-Vorläufers kombiniert wird, ein Silizium-Germanium-Material ausgebildet werden kann, um die zweite Schicht 160 mit einer Dicke H2 von zwischen 100 Angström und 1.000 Angström von Silizium-Germanium-Material bereitzustellen. Desgleichen kann das Einströmen eines Germanium-Vorläufers, das oben unter Bezugnahme auf das Ausbilden der zweiten Schicht 160 beschrieben worden ist, das Einströmen eines Germanium-Vorläufers und/oder Einströmen eines Germanium-Vorläufers mit einer Durchflußmenge umfassen, wie oben unter Bezugnahme auf das Einströmen eines Germanium-Vorläufers zum Ausbilden des gestapelten Silizium-Germanium-Substratmaterials 120 beschrieben. Insbesondere kann beispielsweise das Einströmen eines Germanium-Vorläufers zum Ausbilden der zweiten Schicht 160 ausreichendes Einströmen von German (GeH4) umfassen, um zu verursachen, daß die zweite Schicht 160 einen ausgewählten Prozentsatz von Germanium und eine ausgewählte Dicke aufweist, (z.B. durch Einströmen von German, wie oben unter Bezugnahme auf das Ausbilden von gestapeltem Silizium-Germanium-Substratmaterial 120 in 2 beschrieben).
  • Des weiteren wird in Betracht gezogen, daß das Ausbilden der zweiten Schicht 160 das Einleiten von zwischen 50 SCCM und 500 SCCM HCl umfassen kann, wie oben unter Bezugnahme auf das Ausbilden der ersten Schicht 150 in 4 beschrieben. Des weiteren kann gemäß den Ausführungsformen, obwohl die zweite Schicht 160 vorher als aus gestapeltem Silizium-Germanium ausgebildet beschrieben worden ist, die zweite Schicht 160 durch CVD-Epitaxialwachstum, UHV-CVD-Epitaxialwachstum, SGOI- und/oder MBE-Epitaxialwachstum von verschiedenen geeigneten Siliziumlegierungen ausgebildet werden (wie z.B. Silizium-Germanium).
  • Zusätzlich zu der oben beschriebenen Dotierung auf der ersten Teilfläche 123 und der zweiten Teilfläche 125 kann gemäß den Ausführungsformen die Dotierung in einer "selbstausgerichteten" Weise erfolgen, wie beispielsweise in einer Weise ohne zusätzliche Maskierung. Zum Beispiel kann das erste Dielektrikum 140, das in 4 gezeigt ist, über dem Wafer 300 von 3 positioniert werden (der z.B. eine erste Teilfläche 123 und eine zweite Teilfläche 125 umfaßt). Danach kann Resist, (wie beispielsweise Photolack), aufgetragen und über der P-Wanne 122 belichtet werden. Das Resist wird dann entfernt und das erste Dielektrikum 140 wird geätzt, um die erste Teilfläche 123 über der P-Wanne 122 freizulegen. Als nächstes kann eine Ionenimplantation durchgeführt werden, um die P-Wanne 122 zu dotieren, (z.B. mit Dotiersubstanzen, wie oben für die Dotierung der ersten Teilfläche 123 beschrieben). Das restliche Resist wird von dem Wafer 300 abgezogen, und die erste Schicht 150 wird selektiv aufgebracht, wie in 4 gezeigt. Des weiteren kann ein ähnlicher Prozeß, wenn das zweite Dielektrikum und die zweite Schicht 160 ausgebildet werden, zum Dotieren der zweiten Teilfläche 125, (z.B. beispielsweise mit Dotiersubstanzen, wie oben für die Dotierung der zweiten Teilfläche 125 beschrieben), verwendet werden, und der zu der in 5 gezeigten Struktur führt. Es ist verständlich, daß die Reihenfolge gewisser "selbstausgerichteter" vorher genannter Dotierprozesse umgekehrt werden kann.
  • Ebenfalls wird gemäß den Ausführungsformen eine Unterscheidung getroffen in bezug auf die Zunahme des Prozentsatzes bzw. der Germanium-Abstufungskonzentration in dem entspanntem Silizium-Germanium-Substratmaterial, (z.B. dem Substratmaterial 120 mit einem Prozentsatz der Ge-Zunahme, wie beispielsweise einem Prozentsatz der Ge-Zunahme mittels einer gleichmäßigen oder stufenweisen Abstufung), und der plötzlichen Germanium-Zunahme an einer Schnittstelle zwischen dem gestapelten entspannten Silizium-Germanium-Substratmaterial und dem Kanal-SiGe, (z.B. der plötzlichen Zunahme zwischen der zweiten Schicht 160, die einen um beispielsweise zwischen 10 Prozent und 30 Prozent höheren Ge-Prozentsatz auf der zweiten Teilfläche 125 aufweist als das Substratmaterial 120). Somit kann das Kanal-SiGe-Material, (z.B. zweite Schicht 160), eine kohärente Ausrichtung mit dem gestapelten entspannten Substratmaterial-SiGe ausbilden, (wie z.B. auf der zweiten Teilfläche 125 des Substratmaterials 120; wobei sich das Substratmaterial 120 ebenfalls in kohärenter Ausrichtung innerhalb des gestapelten Substrats befinden kann, wie beispielsweise entlang der Dicke H3), wird aber Druckverspan nungen 162 und 164 wegen des Sprungs in dem Ge-Prozentsatz zwischen dem Kanalmaterial und dem Substratmaterial an der Substrat/Kanal-Schnittstelle erfahren, (wie z.B. da, wo die zweite Teilfläche 125 die zweite Schicht 160 berührt). Ferner, obwohl vorgenannte Beschreibungen zum Ausbilden der zweiten Schicht 160 sich auf die Ausbildung einer Silizium-Germanium-Schicht gemäß den Ausführungsformen konzentrieren, kann die zweite Schicht 160 aus verschiedenen geeigneten Siliziumlegierungsmaterialien ausgebildet werden, wie beispielsweise durch selektive Epitaxial-CVD eines solchen Materials.
  • Es ist anzumerken, daß die erste Schicht 150 und/oder die zweite Schicht 160 nach dem Ausbilden von elektronisch isolierenden Bereichen zwischen der ersten Teilfläche 123 und der zweiten Teilfläche 125 ausgebildet werden können, (wie z.B. vor dem Ausbilden von STI-Material 130), so daß Prozesse mit hohen Temperaturen zum Ausbilden von elektronisch isolierenden Bereichen kein Faktor sind bei der Reduzierung von ausgewählter Dicke von oder beim Induzieren von Entspannung einer Dehnungsverspannung in der ersten Schicht 150 und/oder einer Druckverspannung in der zweiten Schicht 160. Des weiteren ist klar, daß die selektive Ausbildung der ersten Schicht 150 und/oder der zweiten Schicht 160 auf der ersten Teilfläche 123 und der zweiten Teilfläche 125 eine Größe der ersten Teilfläche 123 und eine Größe der zweiten Teilfläche 125 umfassen kann, die klein genug ist, um die Stabilität der ersten Schicht 150 zu erhöhen oder ausreichend bereitzustellen, um das Anwenden einer Dehnungsverspannung auf einen Puffer von entspanntem gestapeltem Silizium-Germanium-Substratmaterial 120 mit einem ausgewählten Germanium-Prozentsatz auf einer ersten Teilfläche 123 zu gestatten, sowie das Anwenden einer Druckverspannung auf eine zweite Schicht 160 auf einem Puffer von entspanntem gestapeltem Silizium-Germanium-Substratmaterial 120 mit einem ausgewählten Germanium-Prozentsatz auf einer zweiten Teilfläche 125 zu gestatten, der annähernd dem Germanium-Prozentsatz auf der ersten Teilfläche 123 entspricht.
  • Auch kann die erste Schicht 150 mit Boron und/oder Aluminium dotiert werden, um einen P-Kanal-Bereich mit einer elektrisch positiven Ladung auszubilden, (z.B. siehe erste dielektrische Schicht 140 oben), und eine zweite Schicht 160 kann mit Phosphor, Arsen und/oder Antimon dotiert werden, um einen N-Kanal-Bereich auszubilden, der eine elektrisch negative Ladung aufweist. Zum Beispiel können die erste Schicht 150 und/oder die zweite Schicht 160 durch Einführen der Dotiersubstanzen, die oben genannt wurden, während des Aufbringens von oder des Dotierens mit den oben genannten Dotiersubstanzen nach dem Aufbingen der ersten Schicht 150 und/oder zweiten Schicht 160 dotiert werden. Somit können die erste Schicht 150 und/oder die zweite Schicht 160 mit einer ausreichenden Menge eines entsprechenden Typs von Dotiersubstanz dotiert werden, um jeweils einen N-Kanal-Bereich und/oder einen P-Kanal-Bereich auszubilden, wie beispielsweise jeweils für eine NMOS- und/oder PMOS-Vorrichtung für beispielsweise eine CMOS-Schaltung. Insbesondere können zum Beispiel die erste Schicht 150 und/oder die zweite Schicht 160 mit zwischen 1,0 hoch 17 und 1,0 hoch 18 von Dotiersubstanz-Partikeln pro Kubikzentimeter von Kanalmaterial dotiert werden. Daher kann eine solche Dotierung mit weniger als einer Menge von Dotiersubstanz-Partikeln durchgeführt werden, die zu einer verschlechterten Trägermobilität aufgrund übermäßiger Verunreinigungsstreuung führen würde.
  • Nach dem Ausbilden der zweiten Schicht 160 kann eine dritte dielektrische Schicht über der ersten Schicht 150 und verschiedenen zweiten Schicht 160 ausgebildet werden. Zum Beispiel zeigt 6 das Halbleitersubstrat von 1 nach dem Ausbilden einer Schicht aus Material mit einer hohen dielektrischen Konstante über dem selektiv aufgebrachten Silizium und dem selektiv aufgebrachten Silizium-Germanium-Material. 6 zeigt eine dritte dielektrische Schicht 144, wie beispielsweise eine Schicht aus dielektrischem Material mit einer relativ hohen dielektrischen Konstante, (z.B. ein "Dielektrikum mit hohem K", das ein K aufweist, das größer oder gleich 3,9 und/oder dem K von Siliziumdioxid (SiO2) ist), welche zwischen 2 und 4 Nanometern Dicke betragen kann und die über der ersten Schicht 150 und der zweiten Schicht 160 ausgebildet ist. Die dritte dielektrische Schicht 144 kann durch Atomschichtaufbringung (ALD) ausgebildet werden, wie beispielsweise ALD von Siliziumdioxid (SiO2), Hafniumoxid (HfO), Hafniumsilikat (HfSiO4), Hafniumdisilikat (HfSi4O7), Zirkoniumoxid (ZrO), Zirkoniumsilikat (ZrSiO4), Tantaloxid (Ta2O5).
  • 7 zeigt das Halbleitersubstrat von 1 nach dem Ausbilden einer NMOS-Vorrichtung in dem selektiv aufgebrachten Silizium-Material und einer PMOS-Vorrichtung in dem selektiv aufgebrachten Silizium-Germanium-Material. 7 zeigt die erste Schicht 150, die dotiert ist, um einen P-Kanal-Bereich 176 auszubilden, und die zweite Schicht 160, die dotiert ist, um einen N-Kanal-Bereich 186 auszubilden. 7 zeigt ebenfalls eine NMOS-Vorrichtung 178 mit einer N-Gate-Elektrode 170 auf einer Fläche der dritten dielektrischen Schicht 144 über der ersten Schicht 150, (z.B. N-Gate-Elektrode 170, die eine elektrisch negative Ladung aufweist), einem ersten N-Störstellenübergangs-Bereich 172 und einem zweiten Störstellenübergangs-Bereich 174 in der ersten Schicht 150, die benachbart ist zur N-Gate-Elektrode 170, (wie z.B. ein erster N-Störstellenübergangs-Bereich 172 und ein zweiter Störstellenübergangs-Bereich 174 mit einer elektrisch negativen Ladung). 7 zeigt auch NMOS-Zwischenlagen 712 und 714, die auf Flächen der N-Gate-Elektrode 170 ausgebildet sind. Desgleichen zeigt 7 eine PMOS-Vorrichtung 188 mit einer P-Gate-Elektrode 180 auf einer Fläche der dritten dielektrischen Schicht 144 über der zweiten Schicht 160, (wobei z.B. die P-Gate-Elektrode 180 eine elektrisch positive Ladung aufweist), und einem ersten P-Störstellenübergangs-Bereich 182 und einem zweiten P-Störstellenübergangs-Bereich 184 in der zweiten Schicht 160, die benachbart ist zur P-Gate-Elektrode 180, (wobei z.B. der erste P-Störstellenübergangs-Bereich 182 und der zweite Störstellenübergangs-Bereich 184 eine elektrisch positive Ladung aufweisen). 7 zeigt auch PMOS-Zwischenlagen 412 und 414, die auf Flächen der P-Gate-Elektrode 180 ausgebildet sind.
  • Somit kann gemäß den Ausführungsformen die erste Schicht 150 in geeigneter Weise als P-Kanal-Bereich 176 für die NMOS-Vorrichtung 178 auf der ersten Teilfläche 123 des Substratmaterials 120 ausgebildet werden, wobei die erste Schicht 150 ein erstes Material mit einem ersten Gitterabstand aufweist, die von einem Substrat-Gitterabstand eines Substratmaterials, das eine erste Schnittstellenfläche des Substrats definiert, (wie z.B. an der ersten Teilfläche 123), verschieden (z.B. kleiner) ist. In ähnlicher Weise kann die zweite Schicht 160 in geeigneter Weise als N-Kanal-Bereich 186 für die PMOS-Vorrichtung 188 auf einer anderen zweiten Teilfläche 125 des Substratmaterials 120 ausgebildet werden, wobei die zweite Schicht 160 ein anderes zweites Material mit einem zweiten Gitterabstand aufweist, die sich von dem ersten Gitterabstand der ersten Schicht unterscheidet und von dem Substrat- Gitterabstand des Substratmaterials verschieden ist, (wie z.B. durch den zweiten Gitterabstand, die einen größeren Gitterabstand als das Substratmaterial aufweist), wobei die zweite Schicht eine zweite Schnittstellenfläche des Substrats definiert, (wie z.B. an der zweiten Teilfläche 125). Besonders der Unterschied zwischen dem ersten Gitterabstand der ersten Schicht 150 und dem Substrat-Gitterabstand an der ersten Teilfläche 123 kann eine Dehnungsverspannung in Richtung der Pfeile 152 und 154 in der ersten Schicht 150 definieren, die ausreichend ist, um die Elektronenmobilität in der ersten Schicht 150 zu verbessern oder zu erhöhen, (wie z.B. um wenigstens 50, 75, 80 oder 85 Prozent). Desgleichen kann der Unterschied zwischen dem zweiten Gitterabstand der zweiten Schicht 160 und dem Substrat-Gitterabstand an der zweiten Teilfläche 125 eine Druckverspannung in der durch die Pfeile 162 und 164 angegebenen Richtung in der zweiten Schicht 160 definieren, die ausreichend ist, um die Lochmobilität in der zweiten Schicht 160 zu verbessern oder zu erhöhen, (wie z.B. um wenigstens 50, 80, 90, 100 oder 110 Prozent).
  • Des weiteren ist verständlich, daß die Dehnungsverspannung in der ersten Schicht 150 eine biaxiale Dehnungsverspannung sein kann, um die erste Schicht 150 nach außen in die Richtung der Pfeile 152 und 154 sowie in der Richtung eines Pfeils zu strecken oder zu dehnen, der zum Betrachter hin und von der Querschnittsfläche der in 5–7 gezeigten ersten Schicht 150 weg zeigt. Desgleichen ist verständlich, daß die Druckverspannung in der zweiten Schicht 160 eine biaxiale Druckverspannung sein kann, um beispielsweise die zweite Schicht 160 nach innen in die Richtung der Pfeile 162 und 164 sowie in die Richtung eines Pfeils zusammenzuziehen oder zusammenzudrücken, der vom Betrachter weg und zu der Querschnittsfläche der in 5–7 gezeigten zweiten Schicht 160 hin zeigt. Insbesondere können die Dicke des Substratmaterials 120 und die Konzentration von Germanium auf der oberen Fläche 129, die Dicke der ersten Schicht 150, die Dicke der zweiten Schicht 160 und der Prozentsatz von Germanium in der zweiten Schicht 160 wie hierin beschrieben so ausgewählt werden, daß eine zweidimensionale kohärente Dehnungsverspannung in der ersten Schicht 150 über die Verbindung der ersten Schicht 150 auf einer ersten Teilfläche 123 mit dem Substratmaterial 120 induziert wird, (wie z.B. eine kohärente Verspannung, die durch die Gitterstruktur des Materials der ersten Schicht 150 verursacht wird, die sich mit der Gitterstruktur des Substratmaterials 120 auf der ersten Teilfläche 123 abgleicht, auch wenn das Material der ersten Schicht 150 eine Gitterausrichtung mit einem kleineren Gitterabstand aufweist als diejenige der ersten Teilfläche 123). Desgleichen können die oben genannten Auswahlen so getroffen werden, daß eine zweidimensionale kohärente Druckverspannung in der zweiten Schicht 160 über die Verbindung der zweiten Schicht 160 mit dem Substratmaterial 120 auf einer zweiten Teilfläche 125 induziert wird, (wie z.B. eine kohärente Verspannung, die durch die Gitterstruktur des Materials der zweiten Schicht 160 verursacht wird, die sich mit der Gitterstruktur des Substratmaterials 120 auf der zweiten Teilfläche 125 abgleicht, auch wenn das Material der zweiten Schicht 160 eine Gitterausrichtung mit einem größeren Gitterabstand aufweist als diejenige der zweiten Teilfläche 125).
  • Demzufolge kann für ein Substratmaterial Si1-XGeX, ein erstes Material Si und ein zweites Material Si1-YGeY, wobei 10X den Prozentsatz von Germanium in dem gestapelten Silizium-Germanium-Substratmaterial 120 auf der ersten Teilfläche 123 und der zweiten Teilfläche 125 darstellt, und 10Y den Prozentsatz von Germanium in der zweiten Schicht 160, die der zweiten Teilfläche 125 benachbart ist, darstellt, X kleiner als Y sein. Zum Beispiel kann X zwischen 0,1 und 0,3 betragen, wogegen Y zwischen 0,2 und 0,6 liegt. In einigen Ausführungsformen kann Y zwischen 0,1 und 0,3 größer als X sein. Des weiteren kann in einer Ausführungsform X 0,2 sein, und Y kann 0,5 sein.
  • In der vorhergehenden Spezifikation wurde die Erfindung unter Bezugnahme auf spezifische Ausführungsformen davon beschrieben. Es ist jedoch offensichtlich, daß verschiedene Modifizierungen und Änderungen daran vorgenommen werden können, ohne von dem umfassenderen Erfindungsgedanken und -umfang abzuweichen, wie in den Ansprüchen dargelegt. Die Spezifikation und die Zeichnungen sind demzufolge in beispielhaftem statt einschränkendem Sinn zu betrachten.
  • ZUSAMMENFASSUNG
  • Verschiedene Ausführungsformen der Erfindung betreffen eine CMOS-Vorrichtung, die (1) einen NMOS-Kanal aus Silizium-Material aufweist, das selektiv auf einer ersten Teilfläche eines gestapelten Silizium-Germanium-Substrats so aufgebracht wird, daß das selektiv aufgebrachte Silizium-Material eine Dehnungsverspannung erfährt, die durch den Gitterabstand des Silizium-Materials verursacht wird, der kleiner ist als der Gitterabstand des gestapelten Silizium-Germanium-Substrats auf der ersten Teilfläche, und (2) einen PMOS-Kanal aus Silizium-Germanium-Material, das selektiv auf einer zweiten Teilfläche des Substrats so aufgebracht wird, daß das selektiv aufgebrachte Silizium-Germanium-Material eine Druckverspannung erfährt, die durch den Gitterabstand des selektiv aufgebrachten Silizium-Germanium-Materials verursacht wird, die größer ist als der Gitterabstand des gestapelten Silizium-Germanium-Substrats auf der zweiten Teilfläche.

Claims (31)

  1. Verfahren, das umfaßt: Ausbilden einer ersten Schicht, die als ein erster Kanal für eine erste Schaltungsvorrichtung auf einem ersten Bereich eines Substrats geeignet ist, wobei die erste Schicht ein erstes Material umfaßt, das einen ersten Gitterabstand aufweist, der sich von einem Substrat-Gitterabstand eines Substratmaterials unterscheidet, das eine erste Schnittstellenfläche des Substrats definiert; und Ausbilden einer zweiten Schicht, die als ein zweiter Kanal für eine zweite Schaltungsvorrichtung auf einem verschiedenen zweiten Bereich des Substrats geeignet ist, wobei die zweite Schicht ein verschiedenes zweites Material umfaßt, das einen zweiten Gitterabstand aufweist, der sich von dem ersten Gitterabstand und dem Substrat-Gitterabstand des Substratmaterials unterscheidet, das eine zweite Schnittstellenfläche des Substrats definiert.
  2. Verfahren nach Anspruch 1, wobei der Unterschied zwischen dem ersten Gitterabstand und dem Substrat-Gitterabstand eine Dehnungsverspannung in dem ersten Material definiert, und wobei der Unterschied zwischen dem zweiten Gitterabstand und dem Substrat-Gitterabstand eine Druckverspannung in dem zweiten Material definiert.
  3. Verfahren nach Anspruch 1, wobei das Substratmaterial ein gestapeltes Siliziumlegierungsmaterial umfaßt; wobei das Ausbilden der ersten Schicht das Aufbringen einer ausreichenden Dicke eines Silizium-Materials umfaßt, um eine biaxiale Dehnungsverspannung in der ersten Schicht zu verursachen; und wobei das Ausbilden der zweiten Schicht das Aufbringen einer ausreichenden Dicke eines Siliziumlegierungsmaterials mit einem Legierungsprozentsatz umfaßt, um eine biaxiale kohärente Druckverspannung in der zweiten Schicht zu verursachen.
  4. Verfahren nach Anspruch 1, wobei das Substratmaterial ein gestapeltes Siliziumlegierungsmaterial ist, das eine ausreichende Dicke und eine ausreichende Zunahme des Prozentsatzes der Legierung bis zu einem endgültigen Legierungs-Prozentsatz auf der ersten und der zweiten Teilfläche aufweist, um eine biaxiale Dehnungsverspannung in der ersten Schicht und eine biaxiale kohärente Druckverspannung in der zweiten Schicht zu verursachen.
  5. Verfahren nach Anspruch 1, wobei das Substratmaterial Si1-XGeX umfaßt, das erste Material Silizium umfaßt, das zweite Material Si1-YGeY umfaßt und wobei X < Y ist.
  6. Verfahren nach Anspruch 5, wobei X zwischen 0,1 und 0,3 liegt, und Y zwischen 0,2 und 0,6 liegt.
  7. Verfahren nach Anspruch 1, das ferner das Ausbilden des Substratmaterials durch ausreichende chemische Gasphasenabscheidung eines Siliziumlegierungsmaterials zum Ausbilden einer Schicht aus gestapeltem entspanntem Siliziumlegierungsmaterial umfaßt.
  8. Verfahren nach Anspruch 7, wobei das Ausbilden der gestapelten entspannten Schicht des Siliziumlegierungsmaterials umfaßt: chemisches Gasphasenabscheidungs- (CVD) Epitaxialwachstum von gestapeltem entspanntem SiGe, umfassend: Aufheizen des Substrats auf eine Temperatur zwischen 500°C und 1000°C in einem Wasserstoffumgebungsfluß (H2) von zwischen 5 Standardlitern pro Minute (slm) und 50 slm; Unterdrucksetzen des Substrats auf einen Druck zwischen 10 Torr und 200 Torr; Einströmen eines Silizium-Vorläufers mit einer Durchflußmenge zwischen 50 Standard-Kubikzentimeter pro Minute (sccm) und 500 sccm; Erhöhen einer Durchflußmenge eines Ge-Vorläufers von 0 sccm auf einen endgültigen Wert, der ausreichend ist, um zu verursachen, daß die erste Schnittstellenfläche und die zweite Schnittstellenfläche des Substrats einen Prozentsatz von Ge zwischen 10 Prozent und 35 Prozent aufweisen.
  9. Verfahren nach Anspruch 8, wobei das Einströmen eines Silizium-Vorläufers das Einströmen von einem von Silan (SiH4), Disilan (Si2H6) und Dichlorsilan (SiH2Cl2) umfaßt, um ein Substratbasismaterial aufzubringen, das eine Dicke von zwischen 100 Angström und 1000 Angström von reinem Silizium aufweist.
  10. Verfahren nach Anspruch 8, wobei das Erhöhen einer Durchflußmenge eines Ge-Vorläufers das Erhöhen einer Durchflußmenge von German (GeH4) von 0 sccm auf einen endgültigen Wert umfaßt, der ausreichend ist, um zu verursachen, daß die erste Schnittstellenfläche und die zweite Schnittstellenfläche des Substrats den Prozentsatz von Ge aufweisen.
  11. Verfahren nach Anspruch 7, wobei das Ausbilden von gestapeltem entspanntem SiGe das Einströmen von zwischen 50 sccm und 100 sccm von HCl während des chemischen Gasphasenabscheidungs- (CVD) Epitaxialwachstums von SiGe umfaßt.
  12. Verfahren nach Anspruch 1, wobei das Ausbilden der ersten Schicht eine ausreichende selektive chemische Gasphasenabscheidung eines Silizium-Materials umfaßt, um eine Epitaxialschicht von Silizium-Material auf der ersten Teilfläche auszubilden.
  13. Verfahren nach Anspruch 12, wobei das Ausbilden der Epitaxialschicht des Silizium-Materials umfaßt: selektives chemisches Gasphasenabscheidungs- (CVD) Epitaxialwachstum von dehnungsverspanntem Si, umfassend: Aufheizen des Substrats auf eine Temperatur zwischen 600°C und 900°C in einem Wasserstoffumgebungsfluß (H2) von zwischen 5 Standardlitern pro Minute (slm) und 50 slm; Unterdrucksetzen des Substrats auf einen Druck zwischen 10 Ton und 200 Ton; Einströmen eines Silizium-Vorläufers mit einer Durchflußmenge zwischen 50 Standard-Kubikzentimeter pro Minute (sccm) und 500 sccm.
  14. Verfahren nach Anspruch 13, wobei das Einströmen eines Silizium-Vorläufers das Einströmen von Dichlorsilan (SiH2Cl2) umfaßt, um ein Silizium-Material aufzubringen, das eine Dicke zwischen 100 Angström und 1000 Angström reinen Siliziums aufweist.
  15. Verfahren nach Anspruch 12, wobei das Ausbilden der Epitaxialschicht von Silizium-Material das Einströmen von zwischen 50 sccm und 100 sccm von HCl während des chemischen Gasphasenabscheidungs- (CVD) Epitaxialwachstums von dehnungsverspanntem Si umfaßt.
  16. Verfahren nach Anspruch 1, wobei das Ausbilden der zweiten Schicht eine ausreichende selektive chemische Gasphasenabscheidung eines Siliziumlegierungsmaterials umfaßt, um eine Epitaxialschicht von Siliziumlegierungsmaterial auf der zweiten Teilfläche auszubilden.
  17. Verfahren nach Anspruch 16, wobei das Ausbilden der Epitaxialschicht des Siliziumlegierungsmaterials umfaßt: selektives chemisches Gasphasenabscheidungs- (CVD) Epitaxialwachstum von druckverspanntem SiGe, umfassend: Aufheizen des Substrats auf eine Temperatur zwischen 500°C und 800°C in einem Wasserstoffumgebungsfluß (H2) von zwischen 5 Standardlitern pro Minute (slm) und 50 slm; Unterdrucksetzen des Substrats auf einen Druck zwischen 10 Ton und 200 Ton; Einströmen eines Silizium-Vorläufers mit einer Durchflußmenge zwischen 50 Standard-Kubikzentimetern pro Minute (sccm) und 500 sccm; Einströmen eines Ge-Vorläufers mit einer Durchflußmenge von bis zu 100 Standard-Kubikzentimeter pro Minute (sccm), um zu verursachen, daß die zweite Schicht einen Prozentsatz von Ge zwischen 20 Prozent und 50 Prozent aufweist.
  18. Verfahren nach Anspruch 17, wobei das Einströmen eines Silizium-Vorläufers das Einströmen von Dichlorsilan (SiH2Cl2) umfaßt, um ein SiGe-Material aufzubringen, das eine Dicke zwischen 100 Angström und 1000 Angström von SiGe-Material aufweist.
  19. Verfahren nach Anspruch 17, wobei das Einströmen eines Ge-Vorläufers das Einströmen von GeH4 umfaßt, um zu verursachen, daß die zweite Schicht eine Dicke zwischen 100 Angström und 1000 Angström von SiGe-Material aufweist.
  20. Verfahren nach Anspruch 16, wobei das Ausbilden der Epitaxialschicht von Siliziumlegierungsmaterial das Einströmen von zwischen 50 sccm und 100 sccm von HCl während des chemischen Gasphasenabscheidungs- (CVD) Epitaxialwachstums von druckverspanntem SiGe umfaßt.
  21. Verfahren nach Anspruch 1, des weiteren umfassend: Ausbilden des Substrats eines gestapelten SiGe-Materials vor dem Ausbilden der ersten Schicht; und Ausbilden eines elektronisch isolierenden Materials zwischen der ersten Teilfläche und der zweiten Teilfläche vor dem Ausbilden der ersten Schicht.
  22. Verfahren nach Anspruch 21, des weiteren umfassend: Dotieren des Substratmaterials auf der ersten Teilfläche mit einem von Boron und Aluminium, um einen P-Wannen-Bereich mit einer elektrisch positiven Ladung auszubilden; und Dotieren des Substratmaterials auf der zweiten Teilfläche mit einem von Phosphor, Arsen und Antimon, um einen N-Wannen-Bereich mit einer elektrisch negativen Ladung auszubilden.
  23. Verfahren nach Anspruch 22, des weiteren umfassend: Ausbilden einer ersten dielektrischen Schicht über der verschiedenen zweiten Teilfläche des Substrats vor dem Ausbilden der ersten Schicht; Ausbilden einer zweiten dielektrischen Schicht über ersten Schicht vor dem Ausbilden der zweiten verschiedenen Schicht; Ausbilden einer dritten dielektrischen Schicht über der ersten Schicht und der verschiedenen zweiten Schicht; wobei die dritte dielektrische Schicht durch Atomschichtaufbringung (ALD) von einem von Siliziumdioxid (SiO2), Hafniumoxid (HfO), Hafniumsilikat (HfSiO4), Hafniumdisilikat (HfSi4O7), Zirkoniumoxid (ZrO), Zirkoniumsilikat (ZrSiO4), Tantaloxid (Ta2O5) ausgebildet wird.
  24. Verfahren nach Anspruch 23, des weiteren umfassend: Dotieren der ersten Schicht mit einem von Boron und Aluminium, um einen P-Kanal-Bereich mit einer elektrisch positiven Ladung auszubilden; Dotieren der zweiten Schicht mit einem von Phosphor, Arsen und Antimon, um einen N-Kanal-Bereich mit einer elektrisch negativen Ladung auszubilden; Ausbilden einer N-Gate-Elektrode auf einer Fläche der dritten dielektrischen Schicht über der ersten Schicht; Ausbilden eines ersten N-Störstellenübergangs-Bereichs und eines zweiten N-Störstellenübergangs-Bereichs in der ersten Schicht, die zur N-Gate-Elektrode benachbart ist; Ausbilden einer P-Gate-Elektrode auf einer Fläche der dritten dielektrischen Schicht über der zweiten Schicht; Ausbilden eines ersten P-Störstellenübergangs-Bereichs und eines zweiten P-Störstellenübergangs-Bereichs in der zweiten Schicht, die zur P-Gate-Elektrode benachbart ist.
  25. Verfahren nach Anspruch 1, des weiteren umfassend das Ausbilden des Substratmaterials durch: Aufwachsen einer ersten Dicke von SiGe-Material auf einem Grundsubstrat; Übertragen einer entspannten oberen Dicke des SiGe-Materials auf ein Substrat, das ein Isoliermaterial umfaßt.
  26. Vorrichtung, umfassend: eine Schicht aus einem Silizium-Material, die als ein erster Kanal für eine erste Schaltungsvorrichtung auf einer ersten Teilfläche eines Si1-XGeX-Materials geeignet ist, das eine erste Schnittstellenfläche eines Substrats von gestapeltem entspanntem Silizium-Germanium-Material definiert; wobei die Schicht aus Silizium-Material sich unter einer Dehnungsverspannung befindet, die verursacht wird durch einen Gitterabstand des Silizium-Materials, der kleiner als ein Gitterabstand des Si1-XGeX-Materials an der ersten Schnittstelle ist.
  27. Vorrichtung nach Anspruch 26, des weiteren umfassend eine Schicht aus einem Si1-YGeY-Material, die als ein zweiter Kanal für eine zweite Schaltungsvorrichtung auf einer zweiten Teilfläche des Si1-XGeX-Materials geeignet ist, das eine zweite Schnittstellenfläche eines Substrats aus gestapeltem entspanntem Silizium-Germanium-Material definiert; wobei die Schicht aus Si1-YGeY-Material sich unter einer Druckverspannung befindet, die verursacht wird durch einen Gitterabstand des Si1-YGeY-Materials, der größer als ein Gitterabstand des Si1-XGeX-Materials an der zweiten Schnittstelle ist.
  28. Vorrichtung nach Anspruch 27, wobei die Schicht aus Silizium-Material eine Epitaxialschicht aus Silizium-Material ist, die eine Dicke von zwischen 10 Nanometern und 20 Nanometern Dicke aufweist; und wobei Schicht aus Si1-YGeY-Material eine Epitaxialschicht aus Schicht aus Si1-YGeY-Material ist, die eine Dicke von zwischen 10 Nanometern und 20 Nanometern Dicke aufweist.
  29. Vorrichtung, umfassend: eine Schicht aus einem Si1-YGeY-Material, die als ein zweiter Kanal für eine zweite Schaltungsvorrichtung auf einer zweiten Teilfläche des Si1-XGeX-Materials geeignet ist, das eine zweite Schnittstellenfläche eines Substrats aus gestapeltem entspanntem Silizium-Germanium-Material definiert; wobei die Schicht aus Si1-YGeY-Material sich unter einer Druckverspannung befindet, die verursacht wird durch einen Gitterabstand des Si1-YGeY-Materials, der größer als ein Gitterabstand des Si1-XGeX-Materials an der zweiten Schnittstelle ist.
  30. Vorrichtung nach Anspruch 29, wobei X 0,2 ist, und Y 0,5 ist.
  31. Vorrichtung nach Anspruch 29, wobei gestapeltes entspanntes Silizium-Germanium-Material eine von einer Dicke von zwischen 1 Mikrometer und 3 Mikrometer Dicke, eine Abstufungskonzentration von Germanium, die von 0 Prozent auf zwischen 10 Prozent und 30 Prozent zunimmt auf der ersten und der zweiten Schnittstelle, und eine Abstufungskonzentrationsrate aufweist, die sich bei zwischen 5 Prozent Ge und 15 Prozent Ge pro Mikrometer Tiefe erhöht.
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Families Citing this family (289)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW415103B (en) * 1998-03-02 2000-12-11 Ibm Si/SiGe optoelectronic integrated circuits
US8994104B2 (en) 1999-09-28 2015-03-31 Intel Corporation Contact resistance reduction employing germanium overlayer pre-contact metalization
US6903384B2 (en) * 2003-01-15 2005-06-07 Sharp Laboratories Of America, Inc. System and method for isolating silicon germanium dislocation regions in strained-silicon CMOS applications
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US7462526B2 (en) * 2003-11-18 2008-12-09 Silicon Genesis Corporation Method for fabricating semiconductor devices using strained silicon bearing material
US7354815B2 (en) * 2003-11-18 2008-04-08 Silicon Genesis Corporation Method for fabricating semiconductor devices using strained silicon bearing material
US7662689B2 (en) 2003-12-23 2010-02-16 Intel Corporation Strained transistor integration for CMOS
US7154118B2 (en) * 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US20050266632A1 (en) * 2004-05-26 2005-12-01 Yun-Hsiu Chen Integrated circuit with strained and non-strained transistors, and method of forming thereof
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7279756B2 (en) * 2004-07-21 2007-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with high-k gate dielectric and quasi-metal gate, and method of forming thereof
DE102004036971B4 (de) * 2004-07-30 2009-07-30 Advanced Micro Devices, Inc., Sunnyvale Technik zur Bewertung lokaler elektrischer Eigenschaften in Halbleiterbauelementen
US7348284B2 (en) 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7332407B2 (en) * 2004-12-23 2008-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for a semiconductor device with a high-k gate dielectric
JP4369379B2 (ja) * 2005-02-18 2009-11-18 富士通マイクロエレクトロニクス株式会社 半導体装置
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US20060202266A1 (en) 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7195934B2 (en) * 2005-07-11 2007-03-27 Applied Materials, Inc. Method and system for deposition tuning in an epitaxial film growth apparatus
US7402875B2 (en) 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
TWI267926B (en) * 2005-09-23 2006-12-01 Ind Tech Res Inst A new method for high mobility enhancement strained channel CMOS with single workfunction metal-gate
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7479421B2 (en) 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
US7525160B2 (en) * 2005-12-27 2009-04-28 Intel Corporation Multigate device with recessed strain regions
US20070152266A1 (en) * 2005-12-29 2007-07-05 Intel Corporation Method and structure for reducing the external resistance of a three-dimensional transistor through use of epitaxial layers
US7772060B2 (en) * 2006-06-21 2010-08-10 Texas Instruments Deutschland Gmbh Integrated SiGe NMOS and PMOS transistors
WO2008015211A1 (en) 2006-08-01 2008-02-07 Koninklijke Philips Electronics N.V. Effecting selectivity of silicon or silicon-germanium deposition on a silicon or silicon-germanium substrate by doping
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
KR100809327B1 (ko) * 2006-08-10 2008-03-05 삼성전자주식회사 반도체 소자 및 그 제조방법
DE102006051492B4 (de) * 2006-10-31 2011-05-19 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit NMOS- und PMOS-Transistoren mit eingebettetem Si/Ge-Material zum Erzeugen einer Zugverformung und einer Druckverformung und Verfahren zur Herstellung eines solchen Halbleiterbauelements
US7863653B2 (en) * 2006-11-20 2011-01-04 International Business Machines Corporation Method of enhancing hole mobility
US8558278B2 (en) * 2007-01-16 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Strained transistor with optimized drive current and method of forming
US8450165B2 (en) * 2007-05-14 2013-05-28 Intel Corporation Semiconductor device having tipless epitaxial source/drain regions
KR20090038653A (ko) * 2007-10-16 2009-04-21 삼성전자주식회사 Ｃｍｏｓ 소자 및 그 제조방법
CN100570823C (zh) * 2007-11-06 2009-12-16 清华大学 一种使用缩颈外延获得低位错密度外延薄膜的方法
JP4543093B2 (ja) * 2008-01-29 2010-09-15 株式会社東芝 半導体装置
US7842982B2 (en) 2008-01-29 2010-11-30 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
US7993998B2 (en) 2008-03-06 2011-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS devices having dual high-mobility channels
US7943961B2 (en) * 2008-03-13 2011-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Strain bars in stressed layers of MOS devices
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
US7808051B2 (en) * 2008-09-29 2010-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell without OD space effect in Y-direction
US20100102393A1 (en) * 2008-10-29 2010-04-29 Chartered Semiconductor Manufacturing, Ltd. Metal gate transistors
US20100181626A1 (en) * 2009-01-21 2010-07-22 Jing-Cheng Lin Methods for Forming NMOS and PMOS Devices on Germanium-Based Substrates
US8017469B2 (en) 2009-01-21 2011-09-13 Freescale Semiconductor, Inc. Dual high-k oxides with sige channel
US8217470B2 (en) * 2009-02-12 2012-07-10 International Business Machines Corporation Field effect device including recessed and aligned germanium containing channel
US8298876B2 (en) * 2009-03-27 2012-10-30 International Business Machines Corporation Methods for normalizing strain in semiconductor devices and strain normalized semiconductor devices
FR2953989B1 (fr) * 2009-12-10 2012-05-18 Commissariat Energie Atomique Procede de formation de materiaux metalliques comportant des semi-conducteurs
JP5166458B2 (ja) * 2010-01-22 2013-03-21 株式会社東芝 半導体装置及びその製造方法
KR20110095456A (ko) * 2010-02-19 2011-08-25 삼성전자주식회사 트랜지스터 및 그 제조 방법
CN101976667B (zh) * 2010-09-06 2012-07-18 清华大学 一种高性能cmos器件
US9484432B2 (en) 2010-12-21 2016-11-01 Intel Corporation Contact resistance reduction employing germanium overlayer pre-contact metalization
US8901537B2 (en) 2010-12-21 2014-12-02 Intel Corporation Transistors with high concentration of boron doped germanium
US8828840B2 (en) * 2011-01-12 2014-09-09 Chinese Academy of Sciences, Institute of Microelectronics Semiconductor device and method for manufacturing the same
US20130023129A1 (en) 2011-07-20 2013-01-24 Asm America, Inc. Pressure transmitter for a semiconductor processing environment
US8647941B2 (en) * 2011-08-17 2014-02-11 United Microelectronics Corp. Method of forming semiconductor device
CN102437127A (zh) * 2011-11-30 2012-05-02 上海华力微电子有限公司 基于硅-锗硅异质结的单晶体管dram单元及其制备方法
CN102437126A (zh) * 2011-11-30 2012-05-02 上海华力微电子有限公司 基于源体异质结的单晶体管dram单元及其制备方法
US8680576B2 (en) * 2012-05-16 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS device and method of forming the same
US9029959B2 (en) 2012-06-29 2015-05-12 International Business Machines Corporation Composite high-k gate dielectric stack for reducing gate leakage
EP2682983B1 (de) * 2012-07-03 2016-08-31 Imec CMOS-Vorrichtung mit Silizium und Germanium und Herstellungsverfahren dafür
US8969190B2 (en) * 2012-08-24 2015-03-03 Globalfoundries Inc. Methods of forming a layer of silicon on a layer of silicon/germanium
US10714315B2 (en) 2012-10-12 2020-07-14 Asm Ip Holdings B.V. Semiconductor reaction chamber showerhead
US20160376700A1 (en) 2013-02-01 2016-12-29 Asm Ip Holding B.V. System for treatment of deposition reactor
KR102069275B1 (ko) 2013-06-07 2020-01-22 삼성전자주식회사 변형된 채널층을 갖는 반도체 소자 및 그 제조 방법
KR102021765B1 (ko) 2013-06-17 2019-09-17 삼성전자 주식회사 반도체 장치
KR102077447B1 (ko) 2013-06-24 2020-02-14 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
KR102056874B1 (ko) 2013-07-31 2019-12-17 삼성전자주식회사 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법
US9224734B2 (en) 2013-09-13 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS devices with reduced leakage and methods of forming the same
EP3050089A4 (de) * 2013-09-27 2017-05-03 Intel Corporation Nichtplanare halbleiterbauelemente mit nachgiebigen mehrschichtigen substraten
US9553149B2 (en) 2013-11-08 2017-01-24 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with a strained region and method of making
US10014374B2 (en) 2013-12-18 2018-07-03 Intel Corporation Planar heterogeneous device
KR102201606B1 (ko) * 2013-12-27 2021-01-12 인텔 코포레이션 Ｃｍｏｓ에 대한 2-축 인장 변형된 ｇｅ 채널
US20150194307A1 (en) * 2014-01-06 2015-07-09 Globalfoundries Inc. Strained fin structures and methods of fabrication
US10941490B2 (en) 2014-10-07 2021-03-09 Asm Ip Holding B.V. Multiple temperature range susceptor, assembly, reactor and system including the susceptor, and methods of using the same
KR102259328B1 (ko) 2014-10-10 2021-06-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10276355B2 (en) 2015-03-12 2019-04-30 Asm Ip Holding B.V. Multi-zone reactor, system including the reactor, and method of using the same
US10458018B2 (en) 2015-06-26 2019-10-29 Asm Ip Holding B.V. Structures including metal carbide material, devices including the structures, and methods of forming same
CN105206583A (zh) * 2015-08-28 2015-12-30 西安电子科技大学 基于SOI的应变Si沟道倒梯形栅CMOS集成器件及制备方法
US10211308B2 (en) 2015-10-21 2019-02-19 Asm Ip Holding B.V. NbMC layers
US9443873B1 (en) 2015-12-14 2016-09-13 International Business Machines Corporation Structure and method for tensile and compressive strained silicon germanium with same germanium concentration by single epitaxy step
US11139308B2 (en) 2015-12-29 2021-10-05 Asm Ip Holding B.V. Atomic layer deposition of III-V compounds to form V-NAND devices
US10205024B2 (en) * 2016-02-05 2019-02-12 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure having field plate and associated fabricating method
US10529554B2 (en) 2016-02-19 2020-01-07 Asm Ip Holding B.V. Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
US11453943B2 (en) 2016-05-25 2022-09-27 Asm Ip Holding B.V. Method for forming carbon-containing silicon/metal oxide or nitride film by ALD using silicon precursor and hydrocarbon precursor
US9842929B1 (en) * 2016-06-09 2017-12-12 International Business Machines Corporation Strained silicon complementary metal oxide semiconductor including a silicon containing tensile N-type fin field effect transistor and silicon containing compressive P-type fin field effect transistor formed using a dual relaxed substrate
US9917154B2 (en) 2016-06-29 2018-03-13 International Business Machines Corporation Strained and unstrained semiconductor device features formed on the same substrate
WO2018004629A1 (en) * 2016-06-30 2018-01-04 Intel Corporation Integrated circuit die having back-end-of-line transistors
US10612137B2 (en) 2016-07-08 2020-04-07 Asm Ip Holdings B.V. Organic reactants for atomic layer deposition
US9859151B1 (en) 2016-07-08 2018-01-02 Asm Ip Holding B.V. Selective film deposition method to form air gaps
US9812320B1 (en) 2016-07-28 2017-11-07 Asm Ip Holding B.V. Method and apparatus for filling a gap
US9887082B1 (en) 2016-07-28 2018-02-06 Asm Ip Holding B.V. Method and apparatus for filling a gap
US11532757B2 (en) 2016-10-27 2022-12-20 Asm Ip Holding B.V. Deposition of charge trapping layers
US10840350B2 (en) * 2016-10-31 2020-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Nanolaminate structure, semiconductor device and method of forming nanolaminate structure
US10714350B2 (en) 2016-11-01 2020-07-14 ASM IP Holdings, B.V. Methods for forming a transition metal niobium nitride film on a substrate by atomic layer deposition and related semiconductor device structures
KR102546317B1 (ko) 2016-11-15 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기체 공급 유닛 및 이를 포함하는 기판 처리 장치
KR20180063946A (ko) 2016-12-02 2018-06-14 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
KR20180068582A (ko) 2016-12-14 2018-06-22 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11447861B2 (en) 2016-12-15 2022-09-20 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus and a method of forming a patterned structure
US11581186B2 (en) 2016-12-15 2023-02-14 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus
US10269558B2 (en) 2016-12-22 2019-04-23 Asm Ip Holding B.V. Method of forming a structure on a substrate
US11390950B2 (en) 2017-01-10 2022-07-19 Asm Ip Holding B.V. Reactor system and method to reduce residue buildup during a film deposition process
US10468261B2 (en) 2017-02-15 2019-11-05 Asm Ip Holding B.V. Methods for forming a metallic film on a substrate by cyclical deposition and related semiconductor device structures
US10770286B2 (en) 2017-05-08 2020-09-08 Asm Ip Holdings B.V. Methods for selectively forming a silicon nitride film on a substrate and related semiconductor device structures
US12040200B2 (en) 2017-06-20 2024-07-16 Asm Ip Holding B.V. Semiconductor processing apparatus and methods for calibrating a semiconductor processing apparatus
US11306395B2 (en) 2017-06-28 2022-04-19 Asm Ip Holding B.V. Methods for depositing a transition metal nitride film on a substrate by atomic layer deposition and related deposition apparatus
KR20190009245A (ko) 2017-07-18 2019-01-28 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 구조물 형성 방법 및 관련된 반도체 소자 구조물
US11374112B2 (en) 2017-07-19 2022-06-28 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US10590535B2 (en) 2017-07-26 2020-03-17 Asm Ip Holdings B.V. Chemical treatment, deposition and/or infiltration apparatus and method for using the same
US10692741B2 (en) 2017-08-08 2020-06-23 Asm Ip Holdings B.V. Radiation shield
US10770336B2 (en) 2017-08-08 2020-09-08 Asm Ip Holding B.V. Substrate lift mechanism and reactor including same
US11769682B2 (en) 2017-08-09 2023-09-26 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US11830730B2 (en) 2017-08-29 2023-11-28 Asm Ip Holding B.V. Layer forming method and apparatus
US11295980B2 (en) 2017-08-30 2022-04-05 Asm Ip Holding B.V. Methods for depositing a molybdenum metal film over a dielectric surface of a substrate by a cyclical deposition process and related semiconductor device structures
US10658205B2 (en) 2017-09-28 2020-05-19 Asm Ip Holdings B.V. Chemical dispensing apparatus and methods for dispensing a chemical to a reaction chamber
US10403504B2 (en) 2017-10-05 2019-09-03 Asm Ip Holding B.V. Method for selectively depositing a metallic film on a substrate
US10923344B2 (en) 2017-10-30 2021-02-16 Asm Ip Holding B.V. Methods for forming a semiconductor structure and related semiconductor structures
WO2019103613A1 (en) 2017-11-27 2019-05-31 Asm Ip Holding B.V. A storage device for storing wafer cassettes for use with a batch furnace
KR102633318B1 (ko) 2017-11-27 2024-02-05 에이에스엠 아이피 홀딩 비.브이. 청정 소형 구역을 포함한 장치
US10593672B2 (en) 2018-01-08 2020-03-17 International Business Machines Corporation Method and structure of forming strained channels for CMOS device fabrication
US10872771B2 (en) 2018-01-16 2020-12-22 Asm Ip Holding B. V. Method for depositing a material film on a substrate within a reaction chamber by a cyclical deposition process and related device structures
TWI799494B (zh) 2018-01-19 2023-04-21 荷蘭商Ａｓｍ 智慧財產控股公司 沈積方法
CN111630203A (zh) 2018-01-19 2020-09-04 Asm Ip私人控股有限公司 通过等离子体辅助沉积来沉积间隙填充层的方法
US11081345B2 (en) 2018-02-06 2021-08-03 Asm Ip Holding B.V. Method of post-deposition treatment for silicon oxide film
US10896820B2 (en) 2018-02-14 2021-01-19 Asm Ip Holding B.V. Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
WO2019158960A1 (en) 2018-02-14 2019-08-22 Asm Ip Holding B.V. A method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
KR102636427B1 (ko) 2018-02-20 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 장치
US10975470B2 (en) 2018-02-23 2021-04-13 Asm Ip Holding B.V. Apparatus for detecting or monitoring for a chemical precursor in a high temperature environment
US11473195B2 (en) 2018-03-01 2022-10-18 Asm Ip Holding B.V. Semiconductor processing apparatus and a method for processing a substrate
US11629406B2 (en) 2018-03-09 2023-04-18 Asm Ip Holding B.V. Semiconductor processing apparatus comprising one or more pyrometers for measuring a temperature of a substrate during transfer of the substrate
KR102646467B1 (ko) 2018-03-27 2024-03-11 에이에스엠 아이피 홀딩 비.브이. 기판 상에 전극을 형성하는 방법 및 전극을 포함하는 반도체 소자 구조
US11230766B2 (en) 2018-03-29 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
US12025484B2 (en) 2018-05-08 2024-07-02 Asm Ip Holding B.V. Thin film forming method
KR20190128558A (ko) 2018-05-08 2019-11-18 에이에스엠 아이피 홀딩 비.브이. 기판 상에 산화물 막을 주기적 증착 공정에 의해 증착하기 위한 방법 및 관련 소자 구조
KR102596988B1 (ko) 2018-05-28 2023-10-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 그에 의해 제조된 장치
US11270899B2 (en) 2018-06-04 2022-03-08 Asm Ip Holding B.V. Wafer handling chamber with moisture reduction
US11718913B2 (en) 2018-06-04 2023-08-08 Asm Ip Holding B.V. Gas distribution system and reactor system including same
US11286562B2 (en) 2018-06-08 2022-03-29 Asm Ip Holding B.V. Gas-phase chemical reactor and method of using same
US10797133B2 (en) 2018-06-21 2020-10-06 Asm Ip Holding B.V. Method for depositing a phosphorus doped silicon arsenide film and related semiconductor device structures
KR102568797B1 (ko) 2018-06-21 2023-08-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 시스템
TW202405221A (zh) 2018-06-27 2024-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於形成含金屬材料及包含含金屬材料的膜及結構之循環沉積方法
TW202409324A (zh) 2018-06-27 2024-03-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於形成含金屬材料之循環沉積製程
US10612136B2 (en) 2018-06-29 2020-04-07 ASM IP Holding, B.V. Temperature-controlled flange and reactor system including same
US10755922B2 (en) 2018-07-03 2020-08-25 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10388513B1 (en) 2018-07-03 2019-08-20 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US11430674B2 (en) 2018-08-22 2022-08-30 Asm Ip Holding B.V. Sensor array, apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
US11024523B2 (en) 2018-09-11 2021-06-01 Asm Ip Holding B.V. Substrate processing apparatus and method
KR20200030162A (ko) 2018-09-11 2020-03-20 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법
CN110970344A (zh) 2018-10-01 2020-04-07 Asm Ip控股有限公司 衬底保持设备、包含所述设备的系统及其使用方法
US11232963B2 (en) 2018-10-03 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
KR102592699B1 (ko) 2018-10-08 2023-10-23 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 박막 증착 장치와 기판 처리 장치
KR102605121B1 (ko) 2018-10-19 2023-11-23 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
KR102546322B1 (ko) 2018-10-19 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
US11087997B2 (en) 2018-10-31 2021-08-10 Asm Ip Holding B.V. Substrate processing apparatus for processing substrates
KR20200051105A (ko) 2018-11-02 2020-05-13 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 기판 처리 장치
US11572620B2 (en) 2018-11-06 2023-02-07 Asm Ip Holding B.V. Methods for selectively depositing an amorphous silicon film on a substrate
US10818758B2 (en) 2018-11-16 2020-10-27 Asm Ip Holding B.V. Methods for forming a metal silicate film on a substrate in a reaction chamber and related semiconductor device structures
US12040199B2 (en) 2018-11-28 2024-07-16 Asm Ip Holding B.V. Substrate processing apparatus for processing substrates
US11217444B2 (en) 2018-11-30 2022-01-04 Asm Ip Holding B.V. Method for forming an ultraviolet radiation responsive metal oxide-containing film
KR102636428B1 (ko) 2018-12-04 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치를 세정하는 방법
US11158513B2 (en) 2018-12-13 2021-10-26 Asm Ip Holding B.V. Methods for forming a rhenium-containing film on a substrate by a cyclical deposition process and related semiconductor device structures
JP7504584B2 (ja) 2018-12-14 2024-06-24 エーエスエム・アイピー・ホールディング・ベー・フェー 窒化ガリウムの選択的堆積を用いてデバイス構造体を形成する方法及びそのためのシステム
TWI819180B (zh) 2019-01-17 2023-10-21 荷蘭商Ａｓｍ 智慧財產控股公司 藉由循環沈積製程於基板上形成含過渡金屬膜之方法
KR20200091543A (ko) 2019-01-22 2020-07-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR102626263B1 (ko) 2019-02-20 2024-01-16 에이에스엠 아이피 홀딩 비.브이. 처리 단계를 포함하는 주기적 증착 방법 및 이를 위한 장치
JP2020136678A (ja) 2019-02-20 2020-08-31 エーエスエム・アイピー・ホールディング・ベー・フェー 基材表面内に形成された凹部を充填するための方法および装置
JP7509548B2 (ja) 2019-02-20 2024-07-02 エーエスエム・アイピー・ホールディング・ベー・フェー 基材表面内に形成された凹部を充填するための周期的堆積方法および装置
US11482533B2 (en) 2019-02-20 2022-10-25 Asm Ip Holding B.V. Apparatus and methods for plug fill deposition in 3-D NAND applications
JP2020133004A (ja) 2019-02-22 2020-08-31 エーエスエム・アイピー・ホールディング・ベー・フェー 基材を処理するための基材処理装置および方法
KR20200108248A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. SiOCN 층을 포함한 구조체 및 이의 형성 방법
KR20200108242A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. 실리콘 질화물 층을 선택적으로 증착하는 방법, 및 선택적으로 증착된 실리콘 질화물 층을 포함하는 구조체
KR20200116033A (ko) 2019-03-28 2020-10-08 에이에스엠 아이피 홀딩 비.브이. 도어 개방기 및 이를 구비한 기판 처리 장치
KR20200116855A (ko) 2019-04-01 2020-10-13 에이에스엠 아이피 홀딩 비.브이. 반도체 소자를 제조하는 방법
KR20200123380A (ko) 2019-04-19 2020-10-29 에이에스엠 아이피 홀딩 비.브이. 층 형성 방법 및 장치
KR20200125453A (ko) 2019-04-24 2020-11-04 에이에스엠 아이피 홀딩 비.브이. 기상 반응기 시스템 및 이를 사용하는 방법
KR20200130121A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 딥 튜브가 있는 화학물질 공급원 용기
KR20200130118A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 비정질 탄소 중합체 막을 개질하는 방법
KR20200130652A (ko) 2019-05-10 2020-11-19 에이에스엠 아이피 홀딩 비.브이. 표면 상에 재료를 증착하는 방법 및 본 방법에 따라 형성된 구조
JP2020188255A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー．ブイ． ウェハボートハンドリング装置、縦型バッチ炉および方法
JP2020188254A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー．ブイ． ウェハボートハンドリング装置、縦型バッチ炉および方法
USD975665S1 (en) 2019-05-17 2023-01-17 Asm Ip Holding B.V. Susceptor shaft
USD947913S1 (en) 2019-05-17 2022-04-05 Asm Ip Holding B.V. Susceptor shaft
KR20200141002A (ko) 2019-06-06 2020-12-17 에이에스엠 아이피 홀딩 비.브이. 배기 가스 분석을 포함한 기상 반응기 시스템을 사용하는 방법
KR20200143254A (ko) 2019-06-11 2020-12-23 에이에스엠 아이피 홀딩 비.브이. 개질 가스를 사용하여 전자 구조를 형성하는 방법, 상기 방법을 수행하기 위한 시스템, 및 상기 방법을 사용하여 형성되는 구조
USD944946S1 (en) 2019-06-14 2022-03-01 Asm Ip Holding B.V. Shower plate
KR20210005515A (ko) 2019-07-03 2021-01-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치용 온도 제어 조립체 및 이를 사용하는 방법
JP7499079B2 (ja) 2019-07-09 2024-06-13 エーエスエム・アイピー・ホールディング・ベー・フェー 同軸導波管を用いたプラズマ装置、基板処理方法
CN112216646A (zh) 2019-07-10 2021-01-12 Asm Ip私人控股有限公司 基板支撑组件及包括其的基板处理装置
KR20210010307A (ko) 2019-07-16 2021-01-27 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210010816A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 라디칼 보조 점화 플라즈마 시스템 및 방법
KR20210010820A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 실리콘 게르마늄 구조를 형성하는 방법
US11643724B2 (en) 2019-07-18 2023-05-09 Asm Ip Holding B.V. Method of forming structures using a neutral beam
TWI839544B (zh) 2019-07-19 2024-04-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成形貌受控的非晶碳聚合物膜之方法
TW202113936A (zh) 2019-07-29 2021-04-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於利用n型摻雜物及/或替代摻雜物選擇性沉積以達成高摻雜物併入之方法
CN112309899A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
CN112309900A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
US11587815B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
US11227782B2 (en) 2019-07-31 2022-01-18 Asm Ip Holding B.V. Vertical batch furnace assembly
US11587814B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
CN112323048B (zh) 2019-08-05 2024-02-09 Asm Ip私人控股有限公司 用于化学源容器的液位传感器
USD965524S1 (en) 2019-08-19 2022-10-04 Asm Ip Holding B.V. Susceptor support
USD965044S1 (en) 2019-08-19 2022-09-27 Asm Ip Holding B.V. Susceptor shaft
JP2021031769A (ja) 2019-08-21 2021-03-01 エーエスエム アイピー ホールディング ビー．ブイ． 成膜原料混合ガス生成装置及び成膜装置
USD940837S1 (en) 2019-08-22 2022-01-11 Asm Ip Holding B.V. Electrode
KR20210024423A (ko) 2019-08-22 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 홀을 구비한 구조체를 형성하기 위한 방법
USD949319S1 (en) 2019-08-22 2022-04-19 Asm Ip Holding B.V. Exhaust duct
USD979506S1 (en) 2019-08-22 2023-02-28 Asm Ip Holding B.V. Insulator
US11286558B2 (en) 2019-08-23 2022-03-29 Asm Ip Holding B.V. Methods for depositing a molybdenum nitride film on a surface of a substrate by a cyclical deposition process and related semiconductor device structures including a molybdenum nitride film
KR20210024420A (ko) 2019-08-23 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 비스(디에틸아미노)실란을 사용하여 peald에 의해 개선된 품질을 갖는 실리콘 산화물 막을 증착하기 위한 방법
KR20210029090A (ko) 2019-09-04 2021-03-15 에이에스엠 아이피 홀딩 비.브이. 희생 캡핑 층을 이용한 선택적 증착 방법
KR20210029663A (ko) 2019-09-05 2021-03-16 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11562901B2 (en) 2019-09-25 2023-01-24 Asm Ip Holding B.V. Substrate processing method
CN112593212B (zh) 2019-10-02 2023-12-22 Asm Ip私人控股有限公司 通过循环等离子体增强沉积工艺形成拓扑选择性氧化硅膜的方法
CN112635282A (zh) 2019-10-08 2021-04-09 Asm Ip私人控股有限公司 具有连接板的基板处理装置、基板处理方法
KR20210042810A (ko) 2019-10-08 2021-04-20 에이에스엠 아이피 홀딩 비.브이. 활성 종을 이용하기 위한 가스 분배 어셈블리를 포함한 반응기 시스템 및 이를 사용하는 방법
KR20210043460A (ko) 2019-10-10 2021-04-21 에이에스엠 아이피 홀딩 비.브이. 포토레지스트 하부층을 형성하기 위한 방법 및 이를 포함한 구조체
US12009241B2 (en) 2019-10-14 2024-06-11 Asm Ip Holding B.V. Vertical batch furnace assembly with detector to detect cassette
TWI834919B (zh) 2019-10-16 2024-03-11 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 氧化矽之拓撲選擇性膜形成之方法
US11637014B2 (en) 2019-10-17 2023-04-25 Asm Ip Holding B.V. Methods for selective deposition of doped semiconductor material
KR20210047808A (ko) 2019-10-21 2021-04-30 에이에스엠 아이피 홀딩 비.브이. 막을 선택적으로 에칭하기 위한 장치 및 방법
KR20210050453A (ko) 2019-10-25 2021-05-07 에이에스엠 아이피 홀딩 비.브이. 기판 표면 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조
US11646205B2 (en) 2019-10-29 2023-05-09 Asm Ip Holding B.V. Methods of selectively forming n-type doped material on a surface, systems for selectively forming n-type doped material, and structures formed using same
KR20210054983A (ko) 2019-11-05 2021-05-14 에이에스엠 아이피 홀딩 비.브이. 도핑된 반도체 층을 갖는 구조체 및 이를 형성하기 위한 방법 및 시스템
US11501968B2 (en) 2019-11-15 2022-11-15 Asm Ip Holding B.V. Method for providing a semiconductor device with silicon filled gaps
KR20210062561A (ko) 2019-11-20 2021-05-31 에이에스엠 아이피 홀딩 비.브이. 기판의 표면 상에 탄소 함유 물질을 증착하는 방법, 상기 방법을 사용하여 형성된 구조물, 및 상기 구조물을 형성하기 위한 시스템
US11450529B2 (en) 2019-11-26 2022-09-20 Asm Ip Holding B.V. Methods for selectively forming a target film on a substrate comprising a first dielectric surface and a second metallic surface
CN112951697A (zh) 2019-11-26 2021-06-11 Asm Ip私人控股有限公司 基板处理设备
CN112885692A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
CN112885693A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
JP2021090042A (ja) 2019-12-02 2021-06-10 エーエスエム アイピー ホールディング ビー．ブイ． 基板処理装置、基板処理方法
KR20210070898A (ko) 2019-12-04 2021-06-15 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210078405A (ko) 2019-12-17 2021-06-28 에이에스엠 아이피 홀딩 비.브이. 바나듐 나이트라이드 층을 형성하는 방법 및 바나듐 나이트라이드 층을 포함하는 구조
US11527403B2 (en) 2019-12-19 2022-12-13 Asm Ip Holding B.V. Methods for filling a gap feature on a substrate surface and related semiconductor structures
KR102271030B1 (ko) * 2019-12-20 2021-07-01 서울대학교산학협력단 선택적 영역 성장을 이용한 cmos 소자의 제조 방법
KR20210089079A (ko) 2020-01-06 2021-07-15 에이에스엠 아이피 홀딩 비.브이. 채널형 리프트 핀
TW202140135A (zh) 2020-01-06 2021-11-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 氣體供應總成以及閥板總成
US11993847B2 (en) 2020-01-08 2024-05-28 Asm Ip Holding B.V. Injector
KR102675856B1 (ko) 2020-01-20 2024-06-17 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법 및 박막 표면 개질 방법
TW202130846A (zh) 2020-02-03 2021-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成包括釩或銦層的結構之方法
KR20210100010A (ko) 2020-02-04 2021-08-13 에이에스엠 아이피 홀딩 비.브이. 대형 물품의 투과율 측정을 위한 방법 및 장치
US11776846B2 (en) 2020-02-07 2023-10-03 Asm Ip Holding B.V. Methods for depositing gap filling fluids and related systems and devices
US11781243B2 (en) 2020-02-17 2023-10-10 Asm Ip Holding B.V. Method for depositing low temperature phosphorous-doped silicon
TW202203344A (zh) 2020-02-28 2022-01-16 荷蘭商Ａｓｍ Ｉｐ控股公司 專用於零件清潔的系統
US11876356B2 (en) 2020-03-11 2024-01-16 Asm Ip Holding B.V. Lockout tagout assembly and system and method of using same
KR20210116240A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 조절성 접합부를 갖는 기판 핸들링 장치
CN113394086A (zh) 2020-03-12 2021-09-14 Asm Ip私人控股有限公司 用于制造具有目标拓扑轮廓的层结构的方法
KR20210124042A (ko) 2020-04-02 2021-10-14 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법
TW202146689A (zh) 2020-04-03 2021-12-16 荷蘭商Ａｓｍ Ｉｐ控股公司 阻障層形成方法及半導體裝置的製造方法
TW202145344A (zh) 2020-04-08 2021-12-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於選擇性蝕刻氧化矽膜之設備及方法
US11821078B2 (en) 2020-04-15 2023-11-21 Asm Ip Holding B.V. Method for forming precoat film and method for forming silicon-containing film
US11996289B2 (en) 2020-04-16 2024-05-28 Asm Ip Holding B.V. Methods of forming structures including silicon germanium and silicon layers, devices formed using the methods, and systems for performing the methods
KR20210132605A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 냉각 가스 공급부를 포함한 수직형 배치 퍼니스 어셈블리
KR20210132600A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 바나듐, 질소 및 추가 원소를 포함한 층을 증착하기 위한 방법 및 시스템
CN113555279A (zh) 2020-04-24 2021-10-26 Asm Ip私人控股有限公司 形成含氮化钒的层的方法及包含其的结构
KR20210134226A (ko) 2020-04-29 2021-11-09 에이에스엠 아이피 홀딩 비.브이. 고체 소스 전구체 용기
KR20210134869A (ko) 2020-05-01 2021-11-11 에이에스엠 아이피 홀딩 비.브이. Foup 핸들러를 이용한 foup의 빠른 교환
KR20210141379A (ko) 2020-05-13 2021-11-23 에이에스엠 아이피 홀딩 비.브이. 반응기 시스템용 레이저 정렬 고정구
KR20210143653A (ko) 2020-05-19 2021-11-29 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210145078A (ko) 2020-05-21 2021-12-01 에이에스엠 아이피 홀딩 비.브이. 다수의 탄소 층을 포함한 구조체 및 이를 형성하고 사용하는 방법
KR20210145080A (ko) 2020-05-22 2021-12-01 에이에스엠 아이피 홀딩 비.브이. 과산화수소를 사용하여 박막을 증착하기 위한 장치
TW202201602A (zh) 2020-05-29 2022-01-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
TW202218133A (zh) 2020-06-24 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成含矽層之方法
TW202217953A (zh) 2020-06-30 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
TW202202649A (zh) 2020-07-08 2022-01-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
KR20220010438A (ko) 2020-07-17 2022-01-25 에이에스엠 아이피 홀딩 비.브이. 포토리소그래피에 사용하기 위한 구조체 및 방법
TW202204662A (zh) 2020-07-20 2022-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於沉積鉬層之方法及系統
US12040177B2 (en) 2020-08-18 2024-07-16 Asm Ip Holding B.V. Methods for forming a laminate film by cyclical plasma-enhanced deposition processes
KR20220027026A (ko) 2020-08-26 2022-03-07 에이에스엠 아이피 홀딩 비.브이. 금속 실리콘 산화물 및 금속 실리콘 산질화물 층을 형성하기 위한 방법 및 시스템
USD990534S1 (en) 2020-09-11 2023-06-27 Asm Ip Holding B.V. Weighted lift pin
USD1012873S1 (en) 2020-09-24 2024-01-30 Asm Ip Holding B.V. Electrode for semiconductor processing apparatus
US12009224B2 (en) 2020-09-29 2024-06-11 Asm Ip Holding B.V. Apparatus and method for etching metal nitrides
TW202229613A (zh) 2020-10-14 2022-08-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 於階梯式結構上沉積材料的方法
KR20220053482A (ko) 2020-10-22 2022-04-29 에이에스엠 아이피 홀딩 비.브이. 바나듐 금속을 증착하는 방법, 구조체, 소자 및 증착 어셈블리
TW202223136A (zh) 2020-10-28 2022-06-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於在基板上形成層之方法、及半導體處理系統
TW202235649A (zh) 2020-11-24 2022-09-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 填充間隙之方法與相關之系統及裝置
KR20220076343A (ko) 2020-11-30 2022-06-08 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치의 반응 챔버 내에 배열되도록 구성된 인젝터
CN112542482A (zh) * 2020-12-02 2021-03-23 海宁波恩斯坦生物科技有限公司 一种无源空腔型单晶FBAR与有源GaN HEMT的单片异质异构集成结构
CN114639631A (zh) 2020-12-16 2022-06-17 Asm Ip私人控股有限公司 跳动和摆动测量固定装置
TW202231903A (zh) 2020-12-22 2022-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 過渡金屬沉積方法、過渡金屬層、用於沉積過渡金屬於基板上的沉積總成
USD980813S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas flow control plate for substrate processing apparatus
USD1023959S1 (en) 2021-05-11 2024-04-23 Asm Ip Holding B.V. Electrode for substrate processing apparatus
USD981973S1 (en) 2021-05-11 2023-03-28 Asm Ip Holding B.V. Reactor wall for substrate processing apparatus
USD980814S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas distributor for substrate processing apparatus
USD990441S1 (en) 2021-09-07 2023-06-27 Asm Ip Holding B.V. Gas flow control plate

Family Cites Families (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4599789A (en) * 1984-06-15 1986-07-15 Harris Corporation Process of making twin well VLSI CMOS
US4619033A (en) * 1985-05-10 1986-10-28 Rca Corporation Fabricating of a CMOS FET with reduced latchup susceptibility
US5155571A (en) * 1990-08-06 1992-10-13 The Regents Of The University Of California Complementary field effect transistors having strained superlattice structure
JPH07115137A (ja) * 1993-10-20 1995-05-02 Hitachi Ltd 半導体装置の製造方法
JPH0823797A (ja) 1994-07-08 1996-01-30 Komatsu Zenoah Co 樹木移植装置
JP3761918B2 (ja) * 1994-09-13 2006-03-29 株式会社東芝 半導体装置の製造方法
WO1996015550A1 (en) * 1994-11-10 1996-05-23 Lawrence Semiconductor Research Laboratory, Inc. Silicon-germanium-carbon compositions and processes thereof
US6445043B1 (en) * 1994-11-30 2002-09-03 Agere Systems Isolated regions in an integrated circuit
JP3372158B2 (ja) * 1996-02-09 2003-01-27 株式会社東芝 半導体装置及びその製造方法
US6051471A (en) * 1996-09-03 2000-04-18 Advanced Micro Devices, Inc. Method for making asymmetrical N-channel and symmetrical P-channel devices
JP3272966B2 (ja) * 1996-09-17 2002-04-08 株式会社東芝 半導体装置
US6399970B2 (en) 1996-09-17 2002-06-04 Matsushita Electric Industrial Co., Ltd. FET having a Si/SiGeC heterojunction channel
JPH10270685A (ja) * 1997-03-27 1998-10-09 Sony Corp 電界効果トランジスタとその製造方法、半導体装置とその製造方法、その半導体装置を含む論理回路および半導体基板
US5891769A (en) * 1997-04-07 1999-04-06 Motorola, Inc. Method for forming a semiconductor device having a heteroepitaxial layer
AU8369398A (en) * 1997-07-11 1999-02-08 Telefonaktiebolaget Lm Ericsson (Publ) A process for manufacturing ic-components to be used at radio frequencies
US6200866B1 (en) * 1998-02-23 2001-03-13 Sharp Laboratories Of America, Inc. Use of silicon germanium and other alloys as the replacement gate for the fabrication of MOSFET
JP4258034B2 (ja) * 1998-05-27 2009-04-30 ソニー株式会社 半導体装置及び半導体装置の製造方法
JP2000068389A (ja) * 1998-08-25 2000-03-03 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2000243854A (ja) 1999-02-22 2000-09-08 Toshiba Corp 半導体装置及びその製造方法
US6350993B1 (en) * 1999-03-12 2002-02-26 International Business Machines Corporation High speed composite p-channel Si/SiGe heterostructure for field effect devices
JP4521542B2 (ja) * 1999-03-30 2010-08-11 ルネサスエレクトロニクス株式会社 半導体装置および半導体基板
US6174775B1 (en) * 1999-06-25 2001-01-16 Taiwan Semiconductor Manufacturing Company Method for making a dual gate structure for CMOS device
JP2001044425A (ja) * 1999-07-30 2001-02-16 Hitachi Ltd 半導体装置
TW426940B (en) * 1999-07-30 2001-03-21 United Microelectronics Corp Manufacturing method of MOS field effect transistor
JP2001160594A (ja) * 1999-09-20 2001-06-12 Toshiba Corp 半導体装置
US6339232B1 (en) * 1999-09-20 2002-01-15 Kabushika Kaisha Toshiba Semiconductor device
JP2001338988A (ja) * 2000-05-25 2001-12-07 Hitachi Ltd 半導体装置及びその製造方法
JP2002359247A (ja) * 2000-07-10 2002-12-13 Canon Inc 半導体部材、半導体装置およびそれらの製造方法
US6429061B1 (en) * 2000-07-26 2002-08-06 International Business Machines Corporation Method to fabricate a strained Si CMOS structure using selective epitaxial deposition of Si after device isolation formation
DE60125993T2 (de) * 2000-09-28 2007-10-18 Ricoh Co., Ltd. Optisches Aufzeichnungsmedium, Verfahren zu dessen Herstellung und Verfahren und Vorrichtung zum Aufzeichnen auf oder Lesen von diesem Medium
US6844227B2 (en) 2000-12-26 2005-01-18 Matsushita Electric Industrial Co., Ltd. Semiconductor devices and method for manufacturing the same
KR100385857B1 (ko) * 2000-12-27 2003-06-02 한국전자통신연구원 SiGe MODFET 소자 제조방법
JP2002280568A (ja) * 2000-12-28 2002-09-27 Toshiba Corp 半導体装置及びその製造方法
US6306715B1 (en) * 2001-01-08 2001-10-23 Chartered Semiconductor Manufacturing Ltd. Method to form smaller channel with CMOS device by isotropic etching of the gate materials
WO2002071495A1 (en) * 2001-03-02 2002-09-12 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed cmos electronics and high speed analog circuits
GB2373256B (en) * 2001-03-14 2005-03-30 Du Pont Fabrics comprising melt spun yarns having high lustre
US6531324B2 (en) * 2001-03-28 2003-03-11 Sharp Laboratories Of America, Inc. MFOS memory transistor & method of fabricating same
US6348386B1 (en) * 2001-04-16 2002-02-19 Motorola, Inc. Method for making a hafnium-based insulating film
JP3875040B2 (ja) * 2001-05-17 2007-01-31 シャープ株式会社 半導体基板及びその製造方法ならびに半導体装置及びその製造方法
JP2002343790A (ja) * 2001-05-21 2002-11-29 Nec Corp 金属化合物薄膜の気相堆積方法及び半導体装置の製造方法
US6717213B2 (en) * 2001-06-29 2004-04-06 Intel Corporation Creation of high mobility channels in thin-body SOI devices
JP4034627B2 (ja) * 2001-09-28 2008-01-16 テキサス インスツルメンツ インコーポレイテツド 集積回路及びその製造方法
US6703271B2 (en) * 2001-11-30 2004-03-09 Taiwan Semiconductor Manufacturing Company Complementary metal oxide semiconductor transistor technology using selective epitaxy of a strained silicon germanium layer
US6600170B1 (en) * 2001-12-17 2003-07-29 Advanced Micro Devices, Inc. CMOS with strained silicon channel NMOS and silicon germanium channel PMOS
US6858500B2 (en) * 2002-01-16 2005-02-22 Fuji Electric Co., Ltd. Semiconductor device and its manufacturing method
US6649492B2 (en) * 2002-02-11 2003-11-18 International Business Machines Corporation Strained Si based layer made by UHV-CVD, and devices therein
AU2003238963A1 (en) 2002-06-07 2003-12-22 Amberwave Systems Corporation Semiconductor devices having strained dual channel layers
US6764908B1 (en) * 2002-06-19 2004-07-20 Advanced Micro Devices, Inc. Narrow width CMOS devices fabricated on strained lattice semiconductor substrates with maximized NMOS and PMOS drive currents
US6878611B2 (en) * 2003-01-02 2005-04-12 International Business Machines Corporation Patterned strained silicon for high performance circuits
US6878592B1 (en) * 2003-01-14 2005-04-12 Advanced Micro Devices, Inc. Selective epitaxy to improve silicidation
US6734072B1 (en) * 2003-03-05 2004-05-11 Chartered Semiconductor Manufacturing Ltd. Method of fabricating a MOSFET device using a spike rapid thermal oxidation procedure
US6955952B2 (en) * 2003-03-07 2005-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Strain balanced structure with a tensile strained silicon channel and a compressive strained silicon-germanium channel for CMOS performance enhancement
US6963078B2 (en) * 2003-03-15 2005-11-08 International Business Machines Corporation Dual strain-state SiGe layers for microelectronics
US7247534B2 (en) * 2003-11-19 2007-07-24 International Business Machines Corporation Silicon device on Si:C-OI and SGOI and method of manufacture
US7662689B2 (en) 2003-12-23 2010-02-16 Intel Corporation Strained transistor integration for CMOS

Also Published As

Publication number Publication date
KR20060103936A (ko) 2006-10-04
US20130153965A1 (en) 2013-06-20
TW200527684A (en) 2005-08-16
JP2011142325A (ja) 2011-07-21
US7662689B2 (en) 2010-02-16
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