JP2000068389A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2000068389A JP10239189A JP23918998A JP2000068389A JP 2000068389 A JP2000068389 A JP 2000068389A JP 10239189 A JP10239189 A JP 10239189A JP 23918998 A JP23918998 A JP 23918998A JP 2000068389 A JP2000068389 A JP 2000068389A
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圭一 山田
Hikari Kawashima
光 川島
Keiichi Higashiya
恵市 東谷
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Abstract

(57)【要約】 【課題】 本発明は同一チップ内に高耐圧のトランジス
タと低耐圧のトランジスタとを備える半導体装置に関
し、耐圧の異なる複数のトランジスタのそれぞれに、適
当なしきい電圧値と、ホットキャリアを抑制するうえで
好適な特性とを付与することを目的とする。 【解決手段】 同一チップ内に低耐圧ＮＭＯＳ１２と高
耐圧ＮＭＯＳ１４とを設ける。低耐圧ＮＭＯＳ１２のチ
ャネル領域１０２の両側に形成されるＬＤＤエクステン
ション（ＬＤＤＥＸ）１０６と、高耐圧ＮＭＯＳ１４の
チャネル領域１０４の両側に形成されるＬＤＤＥＸ１０
８とに、異なる不純物プロファイルを与える（Ｐａ≠Ｐ
ｂ）。それらの不純物プロファイルＰａおよびＰｂは、
それぞれのＭＯＳのしきい値電圧を適正値とし、かつ、
それぞれのＭＯＳ内のホットキャリアの発生を有効に抑
制するプロファイルとする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係り、特に、同一チップ内に高耐圧のト
ランジスタと低耐圧のトランジスタとを備える半導体装
置およびその製造方法に関する。
【０００２】
【従来の技術】図５７は、同一チップ内に高耐圧トラン
ジスタと低耐圧トランジスタとを備える半導体装置従来
の半導体装置１０の断面図を示す。半導体装置１０は、
ＮチャネルＭＯＳトランジスタ（ＮＭＯＳ）１２および
１４、および、ＰチャネルＭＯＳトランジスタ（ＰＭＯ
Ｓ）１６および１８を備えている。ＮＭＯＳ１２および
ＰＭＯＳ１６は低い電圧（例えば１．８Ｖ）で駆動され
る耐圧の低いトランジスタである。一方、ＮＭＯＳ１４
およびＰＭＯＳ１８は高い電圧（例えば３．３Ｖ）で駆
動される耐圧の高いトランジスタである。
【０００３】耐圧の低いＮＭＯＳ１２およびＰＭＯＳ１
６（以下、「低耐圧ＭＯＳ」と称す）は、例えば論理回
路のように、半導体装置１０の内部のみで信号を授受す
る回路の一部として用いられる。低耐圧ＭＯＳ１２およ
び１６は、それぞれ、膜厚の薄いゲート酸化膜２０およ
び２２を備えている。一方、耐圧の高いＮＭＯＳ１４お
よびＰＭＯＳ１８（以下、「高耐圧ＭＯＳ」と称す）
は、半導体装置１０と外部回路とのインターフェース等
の一部として用いられる。高耐圧ＭＯＳ１４および１８
は、それぞれ、膜厚の厚いゲート酸化膜２４および２６
を備えている。
【０００４】ＮＭＯＳ１２および１４のゲート酸化膜２
０および２４の下部には、それぞれＰ型半導体に調整さ
れたチャネル領域２８および３０が形成されている。チ
ャネル領域２８および３０の両側には、それぞれ、Ｎ型
半導体に調整されたＬＤＤ（Lightly Doped Drain）エ
クステンション部（ＬＤＤＥＸ）３２および３４、およ
び、Ｎ型半導体に調整されたソースドレイン（Ｓ／Ｄ）
３６および３８が形成されている。ＬＤＤＥＸ３２およ
び３４は、Ｓ／Ｄ３６および３８に比して不純物濃度が
低くなるように形成されている。
【０００５】また、ＰＭＯＳ１６および１８のゲート酸
化膜２２および２６の下部には、それぞれＮ型半導体に
調整されたチャネル領域４０および４２が形成されてい
る。チャネル領域４０および４２の両側には、それぞ
れ、Ｐ型半導体に調整されたＬＤＤＥＸ４４および４
６、および、Ｐ型半導体に調整されたＳ／Ｄ４８および
５０が形成されている。ＬＤＤＥＸ４４および４６は、
Ｓ／Ｄ４８および５０に比して不純物濃度が低くなるよ
うに形成されている。
【０００６】図５７において、ＰA-A，ＰB-B，ＰC-Cお
よびＰD-Dは、それぞれ、図５７に示すA-A部、B-B部、C
-C部およびD-D部における不純物プロファイル、すなわ
ち、チャネル領域２８，３０，４０および４２における
深さ方向の不純物プロファイルを示す。また、図５７に
おいて、Ｐａ，Ｐｂ，ＰｃおよびＰｄは、それぞれ、Ｌ
ＤＤＥＸ３２，３４，４４および４６における不純物プ
ロファイルを示す。図５７に示す如く、従来の半導体装
置１０においては、同一伝導型のトランジスタが、チャ
ネル領域において異なる不純物プロファイルを有し（Ｐ
A-A≠ＰB-B、ＰC-C≠ＰD-D）、かつ、ＬＤＤＥＸにおい
て等しい不純物プロファイルを有している（Ｐａ＝Ｐ
ｂ、Ｐｃ＝Ｐｄ）。
【０００７】半導体装置１０において、低耐圧ＭＯＳ１
２および１６と高耐圧ＭＯＳ１４および１８には、それ
ぞれ、適当なしきい値電圧を付与することが必要であ
る。従来の半導体装置１０は、上記の如く、低耐圧ＭＯ
Ｓ１２および１６のチャネル領域２８および４０と、高
耐圧ＭＯＳ１４および１８のチャネル領域３０および４
２とに、それぞれ異なる不純物プロファイルを付与する
ことで、個々のトランジスタに要求されるしきい値電圧
を実現している。
【０００８】次に、図５８乃至図６３を参照して、従来
の半導体装置１０の製造方法について説明する。図５８
は、半導体装置１０の基板５２の断面図を示す。図５８
において、基板５２には、トランジスタが形成される活
性領域を区分する分離酸化膜５３が形成されている。図
５８に示される４つの活性領域には、以下の工程が実行
されることにより、左から順に、ＮＭＯＳ１２、ＮＭＯ
Ｓ１４、ＰＭＯＳ１６およびＰＭＯＳ１８が形成され
る。以下、それらの活性領域を、それぞれ、「低耐圧Ｎ
ＭＯＳ領域５４」、「高耐圧ＮＭＯＳ領域５６」、「低
耐圧ＰＭＯＳ領域５８」、および、「高耐圧ＮＭＯＳ領
域６０」と称す。
【０００９】図５９（Ａ）乃至図５９（Ｄ）は、基板５
２のＰＭＯＳ領域５８および６０に、Ｎ型半導体のアイ
ランド（Ｎ型アイランド）６２および６４を形成する処
理を説明するための断面図を示す。Ｎ型アイランド６２
および６４の形成工程では、先ず、図５９（Ａ）および
５７（Ｂ）に示す如く、双方のＰＭＯＳ領域５８および
６０に、同一の条件でＰイオンおよびＡｓイオンが注入
される。次に、図５９（Ｃ）および５７（Ｄ）に示す如
く、双方のＰＭＯＳ領域５８および６０に、異なる条件
でＡｓイオンが注入される。上記の処理が実行されるこ
とにより、基板５２上に不純物プロファイルの異なる２
つのＮ型アイランド６２および６４が形成される。
【００１０】図６０（Ａ）乃至図６０（Ｄ）は、基板５
２のＮＭＯＳ領域５４および５６に、Ｐ型半導体のアイ
ランド（Ｐ型アイランド）６６および６８を形成する処
理を説明するための断面図を示す。Ｐ型アイランド６６
および６８の形成工程では、先ず、図６０（Ａ）および
５８（Ｂ）に示す如く、双方のＮＭＯＳ領域５４および
５６に、同一の条件でＢイオンが注入される。次に、図
６０（Ｃ）および５８（Ｄ）に示す如く、双方のＮＭＯ
Ｓ領域５４および５６に、異なる条件でＢイオンが注入
される。上記の処理が実行されることにより、基板５２
上に不純物プロファイルの異なる２つのＰ型アイランド
６６および６８が形成される。
【００１１】図６１（Ａ）乃至図６１（Ｃ）は、アイラ
ンド６２〜６８の中にＬＤＤ部を形成する処理を説明す
るための断面図を示す。ＬＤＤ部の形成工程では、先
ず、図６１（Ａ）に示す如く、低耐圧ＮＭＯＳ領域５４
および低耐圧ＰＭＯＳ領域５８の表面に、膜厚の薄い酸
化膜７０および７２が形成されると共に、高耐圧ＮＭＯ
Ｓ５６および高耐圧ＰＭＯＳ６０の表面に膜厚の厚い酸
化膜７４および７６が形成される。次に、それらの酸化
膜７０〜７６の上部に、ゲート電極７８が形成される。
【００１２】ＬＤＤ部の形成工程では、次に、図６１
（Ｂ）に示す如く、低耐圧ＮＭＯＳ領域５４および高耐
圧ＮＭＯＳ領域５６に、酸化膜７０および７２の上部か
ら、同一の条件でＡｓイオンが注入される。上記の処理
が実行されると、ゲート電極７８の下部に、アイランド
６６および６８自身の不純物プロファイルを有するチャ
ネル領域２８および３０が形成されると共に、チャネル
領域２８および３０の両側に、比較的低い不純物濃度を
有するＬＤＤ部８０および８２が形成される。
【００１３】ＬＤＤ部の形成工程では、次に、図６１
（Ｃ）に示す如く、低耐圧ＰＭＯＳ領域５８および高耐
圧ＰＭＯＳ領域６０に、酸化膜７４および７６の上部か
ら、同一の条件でＢイオンが注入される。上記の処理が
実行されると、ゲート電極７８の下部に、アイランド６
２または６４自身の不純物プロファイルを有するチャネ
ル領域４０および４２が形成されると共に、チャネル領
域４０および４２の両側に、それぞれ、比較的低い不純
物濃度を有するＬＤＤ部８４および８６が形成される。
【００１４】図６２（Ａ）乃至図６２（Ｃ）は、アイラ
ンド６２〜６８の中にＳ／Ｄ３６，３８，４８および５
０を形成する処理を説明するための断面図を示す。Ｓ／
Ｄの形成工程では、先ず、図６２（Ａ）に示す如く、酸
化膜７０〜７６の上部に、ゲート電極７８を取り囲むサ
イドウォール８８が形成される。
【００１５】ＬＤＤ部の形成工程では、次に、図６２
（Ｂ）に示す如く、低耐圧ＮＭＯＳ領域５４および高耐
圧ＮＭＯＳ領域５６に、酸化膜７０および７２の上部か
ら、同一の条件でＡｓイオンが注入される。上記の処理
が実行されると、サイドウォール８８の下部に、ＬＤＤ
部８０および８２の不純物プロファイルを有するＬＤＤ
ＥＸ３２および３４が形成されると共に、それらの外側
に、ＬＤＤＥＸ３２および３４に比して高い不純物濃度
を有するＳ／Ｄ３６および３８が形成される。
【００１６】ＬＤＤ部の形成工程では、次に、図６２
（Ｃ）に示す如く、低耐圧ＰＭＯＳ領域５８および高耐
圧ＰＭＯＳ領域６０に、酸化膜７４および７６の上部か
ら、同一の条件でＢイオンが注入される。上記の処理が
実行されると、サイドウォール８８の下部に、ＬＤＤ部
８４および８６の不純物プロファイルを有するＬＤＤＥ
Ｘ４４および４６が形成されると共に、それらの外側
に、ＬＤＤＥＸ４４および４６に比して高い不純物濃度
を有するＳ／Ｄ４８および５０が形成される。
【００１７】上述の如く、従来の半導体装置１０の製造
過程では、低耐圧ＭＯＳ１２および１６のＬＤＤＥＸ３
２および４４と、高耐圧ＭＯＳ１４および１８のＬＤＤ
ＥＸ３４および４６が、同一の条件により形成される。
また、低耐圧ＭＯＳ１２および１６のＳ／Ｄ３６および
４８が、高耐圧ＭＯＳ１４および１８のＳ／Ｄ３８およ
び５０と同一の条件により製造される。このため、従来
の半導体装置１０によれば、ＬＤＤＥＸ３２、３４、４
４および４６、および、Ｓ／Ｄ３６、３８、４８および
５０を比較的容易な工程で形成することができる。
【００１８】図６３（Ａ）乃至図６３（Ｄ）は、半導体
装置１０の製造過程において実行される他の処理の内容
を説明するための図を示す。上記の如くＳ／Ｄ３６，３
８，４８および５０が形成されると、図６３（Ａ）に示
す如く、それらの上部の酸化膜が除去される。次いで、
図６３（Ｂ）に示す如く、Ｓ／Ｄ３６，３８，４８およ
び５０の表面にサリサイド９０が形成される。次に、図
６３（Ｃ）に示す如く、基板５２の上部に酸化膜９２が
形成される。図６３（Ｄ）に示す如く、酸化膜９２に
は、サリサイド９０の表面に通じるコンタクトホール９
４が形成される。以後、コンタクトホール９４の内部に
コンタクトを形成し、コンタクトの上部に金属配線を形
成することにより図５７に示す半導体装置１０が製造さ
れる。
【００１９】従来の製造方法によれば、低耐圧ＮＭＯＳ
領域５４のアイランド６６の不純物プロファイルと、高
耐圧ＮＭＯＳ領域５６の不純物プロファイルとを、別個
独立に調整することができる。低耐圧ＮＭＯＳ１２のチ
ャネル領域２８、および、高耐圧ＮＭＯＳ１４のチャネ
ル領域３０には、それぞれ、アイランド６６および６８
自身の不純物プロファイルが反映される。従って、従来
の製造方法によれば、それらの不純物プロファイルを適
当に調整することで、低耐圧ＮＭＯＳ１２のしきい値電
圧および高耐圧ＮＭＯＳ１４のしきい値電圧を、それぞ
れ適当な値に設定することができる。同様に、従来の製
造方法によれば、低耐圧ＰＭＯＳ１６のしきい値電圧お
よび高耐圧ＮＭＯＳ１８のしきい値電圧を、それぞれ適
当な値に設定することができる。
【００２０】
【発明が解決しようとする課題】ＭＯＳトランジスタの
チャネルは、半導体装置の微細化が進むに連れて短縮さ
れる。また、ＭＯＳトランジスタのチャネルが短くなる
と、チャネルとソース・ドレインとの境界部近傍に高い
電界が発生し易くなり、その結果、チャネルの内部にホ
ットキャリアが生じ易くなる。ゲート酸化膜の耐久性
は、チャネルの内部で生じたホットキャリアの注入を受
けることにより劣化する。このため、微細化された半導
体装置の内部でゲート酸化膜の耐久性を十分に確保する
ためには、ソース・ドレイン端部近傍における不純物プ
ロファイルを、個々のＭＯＳトランジスタについて精度
良く最適化することが必要である。
【００２１】しかし、従来の半導体装置１０の製造方法
では、低耐圧ＭＯＳ１２および１６のＬＤＤ部８０およ
び８２に対する不純物イオンの注入と、高耐圧ＭＯＳ１
４および１８のＬＤＤ部８４および８６に対する不純物
イオンの注入とが同一の条件で実行される。従って、従
来の製造方法によっては、低耐圧ＭＯＳ１２および１６
のＬＤＤＥＸ３２および４４の不純物プロファイルと、
高耐圧ＭＯＳ１４および１８のＬＤＤＥＸ３４および４
６の不純物プロファイルとを、別個独立に調整すること
ができない。このため、従来の製造方法によっては、低
耐圧ＭＯＳ１２および１６と、高耐圧ＭＯＳ１４および
１８の双方において、ホットキャリアを抑制するうえで
最適な状態を実現することができなかった。
【００２２】本発明は、上記のような課題を解決するた
めになされたもので、耐圧の異なる複数のトランジスタ
のそれぞれが、所望のしきい電圧値を有し、かつ、ホッ
トキャリアを抑制するうえで理想的な不純物プロファイ
ルを有する半導体装置を提供することを目的とする。ま
た、本発明は、耐圧の異なる複数のトランジスタのそれ
ぞれが、所望のしきい電圧値を有し、かつ、ホットキャ
リアを抑制するうえで理想的な不純物プロファイルを有
する半導体装置を製造するうえで好適な製造方法を提供
することを第２の目的とする。
【００２３】
【課題を解決するための手段】本発明の請求項１に係る
半導体装置は、同一チップ内に低耐圧ＭＯＳトランジス
タと高耐圧ＭＯＳトランジスタとを備える半導体装置で
あって、前記低耐圧ＭＯＳトランジスタが、第１の膜厚
を有する第１ゲート酸化膜と、前記第１ゲート酸化膜の
下部に形成される第１チャネル領域と、前記第１チャネ
ル領域の両側に形成される第１ソースドレインとを備
え、前記高耐圧ＭＯＳトランジスタが、前記第１の膜厚
に比して大きな第２の膜厚を有する第２ゲート酸化膜
と、前記第２ゲート酸化膜の下部に形成される第２チャ
ネル領域と、前記第２チャネル領域の両側に形成される
第２ソースドレインとを備え、前記第１ソースドレイン
の前記第１チャネル領域側の端部と、前記第２ソースド
レインの前記第２チャネル領域側の端部とが、それぞ
れ、異なる不純物プロファイルを有すると共に、前記第
１ソースドレインの前記第１チャネル領域側の端部の接
合深さ、および、前記第２ソースドレインの前記第２チ
ャネル領域側の端部の接合深さが、共に１μｍ以下であ
ることを特徴とするものである。
【００２４】本発明の請求項２に係る半導体装置は、前
記第１チャネル領域と、前記第２チャネル領域とが、互
いに同一の不純物プロファイルを有することを特徴とす
るものである。
【００２５】本発明の請求項３に係る半導体装置は、前
記第１チャネル領域と、前記第２チャネル領域とが、互
いに異なる不純物プロファイルを有することを特徴とす
るものである。
【００２６】本発明の請求項４に係る半導体装置は、同
一チップ内に低耐圧ＭＯＳトランジスタと高耐圧ＭＯＳ
トランジスタとを備える半導体装置であって、前記低耐
圧ＭＯＳトランジスタが、第１のしきい値電圧を有する
第１低耐圧ＭＯＳトランジスタと、前記第１のしきい値
電圧と異なる第２のしきい値電圧を有する第２低耐圧Ｍ
ＯＳトランジスタとを備え、前記第１低耐圧ＭＯＳトラ
ンジスタが、前記第１のしきい値電圧を実現するための
不純物プロファイルを有する第１しきい値用チャネル領
域を備え、前記第２低耐圧ＭＯＳトランジスタが、前記
第２のしきい値電圧を実現するための不純物プロファイ
ルを有する第２しきい値用チャネル領域を備え、前記高
耐圧ＭＯＳトランジスタが、前記第１しきい値用チャネ
ル領域および前記第２しきい値用チャネル領域の一方と
同一の不純物プロファイルを有するチャネル領域を備え
ることを特徴とするものである。
【００２７】本発明の請求項５に係る半導体装置は、同
一チップ内に低耐圧ＭＯＳトランジスタと高耐圧ＭＯＳ
トランジスタとを備える半導体装置であって、前記低耐
圧ＭＯＳトランジスタが、第１のしきい値電圧を有する
第１低耐圧ＭＯＳトランジスタと、前記第１のしきい値
電圧と異なる第２のしきい値電圧を有する第２低耐圧Ｍ
ＯＳトランジスタとを備え、前記第１低耐圧ＭＯＳトラ
ンジスタ、前記第２低圧ＭＯＳトランジスタ、および、
前記高耐圧ＭＯＳトランジスタが、それぞれ、互いに同
一の不純物プロファイルを有するチャネル領域を備え、
前記第１低耐圧ＭＯＳトランジスタが、前記第１のしき
い値電圧を実現するための不純物プロファイルを前記チ
ャネル領域側の端部に有する第１しきい値用ソースドレ
インを備え、前記第２低耐圧ＭＯＳトランジスタが、前
記第２のしきい値電圧を実現するための不純物プロファ
イルを前記チャネル領域側の端部に有する第２しきい値
用ソースドレインを備え、前記高耐圧ＭＯＳトランジス
タが、前記第１しきい値用ソースドレインおよび前記第
２しきい値用ソースドレインの一方と同一の不純物プロ
ファイルを前記チャネル領域側の端部に有するソースド
レインを備えることを特徴とするものである。
【００２８】本発明の請求項６に係る半導体装置の製造
方法は、同一チップ内に低耐圧ＭＯＳトランジスタと高
耐圧ＭＯＳトランジスタとを備える半導体装置の製造方
法であって、基板の表面に、前記低耐圧ＭＯＳトランジ
スタを形成すべき低耐圧ＭＯＳ領域と、前記高耐圧ＭＯ
Ｓトランジスタを形成すべき高耐圧ＭＯＳ領域とを形成
する工程と、前記低耐圧ＭＯＳ領域の一部に、第１の膜
厚を有する第１ゲート酸化膜を形成する工程と、前記高
耐圧ＭＯＳ領域の一部に、前記第１の膜厚に比して大き
な第２の膜厚を有する第２ゲート酸化膜を形成する工程
と、前記第１ゲート酸化膜の下部に第１チャネル領域が
形成され、かつ、第１チャネル領域の両側に接合深さが
１μｍ以下の第１ソースドレインが形成されるように、
前記第１ゲート酸化膜の上方から第１の条件で不純物を
注入する工程と、前記第２ゲート酸化膜の下部に第２チ
ャネル領域が形成され、かつ、第２チャネル領域の両側
に接合深さが１μｍ以下の第２ソースドレインが形成さ
れるように、前記第２ゲート酸化膜の上方から第２の条
件で不純物を注入する工程と、を有することを特徴とす
る。
【００２９】本発明の請求項７に係る半導体装置の製造
方法は、前記第１チャネル領域と、前記第２チャネル領
域とに同一の不純物プロファイルが形成されるように、
前記高耐圧ＭＯＳ領域と、前記低耐圧ＭＯＳ領域とに、
同一の条件で不純物を注入する工程を含むことを特徴と
するものである。
【００３０】本発明の請求項８に係る半導体装置の製造
方法は、前記第１チャネル領域と、前記第２チャネル領
域とに異なる不純物プロファイルが形成されるように、
前記高耐圧ＭＯＳ領域と、前記低耐圧ＭＯＳ領域とに、
異なる条件で不純物を注入する工程を含むことを特徴と
するものである。
【００３１】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。尚、各図において共通す
る要素には、同一の符号を付して重複する説明を省略す
る。
【００３２】実施の形態１．図１は、本発明の実施の形
態１の半導体装置１００の断面図を示す。本実施形態の
半導体装置１００は、同一チップ内に、低いゲート耐圧
を有するＮチャネルＭＯＳトランジスタ（低耐圧ＮＭＯ
Ｓ）１２およびＰチャネルＭＯＳトランジスタ（低耐圧
ＰＭＯＳ）１６、および、高いゲート耐圧を有するＮチ
ャネルＭＯＳトランジスタ（高耐圧ＮＭＯＳ）１４およ
びＰチャネルＭＯＳトランジスタ（高耐圧ＰＭＯＳ）１
８を備えている。
【００３３】低耐圧ＮＭＯＳ１２および低耐圧ＰＭＯＳ
１６は、例えば半導体装置１００に内蔵される論理回路
のように、半導体装置１００の内部のみで信号を授受す
る回路の一部として用いられる。以下、これらを総称す
る場合には「低耐圧ＭＯＳ１２および１６」と称す。低
耐圧ＭＯＳ１２および１６は、低い電圧（例えば１．８
Ｖ）で駆動されるトランジスタであり、薄い膜厚（３．
０ｎｍ）を有するゲート酸化膜２０および２２を備えて
いる。低耐圧ＭＯＳ１２および１６には、高速動作を可
能とすべく十分な電流駆動能力を有すること、および、
オフ状態での電流リーク量を十分に抑制し得ること等が
要求される。
【００３４】高耐圧ＮＭＯＳ１４および高耐圧ＰＭＯＳ
１８は、半導体装置１００と外部回路とのインターフェ
ース等の一部として用いられる。以下、これらを総称す
る場合には「高耐圧ＭＯＳ１４および１８」と称す。高
耐圧ＭＯＳ１４および１８には、高い電圧（例えば３．
３Ｖ）で駆動される耐圧の高いトランジスタであり、厚
い膜厚（７．５ｎｍ）を有するゲート酸化膜２４および
２６を備えている。
【００３５】ＮＭＯＳ１２および１４のゲート酸化膜２
０および２４の下部には、それぞれＰ型半導体に調整さ
れたチャネル領域１０２および１０４が形成されてい
る。チャネル領域１０２および１０４の両側には、それ
ぞれ、Ｎ型半導体に調整されたＬＤＤエクステンション
部（ＬＤＤＥＸ）１０６および１０８、および、Ｎ型半
導体に調整されたソースドレイン（Ｓ／Ｄ）３６および
３８が形成されている。ＬＤＤＥＸ１０６および１０８
は、Ｓ／Ｄ３６および３８に比して不純物濃度が低くな
るように形成されている。
【００３６】また、ＰＭＯＳ１６および１８のゲート酸
化膜２２および２６の下部には、それぞれＮ型半導体に
調整されたチャネル領域１１０および１１２が形成され
ている。チャネル領域１１０および１１２の両側には、
それぞれ、Ｐ型半導体に調整されたＬＤＤＥＸ１１４お
よび１１６、および、Ｐ型半導体に調整されたＳ／Ｄ４
８および５０が形成されている。ＬＤＤＥＸ１１４およ
び１１６は、Ｓ／Ｄ４８および５０に比して不純物濃度
が低くなるように形成されている。
【００３７】図１において、ＰA-A，ＰB-B，ＰC-Cおよ
びＰD-Dは、それぞれ、図１に示すA-A部、B-B部、C-C部
およびD-D部における不純物プロファイル、すなわち、
チャネル領域１０２，１０４，１１０および１１２にお
ける深さ方向の不純物プロファイルを示す。また、図１
において、Ｐａ，Ｐｂ，ＰｃおよびＰｄは、それぞれ、
ＬＤＤＥＸ１０６，１０８，１１４および１１６におけ
る不純物プロファイルを示す。本実施形態の半導体装置
１００は、図１に示す如く、同一伝導型のトランジスタ
が、チャネル領域において同一の不純物プロファイルを
有し（ＰA-A＝ＰB-B、ＰC-C＝ＰD-D）、かつ、ＬＤＤＥ
Ｘにおいて異なる不純物プロファイルを有している（Ｐ
ａ≠Ｐｂ、Ｐｃ≠Ｐｄ）点に特徴を有している。
【００３８】半導体装置１００において、低耐圧ＭＯＳ
１２および１６と高耐圧ＭＯＳ１４および１８には、そ
れぞれ、適当なしきい値電圧を付与することが必要であ
る。本実施形態の半導体装置１００は、上記の如く、低
耐圧ＭＯＳ１２および１６のＬＤＤＥＸ１０６および１
０８と、高耐圧ＭＯＳ１４および１８のＬＤＤＥＸ１１
４および１１６とに、それぞれ異なる不純物プロファイ
ルを付与することで、個々のトランジスタに要求される
しきい値電圧を実現している。
【００３９】また、半導体装置１００において、ＬＤＤ
ＥＸ１０６，１０８，１１４および１１６の接合深さ
は、１μｍ以下に設定されている。ＮＭＯＳ１２および
１４、および、ＰＭＯＳ１６および１８は、ホットキャ
リアの発生を抑制するためにチャネル領域１０２，１０
４，１１０および１１２の端部付近の不純物プロファイ
ルを最適化する必要が生ずる程度に微細化されている。
このように微細化されたＭＯＳトランジスタにおいて、
安定した特性を得るためには、ＬＤＤＥＸ１０６，１０
８，１１４および１１６に含まれる不純物の、チャネル
領域１０２，１０４，１１０および１１２への過度の拡
散を防止することが必要である。
【００４０】ＬＤＤＥＸ１０６，１０８，１１４および
１１６に含まれる不純物の、チャネル領域１０２，１０
４，１１０および１１２への拡散は、ＬＤＤＥＸ１０
６，１０８，１１４および１１６の接合深さを１μｍ以
下とすることで有効に防止することができる。このた
め、本実施形態の半導体装置１００によれば、ＭＯＳト
ランジスタ１２，１４，１６および１８が安定した特性
を示す上で好適な状況を形成することができる。
【００４１】次に、図２乃至図９を参照して、本実施形
態の半導体装置１００の製造方法について説明する。図
２は、半導体装置１００の基板５２の断面図を示す。半
導体装置１００の製造過程では、先ず、図２に示す如
く、基板５２の上部に３００nmの膜厚で分離酸化膜５３
が形成される（ステップ１）。基板５２の表面領域は、
分離酸化膜５３により、低耐圧ＮＭＯＳ領域５４、高耐
圧ＮＭＯＳ領域５６、低耐圧ＰＭＯＳ領域５８、およ
び、高耐圧ＮＭＯＳ領域６０に区分される。それらの領
域には、後述する処理が実行されることにより、それぞ
れ、低耐圧ＮＭＯＳ１２、高耐圧ＮＭＯＳ１４、低耐圧
ＰＭＯＳ１６および高耐圧ＰＭＯＳ１８が形成される。
【００４２】図３（Ａ）および図３（Ｂ）は、基板５２
のＰＭＯＳ領域５８および６０に、Ｎ型半導体のアイラ
ンド（Ｎ型アイランド）１１８および１２０を形成する
処理を説明するための断面図を示す。Ｎ型アイランド１
１８および１２０の形成工程では、先ず、図３（Ａ）に
示す如く、ＰＭＯＳ領域５８および６０上に開口部を有
するレジスト１２２が写真製版により基板５２上に形成
される（ステップ２）。次に、レジスト１２２をマスク
として、基板５２のＰＭＯＳ領域５８および６０に、Ｐ
イオンが注入される。Ｐイオンの注入は、エネルギーを
３６０keV、ドーズ量を６×１０12個／ｃｍ2とする条件
で行われる（ステップ３）。
【００４３】Ｎ型アイランド１１８および１２０の形成
工程では、更に、図３（Ｂ）に示す如く、レジスト１２
２をマスクとして、基板５２のＰＭＯＳ領域５８および
６０に、Ａｓイオンが注入される。Ａｓイオンの注入
は、エネルギーが１４０keV、ドーズ量が９×１０12個
／ｃｍ2とする条件で行われる（ステップ４）。上記の
処理が実行されることにより、低耐圧ＰＭＯＳ領域５８
および高耐圧ＰＭＯＳ領域６０の双方に、所定の不純物
プロファイルを等しく有するＮ型アイランド１１８およ
び１２０が形成される。
【００４４】図４（Ａ）乃至図４（Ｄ）は、基板５２の
ＮＭＯＳ領域５４および５６に、Ｐ型半導体のアイラン
ド（Ｐ型アイランド）１２４および１２６を形成する処
理を説明するための断面図を示す。Ｐ型アイランド１２
４および１２６の形成工程では、先ず、図４（Ａ）に示
す如く、ＮＭＯＳ領域５４および５６上に開口部が形成
されるように、写真製版によりレジスト１２８が基板５
２上に形成される（ステップ５）。次に、レジスト１２
８をマスクとして、基板５２のＮＭＯＳ領域５４および
５６にＢイオンが注入される（第１段階の注入）。第１
段階の注入は、エネルギーを２５０keV、ドーズ量を３
×１０12個／ｃｍ2とする条件で行われる（ステップ
６）。
【００４５】Ｐ型アイランド１２４および１２６の形成
工程では、更に、図４（Ｂ）および図４（Ｃ）に示す如
く、ＮＭＯＳ領域５４および５６へのＢイオンの第２段
階および第３段階の注入が行われる（ステップ７および
８）。第２段階の注入は、エネルギーを１４０keV、ド
ーズ量を３×１０12個／ｃｍ2とする条件で行われる
（ステップ７）。また、第３段階の注入は、エネルギー
を５０keV、ドーズ量を９×１０12個／ｃｍ2とする条件
で行われる。上記の処理が実行されることにより、低耐
圧ＮＭＯＳ領域５４および高耐圧ＮＭＯＳ領域５６の双
方に、所定の不純物プロファイルを等しく有するＰ型ア
イランド１２４および１２６が形成される。
【００４６】図５は、ＭＯＳトランジスタのゲート構造
を形成する処理を説明するための断面図を示す。ゲート
構造の形成工程では、先ず、レジスト１２８が除去され
る（ステップ９）。次に、熱酸化により、高耐圧ＮＭＯ
Ｓ領域５６および高耐圧ＰＭＯＳ領域６０に７．５ｎｍ
程度の酸化膜７２および７４を形成する工程、および、
低耐圧ＮＭＯＳ領域５４および低耐圧ＰＭＯＳ領域５８
に３．０ｎｍ程度の酸化膜７０および７４を形成する工
程（ステップ１０）が実行される。次いで、酸化膜７０
〜７６の上部にポリシリコンを堆積させ、そのポリシリ
コンをパターニングすることによりゲート電極７８を形
成する処理が実行される（ステップ１１）。
【００４７】図６（Ａ）乃至図６（Ｄ）は、ＮＭＯＳ領
域５４および５６に形成されたＰ型アイランド１２４お
よび１２６の中にＬＤＤ部を形成する処理を説明するた
めの断面図を示す。ＮＭＯＳ領域へのＬＤＤ部の形成工
程では、先ず、図６（Ａ）に示す如く、低耐圧ＮＭＯＳ
領域５４上に開口部を有するレジスト１３０が写真製版
により基板５２上に形成される（ステップ１２）。次
に、レジスト１３０をマスクとして、低耐圧ＮＭＯＳ領
域５４に、Ｂイオンが注入される。Ｂイオンの注入は、
エネルギーを１５keV、ドーズ量を２×１０1 3個／ｃ
ｍ2、基板５２に垂直な方向に対するイオンの打ち込み
角度を４５°とする条件で行われる（ステップ１３）。
【００４８】次に、図６（Ｂ）に示す如く、低耐圧ＮＭ
ＯＳ領域５４に、Ａｓイオンが注入される。Ａｓイオン
の注入は、エネルギーを１５keV、ドーズ量を１×１０
14個／ｃｍ2とする条件で行われる（ステップ１４）。
上記の処理が実行されると、低耐圧ＮＭＯＳ領域５４の
ゲート電極７８の下部にＰ型アイランド１２４自身の不
純物プロファイルを有するチャネル領域１０２が形成さ
れると共に、チャネル領域１０２の両側に、それぞれ、
Ｂイオンが所定のプロファイルで拡散する領域（シャロ
ーポケット）を有し、かつ、所望の不純物プロファイル
を有するＬＤＤ部１３４が形成される。また、上記の条
件によれば、ＬＤＤ部１３４の接合深さは１μｍ以下と
なる。
【００４９】ＮＭＯＳ領域へのＬＤＤ部の形成工程で
は、次に、図６（Ｃ）に示す如く、高耐圧ＮＭＯＳ領域
５６上に開口部を有するレジスト１３６が写真製版によ
り基板５２上に形成される（ステップ１５）。次に、レ
ジスト１３６をマスクとして、高耐圧ＮＭＯＳ領域５６
に、Ｂイオンが注入される。Ｂイオンの注入は、エネル
ギーを１４keV、ドーズ量を３×１０13個／ｃｍ2、基板
５２に垂直な方向に対するイオンの打ち込み角度を４５
°とする条件で行われる（ステップ１６）。
【００５０】次に、図６（Ｄ）に示す如く、高耐圧ＮＭ
ＯＳ領域５６に、Ａｓイオンが注入される。Ａｓイオン
の注入は、エネルギーを１０keV、ドーズ量を５×１０
14個／ｃｍ2とする条件で行われる（ステップ１７）。
上記の処理が実行されると、高耐圧ＮＭＯＳ領域５６の
ゲート電極７８の下部にＰ型アイランド１２６自身の不
純物プロファイルを有するチャネル領域１０４が形成さ
れると共に、チャネル領域１０４の両側に、それぞれ、
Ｂイオンのシャローポケットを有し、かつ、所望の不純
物プロファイルを有するＬＤＤ部１４０が形成される。
また、上記の条件によれば、ＬＤＤ部１４０の接合深さ
は１μｍ以下となる。
【００５１】上述の如く、本実施形態の製造方法によれ
ば、低耐圧ＮＭＯＳ領域５４におけるＬＤＤ部１３４
と、高耐圧ＮＭＯＳ領域５６におけるＬＤＤ部１４０と
を、異なるイオン注入条件で形成することができる。こ
のため、本実施形態の製造方法によれば、低耐圧ＮＭＯ
Ｓ領域５４におけるＬＤＤ部１３４と、高耐圧ＮＭＯＳ
領域５６におけるＬＤＤ部１４０の双方に、それぞれ、
別個独立に所望の不純物プロファイルを付与することが
できる。
【００５２】図７（Ａ）乃至図７（Ｄ）は、ＰＭＯＳ領
域５８および６０に形成されたＮ型アイランド１１８お
よび１２０の中にＬＤＤ部を形成する処理を説明するた
めの断面図を示す。ＰＭＯＳ領域へのＬＤＤ部の形成工
程では、先ず、図７（Ａ）に示す如く、低耐圧ＰＭＯＳ
領域５８上に開口部を有するレジスト１４２が写真製版
により基板５２上に形成される（ステップ１８）。次
に、レジスト１４２をマスクとして、低耐圧ＮＭＯＳ領
域５８に、Ａｓイオンが注入される。Ａｓイオンの注入
は、エネルギーを１００keV、ドーズ量を１×１０13個
／ｃｍ2、基板５２に垂直な方向に対するイオンの打ち
込み角度を４５°とする条件で行われる（ステップ１
９）。
【００５３】次に、図７（Ｂ）に示す如く、低耐圧ＰＭ
ＯＳ領域５８に、ＢＦ2イオンが注入される。ＢＦ2イオ
ンの注入は、エネルギーを１０keV、ドーズ量を２×１
０14個／ｃｍ2とする条件で行われる（ステップ２
０）。上記の処理が実行されると、低耐圧ＰＭＯＳ領域
５８のゲート電極７８の下部にＮ型アイランド１１８自
身の不純物プロファイルを有するチャネル領域１１０が
形成されると共に、チャネル領域１１０の両側に、それ
ぞれ、Ａｓイオンが所定のプロファイルで拡散するシャ
ローポケットを有し、かつ、所望の不純物プロファイル
を有するＬＤＤ部１４６が形成される。また、上記の条
件によれば、ＬＤＤ部１４６の接合深さは１μｍ以下と
なる。
【００５４】ＰＭＯＳ領域へのＬＤＤ部の形成工程で
は、次に、図７（Ｃ）に示す如く、高耐圧ＰＭＯＳ領域
６０上に開口部を有するレジスト１４８が写真製版によ
り基板５２上に形成される（ステップ２１）。次に、レ
ジスト１４８をマスクとして、高耐圧ＰＭＯＳ領域６０
に、Ａｓイオンが注入される。Ａｓイオンの注入は、エ
ネルギーを１００keV、ドーズ量を２×１０13個／ｃ
ｍ2、基板５２に垂直な方向に対するイオンの打ち込み
角度を３８°とする条件で行われる（ステップ２２）。
【００５５】次に、図７（Ｄ）に示す如く、高耐圧ＰＭ
ＯＳ領域６０に、ＢＦ2イオンが注入される。ＢＦ2イオ
ンの注入は、エネルギーを１０keV、ドーズ量を４×１
０14個／ｃｍ2とする条件で行われる（ステップ２
３）。上記の処理が実行されると、高耐圧ＰＭＯＳ領域
６０のゲート電極７８の下部にＮ型アイランド１２０自
身の不純物プロファイルを有するチャネル領域１１２が
形成されると共に、チャネル領域１１２の両側に、それ
ぞれ、Ａｓイオンのシャローポケットを有し、かつ、所
望の不純物プロファイルを有するＬＤＤ部１５２が形成
される。また、上記の条件によれば、ＬＤＤ部１５２の
接合深さは１μｍ以下となる。
【００５６】上述の如く、本実施形態の製造方法によれ
ば、低耐圧ＰＭＯＳ領域５８におけるＬＤＤ部１４６
と、高耐圧ＰＭＯＳ領域６０におけるＬＤＤ部１５２と
を、異なるイオン注入条件で形成することができる。こ
のため、本実施形態の製造方法によれば、低耐圧ＰＭＯ
Ｓ領域５８におけるＬＤＤ部１４６と、高耐圧ＰＭＯＳ
領域６０におけるＬＤＤ部１５２の双方に、それぞれ、
別個独立に所望の不純物プロファイルを付与することが
できる。
【００５７】図８（Ａ）乃至図８（Ｃ）は、アイランド
６２〜６８の中にＳ／Ｄ３６，３８，４８および５０を
形成する処理を説明するための断面図を示す。Ｓ／Ｄの
形成工程では、先ず、図８（Ａ）に示す如く、レジスト
１４８が除去される（ステップ２４）。次に、酸化膜７
０〜７６の上部に、ゲート電極７８を取り囲むサイドウ
ォール８８が形成される（ステップ２５）。
【００５８】Ｓ／Ｄの形成工程では、次に、図８（Ｂ）
に示す如く、ＮＭＯＳ領域５４および５６に開口部を有
するレジスト１５４が写真製版により基板５２上に形成
される（ステップ２６）。本ステップで実行される写真
製版は、上述したステップ５で用いたマスクと同じもの
を用いて実行される。レジスト１５４が形成されると、
酸化膜７０および７２の上部から、ＮＭＯＳ領域５４お
よび５６にＰイオンおよびＡｓイオンが注入される。Ｐ
イオンの注入は、エネルギーを４０KeV、ドーズ量を２
×１０13個／ｃｍ2とする条件で行われる。また、Ａｓ
イオンの注入は、エネルギーを４０keV、ドーズ量を４
×１０15個／ｃｍ2とする条件で行われる（ステップ２
７）。
【００５９】上記の処理が実行されると、ＮＭＯＳ領域
５４および５６のサイドウォール８８の下部に、ＬＤＤ
部１３４および１４０の不純物プロファイルを有するＬ
ＤＤＥＸ１０６および１０８が形成されると共に、それ
らの外側に、ＬＤＤＥＸ１０６および１０８に比して高
い不純物濃度を有するＳ／Ｄ３６および３８が形成され
る。
【００６０】Ｓ／Ｄの形成工程では、次に、図８（Ｃ）
に示す如く、ＰＭＯＳ領域５８および６０に開口部を有
するレジスト１５６が写真製版により基板５２上に形成
される（ステップ２８）。本ステップで実行される写真
製版は、上述したステップ２で用いたマスクと同じもの
を用いて実行される。レジスト１５６が形成されると、
酸化膜７４および７６の上部から、ＰＭＯＳ領域５８お
よび６０にＢイオンおよびＢＦ2イオンが注入される。
Ｂイオンの注入は、エネルギーを１５keV、ドーズ量を
２×１０13個／ｃｍ2とする条件で行われる。また、Ｂ
Ｆ2イオンの注入は、エネルギーを２０keV、ドーズ量を
４×１０15個／ｃｍ2とする条件で行われる（ステップ
２９）。上記の処理が実行されると、ＰＭＯＳ領域５８
および６０のサイドウォール８８の下部に、ＬＤＤ部１
４６および１５２の不純物プロファイルを有するＬＤＤ
ＥＸ１１４および１１６が形成されると共に、それらの
外側に、ＬＤＤＥＸ１１４および１１６に比して高い不
純物濃度を有するＳ／Ｄ４８および５０が形成される。
【００６１】図９（Ａ）乃至図９（Ｄ）は、半導体装置
１００の製造過程において実行される他の処理の内容を
説明するための図を示す。半導体装置１００の製造過程
において、上述したステップ２９の処理が終了すると、
次に、図９（Ａ）に示す如く、レジスト１５６が除去さ
れる（ステップ３０）。次に、Ｓ／Ｄ３６，３８，４８
および５０上に残存する酸化膜が除去される（ステップ
３１）。酸化膜の除去処理が終了すると、次に、アニー
ル温度を１０００℃、アニール時間を３秒とする条件
で、ランプアニールが行われる（ステップ３２）。
【００６２】上記の処理が終了すると、図９（Ｂ）に示
す如く、Ｓ／Ｄ３６，３８，４８および５０の表面にサ
リサイド９０が形成される（ステップ３３）。次に、図
９（Ｃ）に示す如く、基板５２の上部に酸化膜９２が形
成される（ステップ３４）。次いで、図９（Ｄ）に示す
如く、酸化膜９２に、サリサイド９０の表面に通じるコ
ンタクトホール９４が形成される（ステップ３５）。以
後、コンタクトホール９４の内部にコンタクトを形成す
る処理、酸化膜９２の上部にコンタクトと導通する金属
配線を形成する処理が実行されることにより図１に示す
半導体装置１０が製造される。
【００６３】上述の如く、本実施形態の製造方法によれ
ば、低耐圧ＭＯＳトランジスタ１２および１６のチャネ
ル領域１０２および１１０と、高耐圧ＭＯＳトランジス
タ１４および１８のチャネル領域領域１０４および１１
２とに、同じ不純物プロファイルが付与される。一方、
本実施形態の製造方法によれば、低耐圧ＭＯＳトランジ
スタ１２および１６のＬＤＤＥＸ１０６および１１４
と、高耐圧ＭＯＳトランジスタ１４および１８のＬＤＤ
ＥＸ１０８および１１６とに、それぞれ、別個独立の不
純物プロファイルを付与することができる。
【００６４】図１０は、低耐圧ＮＭＯＳ１２のＬＤＤＥ
Ｘ１０６の深さ方向の不純物プロファイルを示す。ま
た、図１１は、高耐圧ＮＭＯＳ１４のＬＤＤＥＸ１０８
の深さ方向の不純物プロファイルを示す。図１０および
図１１において、曲線 (1)は、上記ステップ８の処理に
アイランドに注入されたＢイオンの濃度を示す。また、
曲線（２）および（４）は、それぞれ、上記ステップ１
３または１６でＬＤＤ部に注入されたＢイオンの濃度を
示す。更に、曲線(3)および(5)は、それぞれ、上記ステ
ップ１４または１７でＬＤＤ部に注入されたＡｓイオン
の濃度を示す。
【００６５】図１０および図１１において、曲線(2)と
(3)とが交わる位置、および、曲線(4)と(5)とが交わる
位置は、ＬＤＤＥＸ１０６または１０８のＰＮ接合部で
ある。低耐圧ＮＭＯＳ１２のしきい値電圧、および、高
耐圧ＮＭＯＳ１４のしきい値電圧は、ＬＤＤＥＸ部１０
６または１０８のＰＮ接合部の不純物濃度に大きく影響
される。従って、それらのしきい値電圧は、ＬＤＤＥＸ
部１０６または１０８の不純物濃度を調整することで適
正な値とすることができる。
【００６６】また、低耐圧ＮＭＯＳ１２のホットキャリ
ア、および、高耐圧ＮＭＯＳ１４のホットキャリアは、
それぞれ、ＬＤＤＥＸ１０６および１０８の不純物プロ
ファイル、特に、曲線(2)と(3)との関係、および、曲線
(4)と(5)との関係を調整することで効率的に抑制するこ
とができる。従って、本実施形態の半導体装置１００に
よれば、ＬＤＤＥＸ１０６および１０８の不純物濃度を
それぞれ適正に調整することにより、低耐圧ＮＭＯＳ１
２および高耐圧ＮＭＯＳ１６のしきい値を適正に設定
し、かつ、それらの内部におけるホットキャリアの発生
を有効に抑制することができる。同様に、本実施形態の
半導体装置１００によれば、ＬＤＤＥＸ１１４および１
１６の不純物濃度をそれぞれ適正に調整することによ
り、低耐圧ＰＭＯＳ１６および高耐圧ＰＭＯＳ１８のし
きい値を適正に設定し、かつ、それらの内部におけるホ
ットキャリアの発生を有効に抑制することができる。
【００６７】本実施形態の半導体装置１００において、
低耐圧ＭＯＳ１２および１６のＬＤＤＥＸ１０６および
１１４には、それらのトランジスタに要求されるしきい
値電圧を実現し、かつ、それらのトランジスタ内でのホ
ットキャリアの発生を有効に抑制し得る不純物プロファ
イルが与えられている（図１０）。同様に、半導体装置
１００が備える高耐圧ＭＯＳ１４および１８のＬＤＤＥ
Ｘ１０８および１１６には、それらのトランジスタに要
求されるしきい値電圧を実現し、かつ、それらのトラン
ジスタ内でのホットキャリアの発生を有効に抑制し得る
不純物プロファイルが与えられている（図１１）。この
ため、半導体装置１００が備える高耐圧ＭＯＳおよび低
耐圧ＭＯＳは、ホットキャリアの発生を抑制しつつ、安
定に駆動動作することができる。
【００６８】更に、本実施形態の半導体装置１００にお
いては、上述の如く、全てのＭＯＳトランジスタのＬＤ
ＤＥＸ１０６，１０８，１１４および１１６の接合深さ
が１μｍ以下に設定されている。ＬＤＤＥＸの接合深さ
が１μｍ以下に設定されていると、ＬＤＤＥＸからチャ
ネル領域への不純物の拡散を十分に抑制することができ
る。このため、半導体装置１００によれば、ＭＯＳトラ
ンジスタが十分に微細化された場合であっても、それら
のトランジスタの特性を安定に維持することができる。
【００６９】実施の形態２．次に、図１２乃至図２０を
参照して、本発明の実施の形態２について説明する。図
１２は、本発明の実施の形態２の半導体装置１６０の断
面図を示す。本実施形態の半導体装置１６０は、実施の
形態１の半導体装置１００と同様に、同一チップ内に、
低耐圧ＮＭＯＳ１２、高耐圧ＮＭＯＳ１４、低耐圧ＰＭ
ＯＳ１６および高耐圧ＰＭＯＳ１８を備えている。ま
た、本実施形態の半導体装置１６０は、実施の形態１の
半導体装置１００と同様に、低耐圧ＭＯＳトランジスタ
１２および１６のチャネル領域１０２および１１０と、
高耐圧ＭＯＳトランジスタ１４および１８のチャネル領
域１０４および１１２とに同一の不純物プロファイル
（ＰA-A＝ＰB-B、ＰC-C＝ＰD-D）を有している。更に、
本実施形態の半導体装置１６０は、低耐圧ＭＯＳトラン
ジスタ１２および１６のＬＤＤＥＸ１０６および１１４
と、高耐圧ＭＯＳトランジスタ１４および１８のＬＤＤ
ＥＸ１０８および１１６とに、別個独立に調整された不
純物プロファイル（Ｐａ≠Ｐｂ、Ｐｃ≠Ｐｄ）を有して
いる。本実施形態の半導体装置１６０は、上記の構造
が、実施の形態１の場合に比して少数のマスクを用いて
製造される点に特徴を有している。
【００７０】次に、図１３乃至図２０を参照して、本実
施形態の半導体装置１６０の製造方法について説明す
る。図１３乃至図１６は、半導体装置１６０の基板５２
上に、分離酸化膜５３、アイランド１１８，１２０，１
２４および１２６、および、ゲート構造が形成されるま
での製造過程を説明するための断面図を示す。図１３〜
図１６に示す如く、それらの構成要素は、実施の形態１
の場合と同様に、ステップ１〜１１の処理が実行される
ことにより形成される（図２乃至図５参照）。
【００７１】図１６（Ａ）乃至図１６（Ｄ）は、ＮＭＯ
Ｓ領域５４および５６に形成されたＰ型アイランド１２
４および１２６の中にＬＤＤ部を形成する処理を説明す
るための断面図を示す。ＮＭＯＳ領域へのＬＤＤ部の形
成工程では、先ず、図１６（Ａ）および図１６（Ｂ）に
示す如く、実施の形態１の場合と同様に、低耐圧ＮＭＯ
Ｓ領域５４上に開口部を有するレジスト１３０を形成す
る処理（ステップ１２）、および、低耐圧ＮＭＯＳ領域
５４にＢイオンおよびＡｓイオンを注入する処理（ステ
ップ１３および１４）が実行される。
【００７２】本実施形態の製造方法においては、次に、
図１６（Ｃ）に示す如く、低耐圧ＮＭＯＳ領域５４およ
び高耐圧ＮＭＯＳ領域５６上に開口部を有するレジスト
１６２が写真製版により基板５２上に形成される（ステ
ップ３６）。本ステップにおける写真製版は、上述した
ステップ５で用いたマスクと同じものを用いて行われ
る。次に、レジスト１６２をマスクとして、低耐圧ＮＭ
ＯＳ領域５４および高耐圧ＮＭＯＳ領域５６の双方に、
同時にＢイオンが注入される。Ｂイオンの注入は、エネ
ルギーを１４keV、ドーズ量を３×１０13個／ｃｍ2、基
板５２に垂直な方向に対するイオンの打ち込み角度を４
５°とする条件で行われる（ステップ３７）。次いで、
図１６（Ｄ）に示す如く、低耐圧ＮＭＯＳ領域５４およ
び高耐圧ＮＭＯＳ領域５６の双方に、同時にＡｓイオン
が注入される。Ａｓイオンの注入は、エネルギーを１０
keV、ドーズ量を５×１０14個／ｃｍ2とする条件で行わ
れる（ステップ３８）。
【００７３】上記の処理によれば、低耐圧ＮＭＯＳ領域
５４のゲート電極７８の下部、および、高耐圧ＮＭＯＳ
領域５６のゲート電極７８の下部に、それぞれ、Ｐ型ア
イランド１２４または１２６自身の不純物プロファイル
を有するチャネル領域１０２および１０４が形成され
る。そして、チャネル領域１０２の両側、および、チャ
ネル領域１０４の両側に、それぞれ、Ｂイオンのシャロ
ーポケットを有し、かつ、所望の不純物プロファイルを
有するＬＤＤ部１３４または１４０が形成される。上記
の製造方法によれば、ＬＤＤ部１３４に、ＬＤＤ１４０
に比して高い不純物濃度を付与しつつ、両者の不純物プ
ロファイルを別個独立に調整することができる。尚、上
記の条件によれば、ＬＤＤ部１３４および１４０の接合
深さは双方とも１μｍ以下となる。
【００７４】図１８（Ａ）乃至図１８（Ｄ）は、ＰＭＯ
Ｓ領域５８および５８に形成されたＮ型アイランド１１
８および１２０の中にＬＤＤ部を形成する処理を説明す
るための断面図を示す。ＰＭＯＳ領域へのＬＤＤ部の形
成工程では、先ず、図１８（Ａ）および図１８（Ｂ）に
示す如く、実施の形態１の場合と同様に、低耐圧ＰＭＯ
Ｓ領域５８上に開口部を有するレジスト１４２を形成す
る処理（ステップ１８）、および、低耐圧ＰＭＯＳ領域
５８にＡｓイオンおよびＢＦ2イオンを注入する処理
（ステップ１９および２０）が実行される。
【００７５】本実施形態の製造方法においては、次に、
図１８（Ｃ）に示す如く、低耐圧ＰＭＯＳ領域５８およ
び高耐圧ＰＭＯＳ領域６０上に開口部を有するレジスト
１６４が写真製版により基板５２上に形成される（ステ
ップ３９）。本ステップにおける写真製版は、上述した
ステップ２で用いたマスクと同じものを用いて行われ
る。次に、レジスト１６４をマスクとして、低耐圧ＰＭ
ＯＳ領域５８および高耐圧ＰＭＯＳ領域６０の双方に、
同時にＡｓイオンが注入される。Ａｓイオンの注入は、
エネルギーを１００keV、ドーズ量を２×１０13個／ｃ
ｍ2、基板５２に垂直な方向に対するイオンの打ち込み
角度を４５°とする条件で行われる（ステップ４０）。
次いで、図１８（Ｄ）に示す如く、低耐圧ＰＭＯＳ領域
５８および高耐圧ＰＭＯＳ領域６０の双方に、同時にＢ
Ｆ2イオンが注入される。ＢＦ2イオンの注入は、エネル
ギーを１０keV、ドーズ量を４×１０14個／ｃｍ2とする
条件で行われる（ステップ４１）。
【００７６】上記の処理によれば、低耐圧ＰＭＯＳ領域
５８のゲート電極７８の下部、および、高耐圧ＮＭＯＳ
領域６０のゲート電極７８の下部に、それぞれ、Ｎ型ア
イランド１１８または１２０自身の不純物プロファイル
を有するチャネル領域１１０および１１２が形成され
る。そして、チャネル領域１１０の両側、および、チャ
ネル領域１１２の両側に、それぞれ、Ａｓイオンのシャ
ローポケットを有し、かつ、所望の不純物プロファイル
を有するＬＤＤ部１４６または１５２が形成される。上
記の製造方法によれば、ＬＤＤ部１４６に、ＬＤＤ１５
２に比して高い不純物濃度を付与しつつ、両者の不純物
プロファイルを別個独立に調整することができる。尚、
上記の条件によれば、ＬＤＤ部１４６および１５２の接
合深さは双方とも１μｍ以下となる。
【００７７】図１９および図２０は、半導体装置１６０
の基板５２上に、Ｓ／Ｄ３６，３８，４８および５０、
サリサイド９０、酸化膜９２、および、コンタクトホー
ル９４等が形成されるまでの製造過程を説明するための
断面図を示す。図１９および図２０に示す如く、それら
の構成要素は、実施の形態１の場合と同様に、ステップ
２４〜３５の処理により形成される（図８および図９参
照）。上記の製造過程において、ステップ２６の写真製
版は、ステップ５および３６で用いられるマスクと同じ
ものを用いて実行される。また、ステップ２８の写真製
版は、ステップ２および３９で用いられるマスクと同じ
ものを用いて実行される。
【００７８】上述した本実施形態の製造方法によれば、
低耐圧ＭＯＳトランジスタ１２および１６のＬＤＤＥＸ
１０６および１１４と、高耐圧ＭＯＳトランジスタ１４
および１８のＬＤＤＥＸ１０８および１１６とに、それ
ぞれ、別個独立の不純物プロファイルを付与することが
できる。また、本実施形態の製造方法によれば、上記の
プロファイル特性を得るために必要な写真製版（ステッ
プ３６および３９）の処理を、他の工程で用いられるマ
スクを用いて行うことができる。このため、本実施形態
の製造方法によれば、２種類のしきい値電圧の確保と、
ホットキャリアの抑制との双方を実現し得る半導体装置
１６０を、実施の形態１の場合に比してより安価に製造
することができる。
【００７９】本実施形態の半導体装置１６０の処理速度
は、低耐圧ＭＯＳトランジスタ１２および１６が大きな
電流駆動能力を有するほど高速となる。このため、低耐
圧ＭＯＳトランジスタ１２および１６には、高耐圧ＭＯ
Ｓトランジスタ１４および１８に比して大きな電流駆動
能力が要求される。上述の如く、本実施形態の製造方法
によれば、低耐圧ＭＯＳトランジスタ１２および１６の
ＬＤＤＥＸ１０６および１１４に、高耐圧ＭＯＳトラン
ジスタ１４および１８のＬＤＤＥＸ１０８および１１６
に比して高い不純物濃度が付与される。ＭＯＳトランジ
スタの電流駆動能力は、チャネルを挟むソースドレイン
部に高い不純物濃度を付与することで高めることができ
る。従って、本実施形態の半導体装置１６０によれば、
低耐圧ＭＯＳトランジスタ１２および１６に十分な電流
駆動能力を付与して、半導体装置１６０の処理速度を十
分に高めることができる。
【００８０】実施の形態３．次に、図２１乃至図２９を
参照して、本発明の実施の形態３について説明する。図
２１は、本発明の実施の形態３の半導体装置１７０の断
面図を示す。本実施形態の半導体装置１７０は、実施の
形態１の半導体装置１００と同様に、同一チップ内に、
低耐圧ＮＭＯＳ１２、高耐圧ＮＭＯＳ１４、低耐圧ＰＭ
ＯＳ１６および高耐圧ＰＭＯＳ１８を備えている。
【００８１】低耐圧ＮＭＯＳ１２および高耐圧ＮＭＯＳ
１４は、それぞれ、ゲート電極７８の下部にチャネル領
域１７２および１７４を備えている。本実施形態の半導
体装置１７０において、これらのチャネル領域１７２お
よび１７４には、異なる不純物プロファイルが付与され
ている（ＰA-A≠ＰB-B）。低耐圧ＮＭＯＳ１２および高
耐圧ＮＭＯＳ１４は、それぞれ、チャネル領域１７２お
よび１７４の両側に、ＬＤＤＥＸ領域１７６および１７
８を備えている。本実施形態の半導体装置１７０におい
て、これらのＬＤＤＥＸ１７６および１７８には、異な
る不純物プロファイルが付与されている（Ｐａ≠Ｐ
ｂ）。同様に、低耐圧ＰＭＯＳ１６および高耐圧ＰＭＯ
Ｓ１８は、異なる不純物プロファイル（ＰC-C≠ＰD-D）
を有するチャネル領域１８０および１８２、および、異
なる不純物プロファイル（Ｐｃ≠Ｐｄ）を有するＬＤＤ
ＥＸ領域１８４および１８６を備えている。
【００８２】次に、図２２乃至図２９を参照して、本実
施形態の半導体装置１７０の製造方法について説明す
る。図２２は、半導体装置１７０の基板５２上に分離酸
化膜５３を形成する処理を説明するための図を示す。図
２２に示す如く、分離酸化膜５３は、実施の形態１の場
合と同様にステップ１の処理により形成される（図２参
照）。
【００８３】図２３（Ａ）乃至図２３（Ｃ）は、ＰＭＯ
Ｓ領域５８および６０に、Ｎ型アイランド１８８および
１９０を形成する処理を説明するための図を示す。Ｎ型
アイランドの形成工程では、先ず、図２３（Ａ）に示す
如く、実施の形態１の場合と同様に、基板５２上にレジ
スト１２２を形成する処理（ステップ２）、および、Ｐ
ＭＯＳ領域５８および６０にＰイオンおよびＡｓを順次
注入する処理（ステップ３および４）が実行される（図
３（Ａ）および図３（Ｂ）参照）。本実施形態の製造方
法では、次に、図２３（Ｃ）に示す如く、高耐圧ＰＭＯ
Ｓ領域６０に開口部を有するレジスト１９２が基板５２
上に形成される（ステップ４２）。
【００８４】次いで、高耐圧ＰＭＯＳ領域６０にＡｓイ
オンを注入する処理が実行される（ステップ４３）。Ａ
ｓイオンの注入は、エネルギーを９０keV、ドーズ量を
９×１０12個／ｃｍ2とする条件で行われる。上記の処
理によれば、高耐圧ＰＭＯＳ領域６０のＮ型アイランド
１９０に、低耐圧ＰＭＯＳ領域５８のＮ型アイランド１
８８に比して高い不純物濃度を付与しつつ、両者の不純
物プロファイルを別個独立に調整することができる。
【００８５】図２４（Ａ）乃至図２４（Ｃ）は、ＮＭＯ
Ｓ領域５４および５６に、Ｐ型アイランド１９４および
１９６を形成する処理を説明するための図を示す。Ｐ型
アイランドの形成工程では、先ず、図２４（Ａ）乃至図
２４（Ｃ）に示す如く、実施の形態１の場合と同様に、
基板５２上にレジスト１２８を形成する処理（ステップ
５）、および、ＮＭＯＳ領域５４および５６に、異なる
条件で段階的にＢイオンを注入する処理（ステップ６〜
８）が実行される（図４（Ａ）乃至図４（Ｃ）参照）。
【００８６】本実施形態の製造方法では、次に、図２４
（Ｄ）に示す如く、高耐圧ＮＭＯＳ領域５６に開口部を
有するレジスト１９８が基板５２上に形成される（ステ
ップ４４）。次いで、高耐圧ＮＭＯＳ領域５６にＢイオ
ンを注入する処理が実行される（ステップ４５）。本ス
テップにおけるＢイオンの注入は、エネルギーを１５ke
V、ドーズ量を２×１０12個／ｃｍ2とする条件で行われ
る。上記の処理によれば、高耐圧ＮＭＯＳ領域５６のＰ
型アイランド１９６に、低耐圧ＮＭＯＳ領域５４のＰ型
アイランド１９４に比して高い不純物濃度を付与しつ
つ、両者の不純物プロファイルを別個独立に調整するこ
とができる。
【００８７】図２５は、基板５２上にゲート構造を形成
する処理を説明するための図を示す。図２５に示す如
く、本実施形態の製造方法において、ゲート構造は、実
施の形態１の場合と同様にステップ９〜１１の処理によ
り形成される（図５参照）。
【００８８】図２６（Ａ）および図２６（Ｂ）は、ＮＭ
ＯＳ領域５４および５６に形成されたＰ型アイランド１
９４および１９６の中にＬＤＤ部を形成する処理を説明
するための断面図を示す。ＮＭＯＳ領域へのＬＤＤ部の
形成工程では、先ず、図２６（Ａ）に示す如く、ＮＭＯ
Ｓ領域５４および５６上に開口部を有するレジスト２０
０が基板５２上に形成される（ステップ４６）。
【００８９】次に、レジスト２００をマスクとして、Ｎ
ＭＯＳ領域５４および５６の双方に、ＢＦ2イオンが同
時に注入される（ステップ４７）。本ステップにおい
て、ＢＦ2イオンの注入は、エネルギーを２０keV、ドー
ズ量を８×１０13個／ｃｍ2、基板５２に垂直な方向に
対するイオンの打ち込み角度を４５°とする条件で行わ
れる。ＮＭＯＳ領域へのＬＤＤ部の形成工程では、次
に、図２６（Ｂ）に示す如く、レジスト２００をマスク
として、ＮＭＯＳ領域５４および５６の双方に、Ａｓイ
オンが同時に注入される（ステップ４８）。本ステップ
において、Ａｓイオンの注入は、エネルギーを１０ke
V、ドーズ量を５×１０14個／ｃｍ2、とする条件で行わ
れる。
【００９０】上記の処理によれば、ＮＭＯＳ領域５４お
よび５６のゲート電極７８の下部に、Ｐ型アイランド１
９４および１９６自身の不純物プロファイルを有するチ
ャネル領域１７２および１７４が形成される。また、上
記の処理によれば、チャネル領域１７２および１７４の
両側に、それぞれ、ＬＤＤ部２０２および２０４が形成
される。ＬＤＤ部２０２および２０４の不純物プロファ
イルは、Ｐ型アイランド１７２または１７４のプロファ
イルと、ＬＤＤ部２０２および２０４に注入された不純
物のプロファイルとを合成したものとなる。このため、
本実施形態の製造方法によれば、ＬＤＤ部２０２および
２０４に対して同じ条件でＢＦ2イオンおよびＡｓイオ
ンを注入しつつ、両者に異なる不純物プロファイルを付
与することができる。尚、上記の条件によれば、ＬＤＤ
部２０２および２０４の接合深さは双方とも１μｍ以下
となる。
【００９１】図２７（Ａ）および図２７（Ｂ）は、ＰＭ
ＯＳ領域５８および６０に形成されたＮ型アイランド１
８８および１９０の中にＬＤＤ部を形成する処理を説明
するための断面図を示す。ＰＭＯＳ領域へのＬＤＤ部の
形成工程では、先ず、図２７（Ａ）に示す如く、ＰＭＯ
Ｓ領域５８および６０上に開口部を有するレジスト２０
６が基板５２上に形成される（ステップ４９）。
【００９２】次に、レジスト２０６をマスクとして、Ｐ
ＭＯＳ領域５８および６０の双方に、Ａｓイオンが同時
に注入される（ステップ５０）。本ステップにおいて、
Ａｓイオンの注入は、エネルギーを１００keV、ドーズ
量を２×１０13個／ｃｍ2とする条件で行われる。ＰＭ
ＯＳ領域へのＬＤＤ部の形成工程では、次に、図２７
（Ｂ）に示す如く、レジスト２０６をマスクとして、Ｐ
ＭＯＳ領域５８および６０の双方に、Ｂイオンが同時に
注入される（ステップ５１）。本ステップにおいて、Ｂ
イオンの注入は、エネルギーを１０keV、ドーズ量を２
×１０14個／ｃｍ2、基板５２に垂直な方向に対するイ
オンの打ち込み角度を４５°とする条件で行われる。
【００９３】上記の処理によれば、ＰＭＯＳ領域５８お
よび６０のゲート電極７８の下部に、Ｎ型アイランド１
８８および１９０自身の不純物プロファイルを有するチ
ャネル領域１８８および１９０が形成される。また、上
記の処理によれば、チャネル領域１８８および１９０の
両側に、それぞれ、ＬＤＤ部２０８および２１０が形成
される。ＬＤＤ部２０８および２１０の不純物プロファ
イルは、Ｎ型アイランド１８８または１９０のプロファ
イルと、ＬＤＤ部２０８および２１０に注入された不純
物のプロファイルとを合成したものとなる。このため、
本実施形態の製造方法によれば、ＬＤＤ部２０８および
２１０に対して同じ条件でＰイオンおよびＢイオンを注
入しつつ、両者に異なる不純物プロファイルを付与する
ことができる。尚、上記の条件によれば、ＬＤＤ部２０
８および２１０の接合深さは双方とも１μｍ以下とな
る。
【００９４】図２８および図２９は、半導体装置１７０
の基板５２上に、Ｓ／Ｄ３６，３８，４８および５０、
サリサイド９０、酸化膜９２、および、コンタクトホー
ル９４等が形成されるまでの製造過程を説明するための
断面図を示す。図２８および図２９に示す如く、それら
の構成要素は、実施の形態１の場合と同様に、ステップ
２４〜３５の処理により形成される（図８および図９参
照）。
【００９５】上述した製造方法によれば、低耐圧ＭＯＳ
領域５４および５８と、高耐圧ＭＯＳ領域５６および６
０とに、それぞれ、不純物プロファイルの異なるチャネ
ル領域、および、不純物プロファイルの異なるＬＤＤＥ
Ｘを形成することができる。このため、本実施形態の製
造方法によれば、低耐圧ＭＯＳトランジスタ１２および
１６のしきい値電圧を適正な値に設定し、高耐圧ＭＯＳ
トランジスタ１４および１８のしきい値電圧を適正な値
に設定し、かつ、全てのＭＯＳトランジスタに、ホット
キャリアの抑制に適した特性を付与することができる。
【００９６】実施の形態４．次に、図３０乃至図３８を
参照して、本発明の実施の形態４について説明する。図
３０は、本発明の実施の形態４の半導体装置２２０の断
面図を示す。本実施形態の半導体装置２２０は、実施の
形態３の半導体装置１７０と同様に、同一チップ内に、
低耐圧ＮＭＯＳ１２、高耐圧ＮＭＯＳ１４、低耐圧ＰＭ
ＯＳ１６および高耐圧ＰＭＯＳ１８を備えている。
【００９７】また、本実施形態の半導体装置１７０は、
実施の形態３の半導体装置１７０と同様に、低耐圧ＭＯ
Ｓトランジスタ１２および１６のチャネル領域１７２お
よび１８０と、高耐圧ＭＯＳトランジスタ１４および１
８のチャネル領域１７４および１８２とに異なる不純物
プロファイル（ＰA-A≠ＰB-B、ＰC-C≠ＰD-D）を有し、
かつ、低耐圧ＭＯＳトランジスタ１２および１６のＬＤ
ＤＥＸ１７６および１８４と、高耐圧ＭＯＳトランジス
タ１４および１８のＬＤＤＥＸ１７８および１８６とに
異なる不純物プロファイル（Ｐａ≠Ｐｂ、Ｐｃ≠Ｐｄ）
を有している。
【００９８】上述の如く、実施の形態３において、低耐
圧ＭＯＳトランジスタ１２および１６のＬＤＤＥＸ１７
６および１８４と、高耐圧ＭＯＳトランジスタ１４およ
び１８のＬＤＤＥＸ１７８および１８６とは、低耐圧Ｍ
ＯＳ領域５４および５８のアイランドと、高耐圧ＭＯＳ
領域５６および６０とに異なる条件で不純物が注入され
ることに起因して、互いに異なる不純物プロファイルを
有している。本実施形態の半導体装置２２０は、低耐圧
ＭＯＳトランジスタ１２および１６のＬＤＤＥＸ１７６
および１８４と、高耐圧ＭＯＳトランジスタ１４および
１８のＬＤＤＥＸ１７８および１８６とが、アイランド
に対する不純物の注入条件の相違、および、ＬＤＤ部へ
の不純物の注入条件の相違の双方に起因して異なる不純
物プロファイルを有する点に特徴を有している。
【００９９】次に、図３１乃至図３８を参照して、本実
施形態の半導体装置２２０の製造方法について説明す
る。図３１乃至図３４は、半導体装置１７０の基板５２
上に、分離酸化膜５３、アイランド１８８，１９０，１
９４および１９６、および、ゲート構造が形成されるま
での製造過程を説明するための断面図を示す。図３１乃
至図３４に示す如く、それらの構成要素は、実施の形態
３の場合と同様に、ステップ１〜１１の処理、および、
ステップ４２〜４５の処理により形成される（図２２乃
至図２５参照）。
【０１００】図３５および図３６は、アイランド１９
４，１９６，１８８および１９０上に、それぞれ、ＬＤ
Ｄ部２２２，２２４，２２６および２２８を形成する処
理を説明するための図を示す。図３５および図３６に示
す如く、ＬＤＤ部２２２〜２２８は、実施の形態１の場
合と同様に、ステップ１２〜２３の処理により形成され
る（図６および図７参照）。上記の処理によれば、ＬＤ
Ｄ部２２２〜２２８の不純物プロファイルを、それぞれ
別個独立の調整することができる。尚、上記の条件によ
れば、ＬＤＤ部２２２〜２２８の接合深さは何れも１μ
ｍ以下となる。
【０１０１】図３７および図３８は、半導体装置２２０
の基板５２上に、Ｓ／Ｄ３６，３８，４８および５０、
サリサイド９０、酸化膜９２、および、コンタクトホー
ル９４等が形成されるまでの製造過程を説明するための
断面図を示す。図３７および図３８に示す如く、それら
の構成要素は、実施の形態１の場合と同様に、ステップ
２４〜３５の処理により形成される（図８および図９参
照）。
【０１０２】上述した製造方法によれば、低耐圧ＭＯＳ
領域５４および５８に形成されるチャネル領域１７２お
よび１８０の不純物プロファイルと、高耐圧ＭＯＳ領域
５６および６０に形成されるチャネル領域１７４および
１８２の不純物プロファイルを別個独立に調整すること
ができると共に、低耐圧ＭＯＳ領域５４および５８に形
成されるＬＤＤＥＸ１７６および１８４の不純物プロフ
ァイルと、高耐圧ＭＯＳ領域５６および６０に形成され
るＬＤＤＥＸ１７８および１８６の不純物プロファイル
を別個独立に調整することができる。このため、本実施
形態の製造方法によれば、実施の形態３の場合に比し
て、全てのＭＯＳトランジスタのしきい値電圧を更に精
度良く所望の値に設定し、かつ、全てのＭＯＳトランジ
スタに、ホットキャリアを抑制するうえで更に良好な特
性を付与することができる。
【０１０３】実施の形態５．次に、図３９乃至図４５を
参照して、本発明の実施の形態５について説明する。図
３９は、本発明の実施の形態５の半導体装置２３０の断
面図を示す。本実施形態の半導体装置２３０は、実施の
形態１の半導体装置１００と同様に、同一チップ内に、
低耐圧ＮＭＯＳ１２、高耐圧ＮＭＯＳ１４、低耐圧ＰＭ
ＯＳ１６、および、高耐圧ＰＭＯＳ１８を備えている。
本実施形態の半導体装置２３０は、更に、第２低耐圧Ｎ
ＭＯＳ２３２、および、第２低耐圧ＰＭＯＳ２３４を備
えている。
【０１０４】第２低耐圧ＮＭＯＳ２３２および第２低耐
圧ＰＭＯＳ２４２は、低耐圧ＮＭＯＳ１２および低耐圧
ＰＭＯＳ１６と同様に、例えば半導体装置２３０に内蔵
される論理回路のように、半導体装置２３０の内部のみ
で信号を授受する回路の一部として用いられる。以下、
これらを総称する場合には「第２低耐圧ＭＯＳ２３２お
よび２３４」と称す。第２低耐圧ＭＯＳ２３２および２
４２は、低耐圧ＭＯＳ１２および１６と同様に、膜厚が
３．０ｎｍ程度の薄いゲート酸化膜２３６および２３８
を備えている。
【０１０５】第２低耐圧ＮＭＯＳ２３２は、ゲート酸化
膜２３６の下部にＰ型半導体に調整されたチャネル領域
２４０を備えていると共に、チャネル領域２４０の両側
に、Ｎ型半導体に調整されたＬＤＤＥＸ２４２、およ
び、Ｎ型半導体に調整されたソースドレイン（Ｓ／Ｄ）
２４４を備えている。同様に、第２低耐圧ＰＭＯＳ２３
４は、ゲート酸化膜２３８の下部にＮ型半導体に調整さ
れたチャネル領域２４６を備えていると共に、チャネル
領域２４６の両側に、Ｎ型半導体に調整されたＬＤＤＥ
Ｘ２４８、および、Ｎ型半導体に調整されたソースドレ
イン（Ｓ／Ｄ）２５０を備えている。
【０１０６】本実施形態の半導体装置２３０において、
第２低耐圧ＮＭＯＳ２３２のチャネル領域２４０には、
低耐圧ＮＭＯＳ１２および高耐圧ＮＭＯＳ１４のチャネ
ル領域１０２および１０４と異なる不純物プロファイル
が与えられている。すなわち、半導体装置２３０におい
て、ＮＭＯＳ領域におけるチャネル領域の不純物プロフ
ァイルは、図３９に示す如く、ＰA-A≠ＰB-B＝ＰC-Cが
成立するように設定されている。また、第２低耐圧ＰＭ
ＯＳ２３４のチャネル領域２４６には、低耐圧ＰＭＯＳ
および高耐圧ＰＭＯＳ１６および１８のチャネル領域１
１０および１１２と異なる不純物プロファイルが与えら
れている。すなわち、半導体装置２３０において、ＰＭ
ＯＳ領域におけるチャネル領域の不純物プロファイル
は、図３９に示す如く、ＰD-D≠ＰE-E＝ＰF-Fが成立す
るように設定されている。
【０１０７】より具体的には、本実施形態の半導体装置
２３０において、第２低耐圧ＮＭＯＳ２３２のチャネル
領域２４０の不純物プロファイル、および、第２低耐圧
ＰＭＯＳ２３４のチャネル領域２４６の不純物プロファ
イルは、それらのしきい値電圧ＶtaおよびＶtdが、低耐
圧ＮＭＯＳ１２および低耐圧ＰＭＯＳ１６のしきい値電
圧ＶtbおよびＶteに比して大きな値となるように設定さ
れている。このため、本実施形態の半導体装置２３０の
内部には、異なるしきい値電圧で動作する２種類の回路
を構成することができる。
【０１０８】次に、図４０乃至図４６を参照して、本実
施形態の半導体装置２３０の製造方法について説明す
る。図４０は、半導体装置２３０の基板２５２の断面図
を示す。半導体装置２３０の製造過程では、先ず、図４
０に示す如く、基板２５２の上部に３００nmの膜厚で分
離酸化膜５３が形成される（ステップ４６）。基板２５
２の表面領域は、分離酸化膜５３が形成されることによ
り、低耐圧ＮＭＯＳ領域５４、高耐圧ＮＭＯＳ領域５
６、低耐圧ＰＭＯＳ領域５８、高耐圧ＮＭＯＳ領域６
０、第２低耐圧ＮＭＯＳ領域２５４、および、第２低耐
圧ＰＭＯＳ領域２５６に区分される。それらの領域に
は、後述する処理が実行されることにより、それぞれ、
低耐圧ＮＭＯＳ１２、高耐圧ＮＭＯＳ１４、低耐圧ＰＭ
ＯＳ１６、高耐圧ＰＭＯＳ１８、第２低耐圧ＮＭＯＳ２
３２、および、第２低耐圧ＰＭＯＳ２３４が形成され
る。
【０１０９】図４１（Ａ）乃至図４１（Ｄ）は、基板５
２のＰＭＯＳ領域２５６、５８および６０に、Ｎ型アイ
ランド２５７、２５８および２５９を形成する処理を説
明するための断面図を示す。Ｎ型アイランドの形成工程
では、先ず、図４１（Ａ）に示す如く、第２低耐圧ＰＭ
ＯＳ領域２５６上に開口部を有するレジスト２６０が写
真製版により基板５２上に形成される（ステップ４
７）。次に、図４１（Ａ）および図４１（Ｂ）に示す如
く、レジスト２６０をマスクとして、基板５２の第２低
耐圧ＰＭＯＳ領域２５６に、ＰイオンおよびＡｓイオン
順次が注入される（ステップ４８および４９）。
【０１１０】Ｎ型アイランドの形成工程では、更に、図
４１（Ｃ）に示す如く、ＰＭＯＳ領域２５６、５８およ
び６０上に開口部を有するレジスト２６２が写真製版に
より基板５２上に形成される（ステップ５０）。次に、
図４１（Ｃ）および図４１（Ｄ）に示す如く、レジスト
２６２をマスクとして、基板５２のＰＭＯＳ領域２５
６、５８および６０の全てに、ＰイオンおよびＡｓイオ
ン順次が注入される（ステップ５１および５２）。上記
の処理において、Ｐイオンの注入は、エネルギーを３６
０keV、ドーズ量を６×１０12個／ｃｍ2とする条件で行
われる。また、Ａｓイオンの注入は、エネルギーが１４
０keV、ドーズ量が９×１０12個／ｃｍ2とする条件で行
われる。上記の処理によれば、低耐圧ＰＭＯＳ領域５８
および高耐圧ＰＭＯＳ領域６０に、所定の不純物プロフ
ァイルを等しく有するＮ型アイランド２５８および２５
９が形成されると共に、第２低耐圧ＰＭＯＳ領域２５６
に、それらと異なる不純物プロファイルを有するＮ型ア
イランド２５７が形成される。
【０１１１】図４２（Ａ）乃至図４２（Ｆ）は、基板５
２のＮＭＯＳ領域２５４、５４および５６に、Ｐ型アイ
ランド２６３、２６４および２６５を形成する処理を説
明するための断面図を示す。Ｐ型アイランドの形成工程
では、先ず、図４２（Ａ）に示す如く、第２低耐圧ＮＭ
ＯＳ領域２５４上に開口部が形成されるように、写真製
版によりレジスト２６６が基板５２上に形成される（ス
テップ５３）。次に、図４２（Ａ）乃至図４２（Ｃ）に
示す如く、レジスト２６６をマスクとして、基板５２の
第２低耐圧ＮＭＯＳ領域２５４に、第１乃至第３段階の
異なる条件で段階的にＢイオンが注入される（ステップ
５４〜５６）。
【０１１２】Ｐ型アイランドの形成工程では、更に、図
４（Ｄ）に示す如く、ＮＭＯＳ領域２５４、５４および
５６上に開口部が形成されるように、写真製版によりレ
ジスト２６８が基板５２上に形成される（ステップ５
７）。次に、図４２（Ｄ）乃至図４２（Ｆ）に示す如
く、レジスト２６８をマスクとして、基板５２のＮＭＯ
Ｓ領域２５４、５４および５６の全てに、第１乃至第３
段階の異なる条件で段階的にＢイオンが注入される（ス
テップ５８〜６０）。上記の処理において、Ｂイオンの
第１段階の注入は、エネルギーを２５０keV、ドーズ量
を３×１０12個／ｃｍ2とする条件で行われる。第２段
階の注入は、エネルギーを１４０keV、ドーズ量を３×
１０12個／ｃｍ2とする条件で行われる。また、第３段
階の注入は、エネルギーを５０keV、ドーズ量を９×１
０12個／ｃｍ2とする条件で行われる。上記の処理によ
れば、低耐圧ＮＭＯＳ領域５４および高耐圧ＮＭＯＳ領
域５６に、所定の不純物プロファイルを等しく有するＰ
型アイランド２６４および２６５が形成されると共に、
第２低耐圧ＮＭＯＳ領域２５４に、それらと異なる不純
物プロファイルを有するＰ型アイランド２６３が形成さ
れる。
【０１１３】図４３は、ＭＯＳトランジスタのゲート構
造を形成する処理を説明するための断面図を示す。ゲー
ト構造の形成工程では、先ず、レジスト２６８が除去さ
れる（ステップ６１）。次に、熱酸化により、高耐圧Ｍ
ＯＳ領域５６および６０の表面に７．５ｎｍ程度の酸化
膜７４および７６が形成され、かつ、低耐圧ＭＯＳ領域
５４および５８の表面、および、第２低耐圧ＭＯＳ領域
２５４および２５６の表面に、３．０ｎｍ程度の酸化膜
７０、７４、２３６および２３８が形成される（ステッ
プ６２）。次いで、酸化膜７０〜７６、２３６および２
３８の上部にポリシリコンが堆積され、更に、そのポリ
シリコンがパターニングされることによりゲート電極７
８が形成される（ステップ６３）。
【０１１４】図４４（Ａ）および図４４（Ｂ）は、ＮＭ
ＯＳ領域２５４、５４および５６に形成されたＰ型アイ
ランド２６３、２６４および２６５の中にＬＤＤ部を形
成する処理を説明するための断面図を示す。ＮＭＯＳ領
域へのＬＤＤ部の形成工程では、先ず、図４４（Ａ）に
示す如く、ＮＭＯＳ領域２５４、５４および５６上に開
口部を有するレジスト２７４が基板５２上に形成される
（ステップ６４）。
【０１１５】次に、レジスト２７４をマスクとして、Ｎ
ＭＯＳ領域２５４、５４および５６の全てに、Ｂイオン
が同時に注入される（ステップ６５）。本ステップにお
いて、Ｂイオンの注入は、エネルギーを１４keV、ドー
ズ量を２×１０13個／ｃｍ2、基板５２に垂直な方向に
対するイオンの打ち込み角度を４５°とする条件で行わ
れる。ＮＭＯＳ領域へのＬＤＤ部の形成工程では、次
に、図４４（Ｂ）に示す如く、レジスト２７４をマスク
として、ＮＭＯＳ領域２５４、５４および５６の全て
に、Ａｓイオンが同時に注入される（ステップ６６）。
本ステップにおいて、Ａｓイオンの注入は、エネルギー
を１０keV、ドーズ量を５×１０14個／ｃｍ2とする条件
で行われる。
【０１１６】上記の処理によれば、ＮＭＯＳ領域２５
４、５４および５６のゲート電極７８の下部に、Ｐ型ア
イランド２４０、１２４および１２６自身の不純物プロ
ファイルを有するチャネル領域２４０、１０２および１
０４が形成される。また、上記の処理によれば、チャネ
ル領域２４０、１７２および１７４の両側に、それぞ
れ、ＬＤＤ部２７６、２７８および２８０が形成され
る。ＮＭＯＳトランジスタのしきい値電圧は、チャネル
領域の不純物濃度が高いほど大きな値となる。上記の処
理によれば、第２低耐圧ＮＭＯＳ２３２のチャネル領域
２４０に、低耐圧ＮＭＯＳ１２のチャネル領域１０２に
比して高い不純物濃度が与えられる。このため、上記の
製造方法によれば、第２低耐圧ＮＭＯＳ２３２のしきい
値電圧Ｖtaを、低耐圧ＮＭＯＳのしきい値電圧Ｖtbに比
して高い値に設定することができる。
【０１１７】図４５（Ａ）および図４５（Ｂ）は、ＰＭ
ＯＳ領域２５６、５８および６０に形成されたＮ型アイ
ランド２５７、２５８および２５９の中にＬＤＤ部を形
成する処理を説明するための断面図を示す。ＰＭＯＳ領
域へのＬＤＤ部の形成工程では、先ず、図４５（Ａ）に
示す如く、ＰＭＯＳ領域２５６、５８および６０上に開
口部を有するレジスト２８２が基板５２上に形成される
（ステップ６７）。
【０１１８】次に、レジスト２８２をマスクとして、Ｐ
ＭＯＳ領域２５６、５８および６０の全てに、Ａｓイオ
ンが同時に注入される（ステップ６８）。本ステップに
おいて、Ａｓイオンの注入は、エネルギーを１００ke
V、ドーズ量を２×１０13個／ｃｍ2、基板５２に垂直な
方向に対するイオンの打ち込み角度を４５°とする条件
で行われる。ＰＭＯＳ領域へのＬＤＤ部の形成工程で
は、次に、図４５（Ｂ）に示す如く、レジスト２８２を
マスクとして、ＰＭＯＳ領域２５６、５８および６０の
全てに、ＢＦ2イオンが同時に注入される（ステップ６
９）。本ステップにおいて、ＢＦ2イオンの注入は、エ
ネルギーを１０keV、ドーズ量を５×１０14個／ｃｍ2と
する条件で行われる。
【０１１９】上記の処理によれば、ＰＭＯＳ領域２５
６、５８および６０のゲート電極７８の下部に、Ｎ型ア
イランド２５９、１１８および１２０自身の不純物プロ
ファイルを有するチャネル領域２４６、１１０および１
１２が形成される。また、上記の処理によれば、チャネ
ル領域２４６、１８８および１９０の両側に、それぞ
れ、ＬＤＤ部２８４、２８６および２８８が形成され
る。ＰＭＯＳトランジスタのしきい値電圧は、チャネル
領域の不純物濃度が高いほど大きな値となる。上記の処
理によれば、第２低耐圧ＰＭＯＳ２３４のチャネル領域
２４６に、低耐圧ＰＭＯＳ１６のチャネル領域１１０に
比して高い不純物濃度が与えられる。このため、上記の
製造方法によれば、第２低耐圧ＰＭＯＳ２３４のしきい
値電圧Ｖtdを、低耐圧ＮＭＯＳのしきい値電圧Ｖteに比
して高い値に設定することができる。
【０１２０】図４５および図４６は、半導体装置２３０
の基板２５２上に、Ｓ／Ｄ２４４，２５０，３６，３
８，４８および５０、サリサイド９０、酸化膜９２、お
よび、コンタクトホール９４等が形成されるまでの製造
過程を説明するための断面図を示す。図４５および図４
６に示す如く、それらの構成要素は、実施の形態１の場
合と同様に、ステップ２４〜３５の処理により形成され
る（図８および図９参照）。
【０１２１】上述の如く、本実施形態の製造方法によれ
ば、同じ耐圧を有する低耐圧ＭＯＳ１２および１６と、
第２低耐圧ＭＯＳ２３２および２３４とに、異なるしき
い値電圧を付与することができる。従って、本実施形態
の製造方法により製造される半導体装置２３０によれ
ば、上述した実施の形態１乃至３の半導体装置１０，１
６０および１７０に比して、更に優れた機能を実現する
ことができる。
【０１２２】ところで、上記の実施形態において、全て
のＮＭＯＳトランジスタのＬＤＤ部、および、全てのＰ
ＭＯＳトランジスタのＬＤＤ部には、同一の条件で不純
物が注入されている。しかしながら、本発明は、これに
限定されるものではなく、高耐圧ＭＯＳトランジスタの
ＬＤＤ部と、低耐圧ＭＯＳトランジスタのＬＤＤ部とに
別個独立の条件で不純物を注入することとしてもよい。
このような設定によれば、半導体装置２３０の内部にし
きい値の異なる低耐圧ＭＯＳトランジスタを作り込むこ
とができると共に、実施の形態１乃至４の場合と同様
に、高耐圧ＭＯＳトランジスタおよび低耐圧ＭＯＳトラ
ンジスタの双方において、有効にホットキャリアの発生
を抑制することができる。
【０１２３】実施の形態６．次に、図４８乃至図５６を
参照して、本発明の実施の形態６について説明する。図
４８は、本発明の実施の形態６の半導体装置２９０の断
面図を示す。本実施形態の半導体装置２９０は、実施の
形態５の半導体装置２３０と同様に、同一チップ内に、
低耐圧ＮＭＯＳ１２、高耐圧ＮＭＯＳ１４、低耐圧ＰＭ
ＯＳ１６、高耐圧ＰＭＯＳ１８、第２低耐圧ＮＭＯＳ２
３２および第２低耐圧ＰＭＯＳ２３４を備えている。
【０１２４】第２低耐圧ＮＭＯＳ２３２および第２低耐
圧ＰＭＯＳ２３４は、それぞれ、ゲート電極７８の下部
にチャネル領域２９２および２９４を備えている。本実
施形態において、第２低耐圧ＮＭＯＳ２３２のチャネル
領域２９２には、他のＮＭＯＳトランジスタ１２および
１４のチャネル領域１０２および１０４と同一の不純物
プロファイルが付与されている（ＰA-A＝ＰB-B＝ＰC-
C）。また、本実施形態において、第２ＰＭＯＳ２３４
のチャネル領域２９４には、他のＰＭＯＳトランジスタ
１６および１８のチャネル領域１１０および１１２と同
一の不純物プロファイルが付与されている（ＰD-D＝ＰE
-E＝ＰF-F）。
【０１２５】チャネル領域２９２の両側には、第２低耐
圧ＮＭＯＳ２３２のＬＤＤＥＸ２９６が形成されてい
る。同様に、チャネル２９４の両側には、第２ＰＭＯＳ
２３４のＬＤＤＥＸ２９８が形成されている。本実施形
態において、第２低耐圧ＮＭＯＳ２３２のＬＤＤＥＸ２
９６には、他のＮＭＯＳ１２および１４のＬＤＤＥＸ１
０６および１０８と異なる不純物プロファイルが付与さ
れている（Ｐａ≠Ｐｂ＝Ｐｃ）。また、本実施形態にお
いて、第２低耐圧ＰＭＯＳ２３４のＬＤＤＥＸ２９８に
は、他のＰＭＯＳ１６および１８のＬＤＤＥＸ１１０お
よび１１６と異なる不純物プロファイルが付与されてい
る（Ｐｄ≠Ｐｅ＝Ｐｆ）。
【０１２６】より具体的には、本実施形態の半導体装置
２９０において、第２低耐圧ＮＭＯＳ２３２のＬＤＤＥ
Ｘ２９６の不純物プロファイル、および、第２低耐圧Ｐ
ＭＯＳ２３４のＬＤＤＥＸ２９８の不純物プロファイル
は、それらのしきい値電圧ＶtaおよびＶtdが、低耐圧Ｎ
ＭＯＳ１２および低耐圧ＰＭＯＳ１６のしきい値電圧Ｖ
tbおよびＶteに比して大きな値となるように設定されて
いる。このため、本実施形態の半導体装置２９０の内部
には、異なるしきい値電圧で動作する２種類の回路を構
成することができる。
【０１２７】次に、図４９乃至図５６を参照して、本実
施形態の半導体装置２９０の製造方法について説明す
る。図４９は、半導体装置２９０の基板５２上に分離酸
化膜５３を形成する処理を説明するための図を示す。図
４９に示す如く、分離酸化膜５３は、実施の形態５の場
合と同様にステップ４６の処理により形成される（図４
２参照）。
【０１２８】図５０（Ａ）および図５０（Ｂ）は、ＰＭ
ＯＳ領域２５６、５８および６０に、Ｎ型アイランド３
００，３０２および３０４を形成する処理を説明するた
めの図を示す。図５０に示す如く、Ｎ型アイランド３０
０，３０２および３０４は、上述したステップ５０〜５
２の処理により形成される（図４１（Ｃ）および図４１
（Ｄ）参照）。上記の処理によれば、ＰＭＯＳ領域２５
６，５８および６０に、同一の不純物プロファイルを有
するＮ型アイランド３００，３０２および３０４が形成
される。
【０１２９】図５１（Ａ）乃至図５１（Ｃ）は、ＮＭＯ
Ｓ領域２５４、５４および５６に、Ｐ型アイランド３０
６，３０８および３１０を形成する処理を説明するため
の図を示す。図５１に示す如く、Ｐ型アイランド３０
６，３０８および３１０は、上述したステップ５７〜６
０の処理により形成される（図４２（Ｄ）乃至図４２
（Ｆ）参照）。上記の処理によれば、ＮＭＯＳ領域２５
４，５４および５６に、同一の不純物プロファイルを有
するＰ型アイランド３０６，３０８および３１０が形成
される。
【０１３０】図５２は、基板５２上にゲート構造を形成
する処理を説明するための図を示す。図５２に示す如
く、本実施形態の製造方法において、ゲート構造は、実
施の形態５の場合と同様にステップ６１〜６３の処理に
より形成される（図４３参照）。
【０１３１】図５３（Ａ）乃至図５３（Ｄ）は、ＮＭＯ
Ｓ領域２５４、５４および５６に形成されたＰ型アイラ
ンド３０６，３０８および３１０の中にＬＤＤ部を形成
する処理を説明するための断面図を示す。ＮＭＯＳ領域
へのＬＤＤ部の形成工程では、先ず、図５３（Ａ）に示
す如く、第２低耐圧ＮＭＯＳ領域２５４上に開口部を有
するレジスト３１２が写真製版により基板２５２上に形
成される（ステップ７０）。次に、レジスト３１２をマ
スクとして、第２低耐圧ＮＭＯＳ領域２５４に、Ｂイオ
ンが注入される。Ｂイオンの注入は、エネルギーを１４
keV、ドーズ量を２×１０13個／ｃｍ2、基板５２に垂直
な方向に対するイオンの打ち込み角度を４５°とする条
件で行われる（ステップ７１）。次に、図５３（Ｂ）に
示す如く、低耐圧ＮＭＯＳ領域５４に、Ａｓイオンが注
入される。Ａｓイオンの注入は、エネルギーを１０ke
V、ドーズ量を３×１０14個／ｃｍ2とする条件で行われ
る（ステップ７２）。
【０１３２】ＮＭＯＳ領域へのＬＤＤ部の形成工程で
は、次に、図５３（Ｃ）に示す如く、ＮＭＯＳ領域２５
４，５４および５６上に開口部を有するレジスト３１４
が写真製版により基板２５２上に形成される（ステップ
７３）。次に、レジスト３１４をマスクとして、ＮＭＯ
Ｓ領域２５４，５４および５６の全てに、Ｂイオンが注
入される。Ｂイオンの注入は、エネルギーを１４keV、
ドーズ量を３×１０13個／ｃｍ2、基板５２に垂直な方
向に対するイオンの打ち込み角度を４５°とする条件で
行われる（ステップ７４）。次に、図５３（Ｄ）に示す
如く、ＮＭＯＳ領域２５４，５４および５６の全てに、
Ａｓイオンが注入される。Ａｓイオンの注入は、エネル
ギーを１０keV、ドーズ量を５×１０14個／ｃｍ2とする
条件で行われる（ステップ７５）。
【０１３３】上記の処理によれば、ＮＭＯＳ領域２５
４，５４および５４のゲート電極７８の下部に、互いに
同一の不純物プロファイルを有するチャネル領域２９
２，１０２および１０４が形成される。また、上記の処
理によれば、チャネル領域２９２の両側に形成されるＬ
ＤＤ部３１６と、チャネル領域１０２および１０４の両
側に形成されるＬＤＤ部３１６と、ＬＤＤ部３１８およ
び３２０とに、異なる不純物プロファイルが与えられ
る。
【０１３４】上述の如く、本実施形態の製造方法によれ
ば、第２低耐圧ＮＭＯＳ領域２５４のＬＤＤ部３１６
に、他のＮＭＯＳ領域５４および５６のＬＤＤ部３１８
および３２０と異なる条件で不純物を注入することがで
きる。このため、本実施形態の製造方法によれば、第２
低耐圧ＮＭＯＳ領域２５４におけるＬＤＤ部３１６と、
他のＮＭＯＳ領域５４および５６におけるＬＤＤ部３１
８および３２０とに、それぞれ、別個独立に所望の不純
物プロファイルを付与することができる。尚、上記の条
件によれば、ＬＤＤ部３１６，３１８および３２０の接
合深さは何れも１μｍ以下となる。
【０１３５】図５４（Ａ）乃至図５４（Ｄ）は、ＰＭＯ
Ｓ領域２５６，５８および６０に形成されたＮ型アイラ
ンド３００，３０２および３０４の中にＬＤＤ部を形成
する処理を説明するための断面図を示す。ＰＭＯＳ領域
へのＬＤＤ部の形成工程では、先ず、図５４（Ａ）に示
す如く、第２低耐圧ＰＭＯＳ領域２５６上に開口部を有
するレジスト３２２が写真製版により基板２５２上に形
成される（ステップ７６）。次に、レジスト３２２をマ
スクとして、第２低耐圧ＮＭＯＳ領域２５６にＡｓイオ
ンが注入される。Ａｓイオンの注入は、エネルギーを１
００keV、ドーズ量を２×１０13個／ｃｍ2、基板５２に
垂直な方向に対するイオンの打ち込み角度を４５°とす
る条件で行われる（ステップ７７）。次に、図５４
（Ｂ）に示す如く、ＰＭＯＳ領域２５６に、ＢＦ2イオ
ンが注入される。ＢＦ2イオンの注入は、エネルギーを
１０keV、ドーズ量を２×１０14個／ｃｍ2とする条件で
行われる（ステップ７８）。
【０１３６】ＰＭＯＳ領域へのＬＤＤ部の形成工程で
は、次に、図５４（Ｃ）に示す如く、ＰＭＯＳ領域２５
６，５８および６０上に開口部を有するレジスト３２４
が写真製版により基板２５２上に形成される（ステップ
７９）。次に、レジスト３２４をマスクとして、ＰＭＯ
Ｓ領域２５６，５８および６０の全てにＡｓイオンが注
入される。Ａｓイオンの注入は、エネルギーを１００ke
V、ドーズ量を３×１０13個／ｃｍ2、基板５２に垂直な
方向に対するイオンの打ち込み角度を４５°とする条件
で行われる（ステップ８０）。次に、図５４（Ｄ）に示
す如く、ＰＭＯＳ領域２５６，５８および６０に、ＢＦ
2イオンが注入される。ＢＦ2イオンの注入は、エネルギ
ーを１０keV、ドーズ量を４×１０14個／ｃｍ2とする条
件で行われる（ステップ８１）。
【０１３７】上記の処理によれば、ＰＭＯＳ領域２５
６，５８および６０のゲート電極７８の下部に、それぞ
れＮ型アイランド３００，３０２および３０４自身の不
純物プロファイルを有するチャネル領域２９４，１１０
および１１２が形成される。また、上記の処理によれ
ば、チャネル領域２９４の両側に形成されるＬＤＤ部３
２６と、チャネル領域１１０および１１２の両側に形成
されるＬＤＤ部３２８および３３０とに、異なる不純物
プロファイルが与えられる。
【０１３８】上述の如く、本実施形態の製造方法によれ
ば、第２低耐圧ＰＭＯＳ領域２５６のＬＤＤ部３２６
に、他のＰＭＯＳ領域５８および６０のＬＤＤ部３２８
および３３０と異なる条件で不純物を注入することがで
きる。このため、本実施形態の製造方法によれば、第２
低耐圧ＮＭＯＳ領域２５６におけるＬＤＤ部３２６と、
他のＮＭＯＳ領域５８および６０におけるＬＤＤ部３２
８および３３０とに、それぞれ、別個独立に所望の不純
物プロファイルを付与することができる。尚、上記の条
件によれば、ＬＤＤ部３２６，３２８および３３０の接
合深さは何れも１μｍ以下となる。
【０１３９】図５５および図５６は、半導体装置２９０
の基板２５２上に、Ｓ／Ｄ２４４，２５０，３６，３
８，４８および５０、サリサイド９０、酸化膜９２、お
よび、コンタクトホール９４等が形成されるまでの製造
過程を説明するための断面図を示す。図５５および図５
６に示す如く、それらの構成要素は、実施の形態１の場
合と同様に、ステップ２４〜３５の処理により形成され
る（図８および図９参照）。
【０１４０】上述した製造方法によれば、第２低耐圧Ｍ
ＯＳ２３２および２３４のＬＤＤＥＸ２９６および２９
８の不純物プロファイルと、低耐圧ＭＯＳ１２および１
６のＬＤＤＥＸ１０６および１１４の不純物プロファイ
ルとを別個独立に調整することができる。ＭＯＳトラン
ジスタのしきい値電圧は、ＬＤＤＥＸの不純物プロファ
イルに応じて変化する。このため、本実施形態の製造方
法によれば、第２低耐圧ＭＯＳ２３２および２３４に、
低耐圧ＭＯＳ１２および１６と異なるしきい値電圧を付
与することができると共に、それらのＭＯＳトランジス
タに対して、ホットキャリアを抑制するうえで好適な特
性を付与することができる。
【０１４１】ところで、上記の実施形態において、低耐
圧ＭＯＳ１２および１６トランジスタのＬＤＤ部３１８
および３２８への不純物の注入と、高耐圧ＭＯＳ１４お
よび１８のＬＤＤ部３２０および３３０への不純物の注
入とは、同一の条件で実行されている。しかしながら、
本発明は、これに限定されるものではなく、それらの不
純物注入は、異なる条件で実行することとしてもよい。
このような設定によれば、半導体装置２９０の内部にし
きい値の異なる低耐圧ＭＯＳトランジスタを作り込むこ
とができると共に、実施の形態１乃至４の場合と同様
に、高耐圧ＭＯＳトランジスタおよび低耐圧ＭＯＳトラ
ンジスタの双方において、有効にホットキャリアの発生
を抑制することができる。
【０１４２】
【発明の効果】この発明は以上説明したように構成され
ているので、以下に示すような効果を奏する。請求項１
記載の発明によれば、低耐圧ＭＯＳトランジスタのソー
スドレインの端部と、高耐圧ＭＯＳトランジスタのソー
スドレインの端部とに、異なる不純物プロファイルが与
えられている。すなわち、本発明において、低耐圧ＭＯ
Ｓトランジスタのソースドレインの端部における不純物
プロファイル、および、高耐圧ＭＯＳトランジスタのソ
ースドレインの端部における不純物プロファイルは、そ
れぞれのトランジスタにおいて最適なプロファイルに設
定されている。このため、本発明の半導体装置によれ
ば、耐圧の異なる２種類のトランジスタを共に適正なし
きい値電圧で動作させ、かつ、それらの内部におけるホ
ットキャリアの発生を有効に抑制することができる。ま
た、本発明において、低耐圧ＭＯＳトランジスタのソー
スドレインの端部における接合深さ、および、高耐圧Ｍ
ＯＳトランジスタのソースドレインの端部における接合
深さは、共に１μｍ以下とされている。このため、本発
明の半導体装置によれば、安定した動作特性を維持した
まま微細化を進めることができる。
【０１４３】請求項２記載の発明によれば、低耐圧ＭＯ
Ｓトランジスタのチャネル領域と、高耐圧ＭＯＳトラン
ジスタのチャネル領域とに同一の不純物プロファイルが
付与されている。このため、本発明の半導体装置によれ
ば、高い生産性を得ることができる。
【０１４４】請求項３記載の発明によれば、低耐圧ＭＯ
Ｓトランジスタのチャネル領域と、高耐圧ＭＯＳトラン
ジスタのチャネル領域とに異なる不純物プロファイルが
付与されている。このため、本発明の半導体装置によれ
ば、低耐圧ＭＯＳトランジスタの特性の設定、および、
高耐圧ＭＯＳトランジスタの特性の設定に関して、高い
自由度を確保することができる。
【０１４５】請求項４記載の発明によれば、耐圧の同じ
２つのＭＯＳトランジスタが、不純物プロファイルの異
なるチャネル領域を有することにより、互いに異なるし
きい値電圧を有している。このため、本発明によれば、
半導体装置の内部に、異なるしきい値電圧で動作する回
路を形成することができる。
【０１４６】請求項５記載の発明によれば、耐圧の同じ
２つのＭＯＳトランジスタが、不純物プロファイルの異
なるソースドレインを有することにより、互いに異なる
しきい値電圧を有している。このため、本発明によれ
ば、半導体装置の内部に、異なるしきい値電圧で動作す
る回路を形成することができる。
【０１４７】請求項６記載の発明によれば、低耐圧ＭＯ
Ｓトランジスタのソースドレインの端部と、高耐圧ＭＯ
Ｓトランジスタのソースドレインの端部とに、それぞ
れ、異なる条件で不純物を注入することができる。この
ため、本発明によれば、低耐圧ＭＯＳトランジスタおよ
び高耐圧ＭＯＳトランジスタのそれぞれに、適正なしき
い値電圧と、ホットキャリアの発生を抑制するうえで好
適な特性とを、容易に与えることができる。また、本発
明によれば、低耐圧ＭＯＳトランジスタおよび高耐圧Ｍ
ＯＳトランジスタの双方において、ソースドレインの端
部の接合深さを１μｍ以下とすることができる。このた
め、本発明によれば、優れた動作安定性を有し、かつ、
十分に微細化された半導体装置を製造することができ
る。
【０１４８】請求項７記載の発明によれば、低耐圧ＭＯ
Ｓトランジスタのチャネル領域と、高耐圧ＭＯＳトラン
ジスタのチャネル領域とに、同一の条件で不純物が注入
される。このため、本発明によれば、半導体装置を、高
い生産性の下に製造することができる。
【０１４９】請求項８記載の発明によれば、低耐圧ＭＯ
Ｓトランジスタのチャネル領域と、高耐圧ＭＯＳトラン
ジスタのチャネル領域とに、異なる条件で不純物が注入
される。このため、本発明によれば、低耐圧ＭＯＳトラ
ンジスタの特性と、高耐圧ＭＯＳトランジスタの特性と
を、高い自由度の下に別個独立に調整することができ
る。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体装置の断面図
である。
【図２】 図１に示す半導体装置の製造過程の処理を説
明するための図（その１）である。
【図３】 図１に示す半導体装置の製造過程の処理を説
明するための図（その２）である。
【図４】 図１に示す半導体装置の製造過程の処理を説
明するための図（その３）である。
【図５】 図１に示す半導体装置の製造過程の処理を説
明するための図（その４）である。
【図６】 図１に示す半導体装置の製造過程の処理を説
明するための図（その５）である。
【図７】 図１に示す半導体装置の製造過程の処理を説
明するための図（その６）である。
【図８】 図１に示す半導体装置の製造過程の処理を説
明するための図（その７）である。
【図９】 図１に示す半導体装置の製造過程の処理を説
明するための図（その８）である。
【図１０】 図１に示す低耐圧ＮＭＯＳトランジスタの
ＬＤＤＥＸの不純物プロファイルを示す図である。
【図１１】 図１に示す高耐圧ＮＭＯＳトランジスタの
ＬＤＤＥＸの不純物プロファイルを示す図である。
【図１２】 本発明の実施の形態２の半導体装置の断面
図である。
【図１３】 図１２に示す半導体装置の製造過程の処理
を説明するための図（その１）である。
【図１４】 図１２に示す半導体装置の製造過程の処理
を説明するための図（その２）である。
【図１５】 図１２に示す半導体装置の製造過程の処理
を説明するための図（その３）である。
【図１６】 図１２に示す半導体装置の製造過程の処理
を説明するための図（その４）である。
【図１７】 図１２に示す半導体装置の製造過程の処理
を説明するための図（その５）である。
【図１８】 図１２に示す半導体装置の製造過程の処理
を説明するための図（その６）である。
【図１９】 図１２に示す半導体装置の製造過程の処理
を説明するための図（その７）である。
【図２０】 図１２に示す半導体装置の製造過程の処理
を説明するための図（その８）である。
【図２１】 本発明の実施の形態３の半導体装置の断面
図である。
【図２２】 図２１に示す半導体装置の製造過程の処理
を説明するための図（その１）である。
【図２３】 図２１に示す半導体装置の製造過程の処理
を説明するための図（その２）である。
【図２４】 図２１に示す半導体装置の製造過程の処理
を説明するための図（その３）である。
【図２５】 図２１に示す半導体装置の製造過程の処理
を説明するための図（その４）である。
【図２６】 図２１に示す半導体装置の製造過程の処理
を説明するための図（その５）である。
【図２７】 図２１に示す半導体装置の製造過程の処理
を説明するための図（その６）である。
【図２８】 図２１に示す半導体装置の製造過程の処理
を説明するための図（その７）である。
【図２９】 図２１に示す半導体装置の製造過程の処理
を説明するための図（その８）である。
【図３０】 本発明の実施の形態４の半導体装置の断面
図である。
【図３１】 図３０に示す半導体装置の製造過程の処理
を説明するための図（その１）である。
【図３２】 図３０に示す半導体装置の製造過程の処理
を説明するための図（その２）である。
【図３３】 図３０に示す半導体装置の製造過程の処理
を説明するための図（その３）である。
【図３４】 図３０に示す半導体装置の製造過程の処理
を説明するための図（その４）である。
【図３５】 図３０に示す半導体装置の製造過程の処理
を説明するための図（その５）である。
【図３６】 図３０に示す半導体装置の製造過程の処理
を説明するための図（その６）である。
【図３７】 図３０に示す半導体装置の製造過程の処理
を説明するための図（その７）である。
【図３８】 図３０に示す半導体装置の製造過程の処理
を説明するための図（その８）である。
【図３９】 本発明の実施の形態５の半導体装置の断面
図である。
【図４０】 図３９に示す半導体装置の製造過程の処理
を説明するための図（その１）である。
【図４１】 図３９に示す半導体装置の製造過程の処理
を説明するための図（その２）である。
【図４２】 図３９に示す半導体装置の製造過程の処理
を説明するための図（その３）である。
【図４３】 図３９に示す半導体装置の製造過程の処理
を説明するための図（その４）である。
【図４４】 図３９に示す半導体装置の製造過程の処理
を説明するための図（その５）である。
【図４５】 図３９に示す半導体装置の製造過程の処理
を説明するための図（その６）である。
【図４６】 図３９に示す半導体装置の製造過程の処理
を説明するための図（その７）である。
【図４７】 図３９に示す半導体装置の製造過程の処理
を説明するための図（その８）である。
【図４８】 本発明の実施の形態６の半導体装置の断面
図である。
【図４９】 図４８に示す半導体装置の製造過程の処理
を説明するための図（その１）である。
【図５０】 図４８に示す半導体装置の製造過程の処理
を説明するための図（その２）である。
【図５１】 図４８に示す半導体装置の製造過程の処理
を説明するための図（その３）である。
【図５２】 図４８に示す半導体装置の製造過程の処理
を説明するための図（その４）である。
【図５３】 図４８に示す半導体装置の製造過程の処理
を説明するための図（その５）である。
【図５４】 図４８に示す半導体装置の製造過程の処理
を説明するための図（その６）である。
【図５５】 図４８に示す半導体装置の製造過程の処理
を説明するための図（その７）である。
【図５６】 図４８に示す半導体装置の製造過程の処理
を説明するための図（その８）である。
【図５７】 従来の半導体装置の断面図である。
【図５８】 図５７に示す半導体装置の製造過程の処理
を説明するための図（その１）である。
【図５９】 図５７に示す半導体装置の製造過程の処理
を説明するための図（その２）である。
【図６０】 図５７に示す半導体装置の製造過程の処理
を説明するための図（その３）である。
【図６１】 図５７に示す半導体装置の製造過程の処理
を説明するための図（その４）である。
【図６２】 図５７に示す半導体装置の製造過程の処理
を説明するための図（その５）である。
【図６３】 図５７に示す半導体装置の製造過程の処理
を説明するための図（その６）である。
【符号の説明】
１２ 低耐圧ＮチャネルＭＯＳトランジスタ（低耐圧Ｎ
ＭＯＳ）、 １４高耐圧ＮチャネルＭＯＳトランジス
タ（高耐圧ＮＭＯＳ）、 １６ 低耐圧ＰチャネルＭ
ＯＳトランジスタ（低耐圧ＰＭＯＳ）、 １８ 高耐
圧ＰチャネルＭＯＳトランジスタ（高耐圧ＰＭＯＳ）、
２０，２２，２４，２６ 酸化ゲート膜、 ３
６，３８，４８，５０；２４４，２５０ ソースドレイ
ン（Ｓ／Ｄ）、 １００；１６０；１７０；２２０；
２３０；２９０ 半導体装置、１０２，１０４，１１
０，１１２；１７２，１７４，１８０，１８２；２４
０，２４６；２９２，２９４ チャネル領域、 １０
６，１０８，１１４，１１６；１７６，１７８，１８
４，１８６；２４２，２４８；２９６，２９８ ＬＤＤ
エクステンション（ＬＤＤＥＸ）、 ２３２ 第２低
耐圧ＮＭＯＳ、 ２３４ 第２低耐圧ＰＭＯＳ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 東谷 恵市 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F048 AA05 AC03 BB16 BB18 BC05 BC06 BD04 BE03 BF06 BG12 DA25

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 同一チップ内に低耐圧ＭＯＳトランジス
    タと高耐圧ＭＯＳトランジスタとを備える半導体装置で
    あって、 前記低耐圧ＭＯＳトランジスタは、第１の膜厚を有する
    第１ゲート酸化膜と、 前記第１ゲート酸化膜の下部に形成される第１チャネル
    領域と、 前記第１チャネル領域の両側に形成される第１ソースド
    レインとを備え、 前記高耐圧ＭＯＳトランジスタは、前記第１の膜厚に比
    して大きな第２の膜厚を有する第２ゲート酸化膜と、 前記第２ゲート酸化膜の下部に形成される第２チャネル
    領域と、 前記第２チャネル領域の両側に形成される第２ソースド
    レインとを備え、 前記第１ソースドレインの前記第１チャネル領域側の端
    部と、前記第２ソースドレインの前記第２チャネル領域
    側の端部とが、それぞれ、異なる不純物プロファイルを
    有すると共に、 前記第１ソースドレインの前記第１チャネル領域側の端
    部の接合深さ、および、前記第２ソースドレインの前記
    第２チャネル領域側の端部の接合深さが、共に１μｍ以
    下であることを特徴とする半導体装置。
  2. 【請求項２】 前記第１チャネル領域と、前記第２チャ
    ネル領域とが、互いに同一の不純物プロファイルを有す
    ることを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 前記第１チャネル領域と、前記第２チャ
    ネル領域とが、互いに異なる不純物プロファイルを有す
    ることを特徴とする請求項１記載の半導体装置。
  4. 【請求項４】 同一チップ内に低耐圧ＭＯＳトランジス
    タと高耐圧ＭＯＳトランジスタとを備える半導体装置で
    あって、 前記低耐圧ＭＯＳトランジスタは、第１のしきい値電圧
    を有する第１低耐圧ＭＯＳトランジスタと、前記第１の
    しきい値電圧と異なる第２のしきい値電圧を有する第２
    低耐圧ＭＯＳトランジスタとを備え、 前記第１低耐圧ＭＯＳトランジスタは、前記第１のしき
    い値電圧を実現するための不純物プロファイルを有する
    第１しきい値用チャネル領域を備え、 前記第２低耐圧ＭＯＳトランジスタは、前記第２のしき
    い値電圧を実現するための不純物プロファイルを有する
    第２しきい値用チャネル領域を備え、 前記高耐圧ＭＯＳトランジスタは、前記第１しきい値用
    チャネル領域および前記第２しきい値用チャネル領域の
    一方と同一の不純物プロファイルを有するチャネル領域
    を備えることを特徴とする半導体装置。
  5. 【請求項５】 同一チップ内に低耐圧ＭＯＳトランジス
    タと高耐圧ＭＯＳトランジスタとを備える半導体装置で
    あって、 前記低耐圧ＭＯＳトランジスタは、第１のしきい値電圧
    を有する第１低耐圧ＭＯＳトランジスタと、前記第１の
    しきい値電圧と異なる第２のしきい値電圧を有する第２
    低耐圧ＭＯＳトランジスタとを備え、 前記第１低耐圧ＭＯＳトランジスタ、前記第２低圧ＭＯ
    Ｓトランジスタ、および、前記高耐圧ＭＯＳトランジス
    タは、それぞれ、互いに同一の不純物プロファイルを有
    するチャネル領域を備え、 前記第１低耐圧ＭＯＳトランジスタは、前記第１のしき
    い値電圧を実現するための不純物プロファイルを前記チ
    ャネル領域側の端部に有する第１しきい値用ソースドレ
    インを備え、 前記第２低耐圧ＭＯＳトランジスタは、前記第２のしき
    い値電圧を実現するための不純物プロファイルを前記チ
    ャネル領域側の端部に有する第２しきい値用ソースドレ
    インを備え、 前記高耐圧ＭＯＳトランジスタは、前記第１しきい値用
    ソースドレインおよび前記第２しきい値用ソースドレイ
    ンの一方と同一の不純物プロファイルを前記チャネル領
    域側の端部に有するソースドレインを備えることを特徴
    とする半導体装置。
  6. 【請求項６】 同一チップ内に低耐圧ＭＯＳトランジス
    タと高耐圧ＭＯＳトランジスタとを備える半導体装置の
    製造方法であって、 基板の表面に、前記低耐圧ＭＯＳトランジスタを形成す
    べき低耐圧ＭＯＳ領域と、前記高耐圧ＭＯＳトランジス
    タを形成すべき高耐圧ＭＯＳ領域とを形成する工程と、 前記低耐圧ＭＯＳ領域の一部に、第１の膜厚を有する第
    １ゲート酸化膜を形成する工程と、 前記高耐圧ＭＯＳ領域の一部に、前記第１の膜厚に比し
    て大きな第２の膜厚を有する第２ゲート酸化膜を形成す
    る工程と、 前記第１ゲート酸化膜の下部に第１チャネル領域が形成
    され、かつ、第１チャネル領域の両側に接合深さが１μ
    ｍ以下の第１ソースドレインが形成されるように、前記
    第１ゲート酸化膜の上方から第１の条件で不純物を注入
    する工程と、 前記第２ゲート酸化膜の下部に第２チャネル領域が形成
    され、かつ、第２チャネル領域の両側に接合深さが１μ
    ｍ以下の第２ソースドレインが形成されるように、前記
    第２ゲート酸化膜の上方から第２の条件で不純物を注入
    する工程と、 を有することを特徴とする半導体装置の製造方法。
  7. 【請求項７】 前記第１チャネル領域と、前記第２チャ
    ネル領域とに同一の不純物プロファイルが形成されるよ
    うに、前記高耐圧ＭＯＳ領域と、前記低耐圧ＭＯＳ領域
    とに、同一の条件で不純物を注入する工程を含むことを
    特徴とする請求項６記載の半導体装置の製造方法。
  8. 【請求項８】 前記第１チャネル領域と、前記第２チャ
    ネル領域とに異なる不純物プロファイルが形成されるよ
    うに、前記高耐圧ＭＯＳ領域と、前記低耐圧ＭＯＳ領域
    とに、異なる条件で不純物を注入する工程を含むことを
    特徴とする請求項６記載の半導体装置の製造方法。
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