DE112004002373B4 - Verfahren zur Herstellung einer CMOS-Vorrichtung sowie CMOS-Vorrichtung mit Strained-Transistor-Integration für CMOS - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 7
- 230000010354 integration Effects 0.000 title 1
- 239000000463 material Substances 0.000 claims abstract description 144
- 239000000758 substrate Substances 0.000 claims abstract description 134
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 70
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims abstract description 52
- 229910052732 germanium Inorganic materials 0.000 claims description 51
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 49
- 238000000034 method Methods 0.000 claims description 33
- 238000005229 chemical vapour deposition Methods 0.000 claims description 31
- 239000002243 precursor Substances 0.000 claims description 24
- 239000002210 silicon-based material Substances 0.000 claims description 23
- 229910000676 Si alloy Inorganic materials 0.000 claims description 19
- 239000000956 alloy Substances 0.000 claims description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 18
- 229910052710 silicon Inorganic materials 0.000 claims description 18
- 239000010703 silicon Substances 0.000 claims description 18
- 239000012535 impurity Substances 0.000 claims description 13
- 239000012686 silicon precursor Substances 0.000 claims description 13
- 230000001965 increasing effect Effects 0.000 claims description 12
- 230000007704 transition Effects 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 230000001427 coherent effect Effects 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 6
- 229910052739 hydrogen Inorganic materials 0.000 claims description 6
- 239000001257 hydrogen Substances 0.000 claims description 6
- 238000000231 atomic layer deposition Methods 0.000 claims description 5
- BUMGIEFFCMBQDG-UHFFFAOYSA-N dichlorosilicon Chemical compound Cl[Si]Cl BUMGIEFFCMBQDG-UHFFFAOYSA-N 0.000 claims description 5
- 239000011810 insulating material Substances 0.000 claims description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- 229910052787 antimony Inorganic materials 0.000 claims description 4
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 claims description 4
- 229910052785 arsenic Inorganic materials 0.000 claims description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 4
- 229910052796 boron Inorganic materials 0.000 claims description 4
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 4
- 229910052698 phosphorus Inorganic materials 0.000 claims description 4
- 239000011574 phosphorus Substances 0.000 claims description 4
- 229910004129 HfSiO Inorganic materials 0.000 claims description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 claims description 2
- GEIAQOFPUVMAGM-UHFFFAOYSA-N Oxozirconium Chemical compound [Zr]=O GEIAQOFPUVMAGM-UHFFFAOYSA-N 0.000 claims description 2
- 229910006501 ZrSiO Inorganic materials 0.000 claims description 2
- 229910052735 hafnium Inorganic materials 0.000 claims description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 2
- AOYNIINDPKBBKX-UHFFFAOYSA-N hafnium(4+) trioxido(trioxidosilyloxy)silane Chemical compound [Si]([O-])([O-])([O-])O[Si]([O-])([O-])[O-].[Hf+4].[Si]([O-])([O-])([O-])O[Si]([O-])([O-])[O-].[Si]([O-])([O-])([O-])O[Si]([O-])([O-])[O-].[Si]([O-])([O-])([O-])O[Si]([O-])([O-])[O-].[Hf+4].[Hf+4].[Hf+4].[Hf+4].[Hf+4] AOYNIINDPKBBKX-UHFFFAOYSA-N 0.000 claims description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 2
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 claims description 2
- 229910045601 alloy Inorganic materials 0.000 claims 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims 1
- 238000005275 alloying Methods 0.000 claims 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 claims 1
- 229910000077 silane Inorganic materials 0.000 claims 1
- 239000010410 layer Substances 0.000 description 145
- 239000004065 semiconductor Substances 0.000 description 20
- 239000002019 doping agent Substances 0.000 description 7
- 238000000151 deposition Methods 0.000 description 5
- 238000001451 molecular beam epitaxy Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000005389 semiconductor device fabrication Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7849—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being provided under the channel
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02441—Group 14 semiconducting materials
- H01L21/0245—Silicon, silicon germanium, germanium
-
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02494—Structure
- H01L21/02496—Layer structure
- H01L21/0251—Graded layers
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- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
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- H01L21/02365—Forming inorganic semiconducting materials on a substrate
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- H01L21/02365—Forming inorganic semiconducting materials on a substrate
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- H01L29/1025—Channel region of field-effect devices
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- H01L29/66568—Lateral single gate silicon transistors
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Abstract
Verfahren zum Herstellen einer CMOS-Vorrichtung, mit den folgenden Schritten:
Bilden einer eine erste Schnittstellenfläche (123) des Silizium-Germanium-Substrats (120) definierenden ersten Schicht (150), die als ein erster Kanal (176) für eine erste Schaltungsvorrichtung (178) auf einem ersten Bereich eines Substrats (120) geeignet ist und dessen Material einen Gitterabstand hat, der sich von dem Gitterabstand des Materials des Substrats (120) unterscheidet,
Bilden einer eine zweite Schnittstellenfläche (125) des Substrats (120) definierenden zweiten Schicht (160), die als ein zweiter Kanal (186) für eine zweite Schaltungsvorrichtung (188) auf einem von dem ersten Bereich unterschiedlichen zweiten Bereich des Substrats (120) geeignet ist und dessen Material einen Gitterabstand hat, der sich von dem Gitterabstand des ersten Materials und dem des Materials des Substrats (120) unterscheidet,
wobei
das die erste Schicht (150) bildende erste Material durch Änderung der Planarität des Substrats (120) selektiv gewachsen ist,
auf der ersten selektiven Schicht (150) eine...
Bilden einer eine erste Schnittstellenfläche (123) des Silizium-Germanium-Substrats (120) definierenden ersten Schicht (150), die als ein erster Kanal (176) für eine erste Schaltungsvorrichtung (178) auf einem ersten Bereich eines Substrats (120) geeignet ist und dessen Material einen Gitterabstand hat, der sich von dem Gitterabstand des Materials des Substrats (120) unterscheidet,
Bilden einer eine zweite Schnittstellenfläche (125) des Substrats (120) definierenden zweiten Schicht (160), die als ein zweiter Kanal (186) für eine zweite Schaltungsvorrichtung (188) auf einem von dem ersten Bereich unterschiedlichen zweiten Bereich des Substrats (120) geeignet ist und dessen Material einen Gitterabstand hat, der sich von dem Gitterabstand des ersten Materials und dem des Materials des Substrats (120) unterscheidet,
wobei
das die erste Schicht (150) bildende erste Material durch Änderung der Planarität des Substrats (120) selektiv gewachsen ist,
auf der ersten selektiven Schicht (150) eine...
Description
- Die Leistungssteigerung von Schaltungsvorrichtungen auf einem Substrat, (z. B. integrierte Schaltungs-(IC)Transistoren, -Kondensatoren usw. auf einem Halbleiter- (z. B. Silizium) Substrat) ist typischerweise ein Hauptfaktor, der bei Entwicklung Herstellung und Funktion von diesen Vorrichtungen berücksichtigt wird.
- Daher ist es während der Entwicklung und Herstellung oder Ausformung von Metalloxidhalbleiter-(MOS)Transistor-Halbleitervorrichtungen, wie beispielsweise denjenigen, die in einem komplementären Metalloxidhalbleiter (CMOS) verwendet werden, eine Aufgabewert, die Bewegung von Elektronen in N-MOS-Vorrichtungs-(NMOS)Kanälen zu erhöhen, und die Bewegung von positiv eladenen Löchern in P-MOS-Vorrichtungs-(PMOS)Kanälen zu erhöhen. Diese Aufgabe wird durch ein Herstellverfahren mit den Schritten des Anspruchs 1 bzw. eine CMOS-Vorrichtung gemäß Anspruch 26 gelöst.
- Aus der
WO 03/105204 A2 DE 697 30 625 T2 . -
1 ist eine schematische Querschnittsansicht eines Teils einer Halbleitersubstratbasis. -
2 ist das Halbleitersubstrat von1 nach dem Ausbilden einer Schicht aus gradiertem Silizium-Germanium-Material auf dem Substrat. -
3 zeigt das Halbleitersubstrat von2 nach dem Ausbilden eines elektronisch isolierenden Materials zwischen Bereichen des gradierten Silizium-Germanium-Materials. -
4 zeigt das Halbleitersubstrat von1 nach dem selektiven Aufbringen einer Schicht aus Silizium-Material über einer ersten Teilfläche des gradierten Silizium-Germanium-Materials. -
5 zeigt das Halbleitersubstrat von1 nach dem selektiven Aufbringen einer Schicht aus Silizium-Material über einen zweiten Bereich des gradierten Silizium-Germanium-Materials, wobei das Silizium-Germanium-Material eine höhere Konzentration von Germanium aufweist als diejenige, die das gradierte Silizium-Germanium-Material in der zweiten Teilfläche aufweist. -
6 zeigt das Halbleitersubstrat von1 nach dem Ausbilden einer Schicht aus Material mit hoher dielektrischer Konstante über dem selektiv aufgebrachten Silizium und dem selektiv aufgebrachten Silizium-Germanium-Material. -
7 zeigt das Halbleitersubstrat von1 nach dem Ausbilden einer NMOS-Vorrichtung in dem selektiv aufgebrachten Silizium-Material und einer PMOS-Vorrichtung in dem selektiv aufgebrachten Silizium-Germanium-Material. - AUSFÜHRLICHE BESCHREIBUNG
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1 ist eine schematische Querschnittsansicht eines Teils einer Halbleitersubstratbasis. Wie in1 gezeigt, kann die Silizium-Basis110 Polykristall-Silizium, Einkristall-Silizium enthalten, daraus ausgebildet sein oder daraus gezüchtet werden oder verschiedene andere geeignete Technologien zum Ausbilden einer Basis oder eines Substrats aus Silizium umfassen, wie beispielsweise einen Silizium-Wafer. Zum Beispiel kann die Basis110 gemäß den Ausführungsformen ausgebildet werden, indem ein Einkristall-Silizium-Substratbasismaterial gezüchtet bzw. aufgewachsen wird, das eine Dicke H0 zwischen 10·10–9 m (100 Ångström) und 100·10–9 m (1.000 Ångström) reinem Siliziums aufweist. -
2 ist das Halbleitersubstrat von1 nach dem Ausbilden einer Schicht aus gradiertem Silizium-Germanium-(SiGe)Material auf dem Substrat.2 zeigt Substratmaterial120 aus gradiertem Silizium-Germanium, das oben auf der Substratbasis110 ausgebildet ist. Zum Beispiel kann das Substratmaterial120 eine Schicht aus gradiertem entspanntem Siliziumlegierungsmaterial sein, das durch chemisches Gasphasenabscheidungs-(CVD, Chemical Vapour Deposition)Epitaxialwachstum von gradiertem entspanntem SiGe in einer Kammer ausgebildet wird, wie beispielsweise einer Halbleitervorrichtungs-Herstellungskammer. Insbesondere kann ein solches CVD-Wachstum erzielt werden durch Positionieren der Substratbasis110 in der Kammer, Aufheizen des Inneren der Kammer auf eine Temperatur zwischen 500°C und 1.000°C in einem Wasserstoffumgebungsfluss (H2) von zwischen 5 Standardlitern pro Minute (slm) und 50 slm, Unter-Druck-Setzen der Kammer mit einem Druck zwischen 1,33 kPa (10 Torr) und 26,67 kPa (200 Torr), (z. B. entweder durch atmosphärischen oder reduzierten Druck), Einströmen eines Silizium-Vorläufers (wie z. B. des hierin beschriebenen Silizium-Vorläufers), in die Kammer mit einer Durchflussmenge in die Kammer von zwischen 50 SCCM und 500 SCCM und langsames Erhöhen einer Durchflussmenge eines Germanium-Vorläufers von 0 SCCM auf einen endgültigen Wert, der ausreichend ist, um zu verursachen, dass die obere Fläche129 einen Germanium-Prozentsatz zwischen 10% und 35% Germanium aufweist. Insbesondere kann die Durchflussmenge des Germanium-Vorläufers ausreichend erhöht werden, um zu verursachen, dass eine Abstufung von Germanium von 0% Germanium-Anfangskonzentration, wie beispielsweise auf einer unteren Fläche121 , auf zwischen 20 und 30% einer endgültigen Germanium-Konzentration erhöht wird, wie beispielsweise auf einer oberen Fläche129 , mit einer Abstufungsänderungsrate der Germanium-Konzentration von 10% Germanium pro μm Tiefe, (z. B. wie pro μm Tiefe der Dicke H3). Gemäß den Ausführungsformen wird in Betracht gezogen, dass das Substratmaterial120 eine Germanium-Konzentration, wie beispielsweise auf der oberen Fläche129 , von zwischen 5 und 20% endgültige Germanium-Konzentration aufweisen kann. - Somit können gemäß den Ausführungsformen die Abstufungsrate und/oder Dicke des gradierten Silizium-Germanium-Materials verändert werden, um eine ausgewählte endgültige Germanium-Konzentration auf der oberen Fläche
129 bereitzustellen, die sich aus einer ausgewählten Abstufungsrate ergibt, die auf der unteren Fläche121 begonnen wird. Des weiteren kann gemäß den Ausführungsformen die Abstufungsrate durch eine kontinuierliche Abstufungsänderung, eine lineare Abstufungsänderung, eine nicht-lineare Abstufungsänderung und/oder eine stufenweise Abstufungsänderung der Germanium-Konzentration im Substratmaterial120 gebildet werden. Speziell kann zum Beispiel die Durchflussmenge des Germanium-Vorläufers so erhöht werden, dass sich die Abstufungsrate gleichmäßig und kontinuierlich erhöht, oder so, dass die Abstufungsrate eine abrupte stufenweise Abstufungsänderung der Germanium-Konzentration im Substratmaterial120 alle 100·10–9 m (1.000 Ångström) bis 200·10–9 m (2.000 Ångström) mit Inkrementierungen von zwischen 1% und 2% aufweist. Des weiteren können gemäß den Ausführungsformen die Anfangsdurchflussmenge des Germanium-Vorläufers, die Erhöhung der Durchflussmenge des Germanium-Vorläufers und die endgültige Durchflussmenge des Germanium-Vorläufers ausgewählt werden und sich in hohem Maße unterscheiden, abhängig von der gewünschten endgültigen Germanium-Zielkonzentration im Substratmaterial120 , (z. B. wie auf der oberen Fläche129 ), der während des Ausbildens verwendeten Temperatur und der Konzentration des Germanium-Vorläufers. - Zum Beispiel kann der Germanium-Vorläufer in einer Ausführungsform German (GeH4) sein und kann in der Durchflussmenge linear oder nicht-linear in bezug auf die Zeit erhöht werden, um ein ausgewähltes Abstufungsprofil zu erzielen, und kann auf einen endgültigen Durchflussmengenwert erhöht werden, um zu verursachen, dass die obere Fläche
129 einen ausgewählten Prozentsatz von Germanium aufweist. Des weiteren kann der Germanium-Vorläufer ein in H2 verdünnter German-Vorläufer sein, oder kann reines German sein, das auf eine endgültige Durchflussmenge von oder unter 100 SCCM erhöht wird. Tatsächlich ist es möglich, die Durchflussmenge des Germanium-Vorläufers zu erhöhen, um einen entspannten gradierten Film aus Silizium-Germanium mit bis zu 100% Germanium an der oberen Fläche129 zu züchten. - Desgleichen kann gemäß den Ausführungsformen das Substratmaterial
120 gradiertes entspanntes Silizium-Germanium-Material mit einer Abstufungskonzentration sein, die sich von 0% auf der unteren Fläche121 auf zwischen 10% und 30% an der oberen Fläche129 erhöht mit einer Rate von zwischen 5% und 15% Erhöhung von Germanium pro μm Tiefe, (z. B. wie in der Tiefe in bezug auf die Dicke H3). Gradiertes entspanntes Silizium-Germanium enthält gradiertes Silizium-Germanium in einem ”entspannten” Zustand, wie beispielsweise da, wo die Anordnung von Silizium- und Germanium-Molekülen in der SiGE-Struktur (Substratbasis110 plus Substratmaterial120 ) relativ wenige Versetzungen aufweist, sogar da, wo der Ge-Prozentsatz sich erhöht (z. B. beim Erhöhen über gleichmäßige oder stufenweise Abstufung). - Des weiteren kann gemäß den Ausführungsformen das Ausbilden von gradiertem entspanntem Silizium-Germanium das Einströmen von zwischen 50 SCCM und 100 SCCM von HCl während des CVD-Epitaxialwachstums des Substratmaterials
120 umfassen. Zum Beispiel kann eine ausreichende Menge von HCl während des Ausbilden des Substratmaterials120 eingeführt werden, um die Ebenheit der oberen Fläche120 zu erhöhen oder zu verbessern, um die sogenannte ”Flächenauflockerung” zu reduzieren oder zu steuern, die sich während des entspannten Silizium-Germanium-Wachstums entwickelt, (z. B. um die gitterartige Spannung bzw. das Gittermuster in oder auf der oberen Fläche129 zu reduzieren, das auf die Entspannung von Silizium-Germanium-Molekülen während des Aufbringens zurückgeführt werden kann). Des weiteren kann gemäß den Ausführungsformen, obwohl das Substratmaterial120 vorher als aus gradiertem Silizium-Germanium ausgebildet beschrieben worden ist, das Substratmaterial120 durch CVD-Epitaxialwachstum, Ultrahochvakuum-(UHV)CVD-Epitaxialwachstum und/oder Molekularstrahl-Epitaxie-(MBE)Epitaxialwachstum von verschiedenen geeigneten Siliziumlegierungen, (wie z. B. Silizium-Germanium), ausgebildet werden. Somit kann zum Beispiel das Substratmaterial120 durch ausreichende CVD von verschiedenen geeigneten Siliziumlegierungsmaterialien ausgebildet werden, um eine gradierte entspannte Schicht aus Siliziumlegierungsmaterial mit einer Dicke zwischen 1 und 3 μm Dicke auszubilden, wie beispielsweise durch CVD von Silizium-Germanium, um das gradierte Substratmaterial120 mit einer Dicke H3 von 2 μm Dicke auszubilden. Des weiteren kann das Substratmaterial120 ausgebildet werden durch geeignete Schichtübertragungs-/Verbindungs-Techniken, wie beispielsweise einem SiGe-on-Insulator-(SGOI)Substratverfahren, bei dem ein entspanntes SiGe-Substrat entwickelt wird, indem SiGE auf einem Grundsubstrat durch ein entsprechendes Verfahren gezüchtet wird, und dann eine entspannte obere Schicht des SiGe auf ein anderes Substrat übertragen wird, (wie z. B. auf die Substratbasis110 , die ein Siliziumoxid-Wafer sein kann), um das Substratmaterial120 auszubilden. Es wird ebenfalls in Betracht gezogen, dass das Substratmaterial120 ein nicht-gradiertes Siliziumlegierungsmaterial sein kann. -
2 zeigt auch das Substratmaterial120 mit einer ersten Teilfläche123 und einer zweiten Teilfläche125 der oberen Fläche129 , die geeignet sind, um darauf ein Transistorvorrichtungs-Halbleiterkanalmaterial aufzubringen. Zum Beispiel zeigt3 das Halbleitersubstrat von2 nach dem Ausbilden eines elektronisch isolierenden Materials zwischen Teilflächen des gradierten Silizium-Germanium-Materials.3 zeigt Shallow-Trench-Isolation-(STI)Material130 zwischen einer ersten Teilfläche123 und einer zweiten Teilfläche125 . Obwohl3 STI-Material130 zwischen der ersten Teilfläche123 und der zweiten Teilfläche125 zeigt, werden verschiedene geeignete elektronisch isolierende Materialien und Strukturen, die ausreichend sind, um eine P-Wanne einer CMOS-Vorrichtung von einer N-Wanne der CMOS-Vorrichtung zu isolieren, in Erwägung gezogen. - Als nächstes kann das Substratmaterial
120 gemäß den Ausführungsformen auf der ersten Teilfläche123 mit einem von Bor und Aluminium dotiert werden, um einen P-Wannen-Bereich122 auszubilden, der eine elektrisch positive Ladung aufweist, wie beispielsweise für einen NMOS-Transistor einer CMOS-Vorrichtung. In ähnlicher Weise kann das Substratmaterial120 auf der zweiten Teilfläche125 mit Phosphor, Arsen und/oder Antimon dotiert werden, um einen N-Wannen-Bereich124 auszubilden, der eine elektrisch negative Ladung aufweist, wie beispielsweise für einen PMOS-Transistor einer CMOS-Vorrichtung. Zum selektiven Dotieren der ersten Teilfläche123 und der zweiten Teilfläche125 kann eine Maske über die nicht ausgewählte Teilfläche gelegt werden, um das Einführen von Ablagerung auf den nicht ausgewählten Teilflächen zu blockieren. - Nach dem Ausbilden des P-Wannen-Bereichs
122 und N-Wannen-Bereichs124 in dem Substratmaterial120 kann eine Schicht aus Silizium-Material mit einer Dicke, die als ein erster Kanal für eine erste Schaltungsvorrichtung auf der ersten Teilfläche123 des Substratmaterials geeignet ist, ausgebildet werden, um eine erste Schnittstellenfläche des Substratmaterials120 zu definieren. Außerdem kann eine Schicht aus Silizium-Germanium-Material, die als ein zweiter Kanal für eine zweite Schaltungsvorrichtung auf der zweiten Teilfläche125 des Substratmaterials120 geeignet ist, ausgebildet werden, um eine zweite Schnittstellenfläche des Substratmaterials120 zu definieren. Zum Beispiel zeigt4 das Halbleitersubstrat von1 nach dem selektiven Aufbringen einer Schicht aus Silizium-Material auf einer ersten Teilfläche des gradierten Silizium-Germanium-Materials.4 zeigt eine erste dielektrische Schicht140 , die über der zweiten Teilfläche125 des Substratmaterials120 ausgebildet ist. Gemäß den Ausführungsformen kann die erste dielektrische Schicht140 aus einem Material ausgebildet werden, wie beispielsweise einem Ätzsperr- und/oder dielektrischen Material, einschließlich Siliziumdioxid (SiO2), Siliziumnitrid (Si3N4), einem Ätzsperr-Dielektrikum oder einem anderen geeigneten Dielektrikum. - Nach dem Ausbilden der ersten dielektrischen Schicht
140 kann eine erste Schicht150 über der ersten Teilfläche123 des Substratmaterials120 ausgebildet werden. Wie zum Beispiel in4 gezeigt, ist die erste Schicht150 eine Epitaxialschicht aus Silizium-Material, die durch selektives CVD-Epitaxialwachstum von dehnungsverspannbarem Silizium ausgebildet wird, wie beispielsweise einer Schicht aus Silizium, die eine Dehnungsverspannung in den Pfeilrichtungen152 und154 erfährt, die durch einen Gitterabstand des Silizium-Materials verursacht wird, die kleiner als ein Gitterabstand des entspannten gradierten Silizium-Germanium-Substratmaterials120 auf der ersten Teilfläche123 ist. Das selektive CVD-Epitaxialwachstum der Silizium-Schicht kann Positionieren einer Struktur400 ohne die erste Schicht150 in einer Kammer, Aufheizen des Inneren der Kammer auf eine Temperatur zwischen 600°C und 900°C in einem Wasserstoffumgebungsfluss (H2) von zwischen 5 slm und 50 slm, Unter-Druck-Setzen der Kammer mit einem Druck zwischen 1,33 kPa (10 Torr) und 26,67 kPa (200 Torr), (z. B. durch Unter-Druck-Setzen auf atmosphärischen oder reduzierten Druck) und Einströmen eines Silizium-Vorläufers in die Kammer mit einer Durchflussmenge von zwischen 50 SCCM und 500 SCCM umfassen, um eine Epitaxialschicht aus Silizium-Material mit einer Dicke H1 zwischen 10 nm und 20 nm Dicke auszubilden. Zum Beispiel kann die erste Schicht150 eine Dicke aufweisen, die ausreichend ist, um Versetzungen, Fehlpassungen oder Gewindeversetzungen zwischen der ersten Schicht150 und dem Substratmaterial120 an einer ersten Schnittstelle zu vermeiden, die da definiert ist, wo die erste Schicht150 an die obere Fläche129 des Substratmaterials120 auf der ersten Teilfläche123 gekoppelt ist. - Insbesondere kann das Ausbilden der ersten Schicht
150 das Einströmen von Dichlorsilan (SiH2Cl2) umfassen, um selektiv Silizium-Material mit einer Dicke H1 von zwischen 10·10–9 m (100 Ångström) und 100·10–9 m (1.000 Ångström) von reinem Silizium aufzubringen. Des weiteren wird in Betracht gezogen, dass das Ausbilden der ersten Schicht150 das Einleiten von zwischen 50 SCCM und 500 SCCM von HCl umfassen kann, wie beispielsweise durch Einleiten von HCl während des selektiven CVD-Epitaxialwachstums von dehnungsverspannbarem Silizium, (z. B. wie dasjenige, das oben unter Bezugnahme auf das Ausbilden des Substratmaterials120 beschrieben worden ist). Des weiteren kann gemäß den Ausführungsformen, obwohl die erste Schicht150 vorher als durch CVD-Epitaxialwachstum ausgebildet beschrieben worden ist, die erste Schicht150 durch andere geeignete Prozesse, einschließlich UHV-CVD-Epitaxialwachstum, SGOI- und/oder MBE-Epitaxialwachstum, wie die hierin beschriebenen, ausgebildet werden, um eine Schicht aus Silizium ausbilden. - Gemäß den Ausführungsformen kann die erste Schicht
150 auch verschiedenes anderes Silizium-Material enthalten, das eine Dehnungsverspannung erfährt, wenn es auf der ersten Teilfläche123 ausgebildet wird. - Nach dem Ausbilden der ersten Schicht
150 kann eine zweite dielektrische Schicht über der ersten Schicht150 ausgebildet werden, und dann kann eine Schicht aus Silizium-Germanium-Material, die als ein zweiter Kanal für eine zweite Schaltungsvorrichtung geeignet ist, auf der zweiten Teilfläche125 des Substratmaterials120 ausgebildet werden. Zum Beispiel zeigt5 das Halbleitersubstrat von1 nach dem selektiven Aufbringen einer Schicht aus Silizium-Germanium-Material über einer zweiten Teilfläche des gradierten Silizium-Germanium-Materials, wobei das Silizium-Germanium-Material eine höhere Germanium-Konzentration aufweist als das gradierte Silizium-Germanium-Material auf der zweiten Teilfläche aufweist.5 zeigt eine andere zweite Schicht160 , die als ein zweiter Kanal für eine zweite Schaltungsvorrichtung geeignet ist, die auf der zweiten Teilfläche125 des gradiertem Silizium-Germanium-Substratmaterials120 ausgebildet ist, und eine zweite dielektrische Schicht142 , die entsprechend über der ersten Schicht150 auf der ersten Teilfläche123 ausgebildet ist. Gemäß den Ausführungsformen kann die zweite dielektrische Schicht142 aus einem Material mittels eines Prozesses und in einer Dicke ausgebildet werden, wie oben für die erste dielektrische Schicht140 beschrieben. Zum Beispiel kann die zweite dielektrische Schicht142 entsprechend über der Fläche der ersten Schicht150 so aufgebracht werden, dass die Dicke der zweiten dielektrischen Schicht142 durchgehend konsistent ist und sich der Topographie der Fläche der ersten Schicht150 anpasst. - Insbesondere zeigt
5 die zweite Schicht160 , wie beispielsweise eine Epitaxialschicht aus Siliziumlegierungsmaterial, die durch selektives CVD-Epitaxialwachstum von druckverspanntem Silizium-Germanium ausgebildet werden kann. Zum Beispiel kann die zweite Schicht160 durch selektives CVD-Epitaxialwachstum ausgebildet werden durch Positionieren einer Struktur500 ohne die zweite Schicht160 in einer Kammer, Aufheizen des Inneren der Kammer auf eine Temperatur zwischen 500°C und 800°C in einem Wasserstoffumgebungsfluss (H2) von zwischen 5 slm und 50 slm, Unter-Druck-Setzen der Kammer mit einem Druck zwischen 1,33 kPa (10 Torr) und 26,67 kPa (200 Torr), (z. B. durch Unter-Druck-Setzen auf atmosphärischen oder reduzierten Druck), Einströmen eines Silizium-Vorläufers in die Kammer mit einer Durchflussmenge von zwischen 50 SCCM und 500 SCCM und Einströmen eines Germanium-Vorläufers in die Kammer mit einer Durchflussmenge von bis zu 100 SCCM (unverdünnt), um zu verursachen, dass die zweite Schicht160 einen Germanium-Prozentsatz zwischen 20% und 60% aufweist. Somit kann die zweite Schicht160 mit einem ausreichenden Prozentsatz von Germanium ausgebildet werden, um zu verursachen, dass die zweite Schicht160 eine Druckverspannung in Richtung der Pfeile162 und164 erfährt, die auf einen Gitterabstand der Epitaxialschicht aus Siliziumlegierungsmaterial zurückzuführen ist, die größer als der Gitterabstand des gradierten Silizium-Germanium-Substratmaterials120 auf der zweiten Teilfläche125 ist. Insbesondere kann das Ausbilden der zweiten Schicht160 das Einströmen eines Germanium-Vorläufers mit einer solchen Rate umfassen, dass die zweite Schicht160 eine Epitaxialschicht aus Silizium-Germanium-Material mit einer Dicke H2 von zwischen 10 nm und 20 nm Dicke ist. Daher kann die zweite Schicht160 eine Dicke aufweisen, die ausreichend ist, um Versetzungen, Fehlpassungen oder Gewindeversetzungen an einer zweiten Schnittstelle zu vermeiden, die da definiert ist, wo die zweite Schicht160 an die obere Fläche129 des Substratmaterials120 auf der zweiten Teilfläche125 gekoppelt ist. - Es lasst sich verstehen, dass das Einströmen eines Silizium-Vorläufers zum Ausbilden der zweiten Schicht
160 das Einströmen eines Vorläufers und/oder Einströmen mit einer Rate umfassen kann, wie oben unter Bezugnahme auf das Einströmen eines Silizium-Vorläufers zum Ausbilden einer Substratbasis110 und einer ersten Schicht150 beschrieben. Insbesondere kann zum Beispiel der oben beschriebene Silizium-Vorläufer zum Ausbilden der zweiten Schicht160 Dichlorsilan (SiH2Cl2) sein, das mit einer Rate einströmt, die ausreichend ist, dass, wenn es mit dem Einströmen des Germanium-Vorläufers kombiniert wird, ein Silizium-Germanium-Material ausgebildet werden kann, um die zweite Schicht160 mit einer Dicke H2 von zwischen 10·10–9 m (100 Ångström) und 100·10–9 m (1.000 Ångström) von Silizium-Germanium-Material bereitzustellen. Desgleichen kann das Einströmen eines Germanium-Vorläufers, das oben unter Bezugnahme auf das Ausbilden der zweiten Schicht160 beschrieben worden ist, das Einströmen eines Germanium-Vorläufers und/oder Einströmen eines Germanium-Vorläufers mit einer Durchflussmenge umfassen, wie oben unter Bezugnahme auf das Einströmen eines Germanium-Vorläufers zum Ausbilden des gradierten Silizium-Germanium-Substratmaterials120 beschrieben. Insbesondere kann beispielsweise das Einströmen eines Germanium-Vorläufers zum Ausbilden der zweiten Schicht160 ausreichendes Einströmen von German (GeH4) umfassen, um zu verursachen, dass die zweite Schicht160 einen ausgewählten Prozentsatz von Germanium und eine ausgewählte Dicke aufweist, (z. B. durch Einströmen von German, wie oben unter Bezugnahme auf das Ausbilden von gradiertem Silizium-Germanium-Substratmaterial120 in2 beschrieben). - Des weiteren wird in Betracht gezogen, dass das Ausbilden der zweiten Schicht
160 das Einleiten von zwischen 50 SCCM und 500 SCCM HCl umfassen kann, wie oben unter Bezugnahme auf das Ausbilden der ersten Schicht150 in4 beschrieben. Des weiteren kann gemäß den Ausführungsformen, obwohl die zweite Schicht160 vorher als aus gradiertem Silizium-Germanium ausgebildet beschrieben worden ist, die zweite Schicht160 durch CVD-Epitaxialwachstum, UHV-CVD-Epitaxialwachstum, SGOI- und/oder MBE-Epitaxialwachstum von verschiedenen geeigneten Siliziumlegierungen ausgebildet werden (wie z. B. Silizium-Germanium). - Zusätzlich zu der oben beschriebenen Dotierung auf der ersten Teilfläche
123 und der zweiten Teilfläche125 kann gemäß den Ausführungsformen die Dotierung in einer ”selbstausgerichteten” Weise erfolgen, wie beispielsweise in einer Weise ohne zusätzliche Maskierung. Zum Beispiel kann das erste Dielektrikum140 , das in4 gezeigt ist, über dem Wafer300 von3 positioniert werden (der z. B. eine erste Teilfläche123 und eine zweite Teilfläche125 umfasst). Danach kann Resist, (wie beispielsweise Photolack), aufgetragen und über der P-Wanne122 belichtet werden. Das Resist wird dann entfernt und das erste Dielektrikum140 wird geätzt, um die erste Teilfläche123 über der P-Wanne122 freizulegen. Als nächstes kann eine Ionenimplantation durchgeführt werden, um die P-Wanne122 zu dotieren, (z. B. mit Dotiersubstanzen, wie oben für die Dotierung der ersten Teilfläche123 beschrieben). Das restliche Resist wird von dem Wafer300 abgezogen, und die erste Schicht150 wird selektiv aufgebracht, wie in4 gezeigt. Des weiteren kann ein ähnlicher Prozess, wenn das zweite Dielektrikum und die zweite Schicht160 ausgebildet werden, zum Dotieren der zweiten Teilfläche125 , (z. B. beispielsweise mit Dotiersubstanzen, wie oben für die Dotierung der zweiten Teilfläche125 beschrieben), verwendet werden, und der zu der in5 gezeigten Struktur führt. Es ist verständlich, dass die Reihenfolge gewisser ”selbstausgerichteter” vorher genannter Dotierprozesse umgekehrt werden kann. - Ebenfalls wird gemäß den Ausführungsformen eine Unterscheidung getroffen in bezug auf die Zunahme des Prozentsatzes bzw. der Germanium-Abstufungskonzentration in dem entspanntem Silizium-Germanium-Substratmaterial, (z. B. dem Substratmaterial
120 mit einem Prozentsatz der Ge-Zunahme, wie beispielsweise einem Prozentsatz der Ge-Zunahme mittels einer gleichmäßigen oder stufenweisen Abstufung), und der plötzlichen Germanium-Zunahme an einer Schnittstelle zwischen dem gradierten entspannten Silizium-Germanium-Substratmaterial und dem Kanal-SiGe, (z. B. der plötzlichen Zunahme zwischen der zweiten Schicht160 , die einen um beispielsweise zwischen 10% und 30% höheren Ge-Prozentsatz auf der zweiten Teilfläche125 aufweist als das Substratmaterial120 ). Somit kann das Kanal-SiGe-Material, (z. B. zweite Schicht160 ), eine kohärente Ausrichtung mit dem gradierten entspannten Substratmaterial-SiGe ausbilden, (wie z. B. auf der zweiten Teilfläche125 des Substratmaterials120 ; wobei sich das Substratmaterial120 ebenfalls in kohärenter Ausrichtung innerhalb des gradierten Substrats befinden kann, wie beispielsweise entlang der Dicke H3), wird aber Druckverspannungen162 und164 wegen des Sprungs in dem Ge-Prozentsatz zwischen dem Kanalmaterial und dem Substratmaterial an der Substrat/Kanal-Schnittstelle erfahren, (wie z. B. da, wo die zweite Teilfläche125 die zweite Schicht160 berührt). Ferner, obwohl vorgenannte Beschreibungen zum Ausbilden der zweiten Schicht160 sich auf die Ausbildung einer Silizium-Germanium-Schicht gemäß den Ausführungsformen konzentrieren, kann die zweite Schicht160 aus verschiedenen geeigneten Siliziumlegierungsmaterialien ausgebildet werden, wie beispielsweise durch selektive Epitaxial-CVD eines solchen Materials. - Es ist anzumerken, dass die erste Schicht
150 und/oder die zweite Schicht160 nach dem Ausbilden von elektronisch isolierenden Bereichen zwischen der ersten Teilfläche123 und der zweiten Teilfläche125 ausgebildet werden können, (wie z. B. vor dem Ausbilden von STI-Material130 ), so dass Prozesse mit hohen Temperaturen zum Ausbilden von elektronisch isolierenden Bereichen kein Faktor sind bei der Reduzierung von ausgewählter Dicke von oder beim Induzieren von Entspannung einer Dehnungsverspannung in der ersten Schicht150 und/oder einer Druckverspannung in der zweiten Schicht160 . Des weiteren ist klar, dass die selektive Ausbildung der ersten Schicht150 und/oder der zweiten Schicht160 auf der ersten Teilfläche123 und der zweiten Teilfläche125 eine Größe der ersten Teilfläche123 und eine Größe der zweiten Teilfläche125 umfassen kann, die klein genug ist, um die Stabilität der ersten Schicht150 zu erhöhen oder ausreichend bereitzustellen, um das Anwenden einer Dehnungsverspannung auf einen Puffer von entspanntem gradiertem Silizium-Germanium-Substratmaterial120 mit einem ausgewählten Germanium-Prozentsatz auf einer ersten Teilfläche123 zu gestatten, sowie das Anwenden einer Druckverspannung auf eine zweite Schicht160 auf einem Puffer von entspanntem gradiertem Silizium-Germanium-Substratmaterial120 mit einem ausgewählten Germanium-Prozentsatz auf einer zweiten Teilfläche125 zu gestatten, der annähernd dem Germanium-Prozentsatz auf der ersten Teilfläche123 entspricht. - Auch kann die erste Schicht
150 mit Bor und/oder Aluminium dotiert werden, um einen P-Kanal-Bereich mit einer elektrisch positiven Ladung auszubilden, (z. B. siehe erste dielektrische Schicht140 oben), und eine zweite Schicht160 kann mit Phosphor, Arsen und/oder Antimon dotiert werden, um einen N-Kanal-Bereich auszubilden, der eine elektrisch negative Ladung aufweist. Zum Beispiel können die erste Schicht150 und/oder die zweite Schicht160 durch Einführen der Dotiersubstanzen, die oben genannt wurden, während des Aufbringens von oder des Dotieren mit den oben genannten Dotiersubstanzen nach dem Aufbringen der ersten Schicht150 und/oder zweiten Schicht160 dotiert werden. Somit können die erste Schicht150 und/oder die zweite Schicht160 mit einer ausreichenden Menge eines entsprechenden Typs von Dotiersubstanz dotiert werden, um jeweils einen N-Kanal-Bereich und/oder einen P-Kanal-Bereich auszubilden, wie beispielsweise jeweils für eine NMOS- und/oder PMOS-Vorrichtung für beispielsweise eine CMOS-Schaltung. Insbesondere können zum Beispiel die erste Schicht150 und/oder die zweite Schicht160 mit zwischen 1,0 hoch 17 und 1,0 hoch 18 von Dotiersubstanz-Partikeln pro Kubikzentimeter von Kanalmaterial dotiert werden. Daher kann eine solche Dotierung mit weniger als einer Menge von Dotiersubstanz-Partikeln durchgeführt werden, die zu einer verschlechterten Trägermobilität aufgrund übermäßiger Verunreinigungsstreuung führen würde. - Nach dem Ausbilden der zweiten Schicht
160 kann eine dritte dielektrische Schicht über der ersten Schicht150 und verschiedenen zweiten Schicht160 ausgebildet werden. Zum Beispiel zeigt6 das Halbleitersubstrat von1 nach dem Ausbilden einer Schicht aus Material mit einer hohen dielektrischen Konstante über dem selektiv aufgebrachten Silizium und dem selektiv aufgebrachten Silizium-Germanium-Material.6 zeigt eine dritte dielektrische Schicht144 , wie beispielsweise eine Schicht aus dielektrischem Material mit einer relativ hohen dielektrischen Konstante, (z. B. ein ”Dielektrikum mit hohem K”, das ein K aufweist, das größer oder gleich 3,9 und/oder dem K von Siliziumdioxid (SiO2) ist), welche zwischen 2 und 4 nm Dicke betragen kann und die über der ersten Schicht150 und der zweiten Schicht160 ausgebildet ist. Die dritte dielektrische Schicht144 kann durch Atomschichtaufbringung (ALD) ausgebildet werden, wie beispielsweise ALD von Siliziumdioxid (SiO2), Hafniumoxid (HfO), Hafniumsilikat (HfSiO4), Hafniumdisilikat (HfSi4O7), Zirkoniumoxid (ZrO), Zirkoniumsilikat (ZrSiO4), Tantaloxid (Ta2O5). -
7 zeigt das Halbleitersubstrat von1 nach dem Ausbilden einer NMOS-Vorrichtung in dem selektiv aufgebrachten Silizium-Material und einer PMOS-Vorrichtung in dem selektiv aufgebrachten Silizium-Germanium-Material.7 zeigt die erste Schicht150 , die dotiert ist, um einen P-Kanal-Bereich176 auszubilden, und die zweite Schicht160 , die dotiert ist, um einen N-Kanal-Bereich186 auszubilden.7 zeigt ebenfalls eine NMOS-Vorrichtung178 mit einer N-Gate-Elektrode170 auf einer Fläche der dritten dielektrischen Schicht144 über der ersten Schicht150 , (z. B. N-Gate-Elektrode170 , die eine elektrisch negative Ladung aufweist), einem ersten N-Störstellenübergangs-Bereich172 und einem zweiten Störstellenübergangs-Bereich174 in der ersten Schicht150 , die benachbart ist zur N-Gate-Elektrode170 , (wie z. B. ein erster N-Störstellenübergangs-Bereich172 und ein zweiter Störstellenübergangs-Bereich174 mit einer elektrisch negativen Ladung).7 zeigt auch NMOS-Zwischenlagen712 und714 , die auf Flächen der N-Gate-Elektrode170 ausgebildet sind. Desgleichen zeigt7 eine PMOS-Vorrichtung188 mit einer P-Gate-Elektrode180 auf einer Fläche der dritten dielektrischen Schicht144 über der zweiten Schicht160 , (wobei z. B. die P-Gate-Elektrode180 eine elektrisch positive Ladung aufweist), und einem ersten P-Störstellenübergangs-Bereich182 und einem zweiten P-Störstellenübergangs-Bereich184 in der zweiten Schicht160 , die benachbart ist zur P-Gate-Elektrode180 , (wobei z. B. der erste P-Störstellenübergangs-Bereich182 und der zweite Störstellenübergangs-Bereich184 eine elektrisch positive Ladung aufweisen).7 zeigt auch PMOS-Zwischenlagen412 und414 , die auf Flächen der P-Gate-Elektrode180 ausgebildet sind. - Somit kann gemäß den Ausführungsformen die erste Schicht
150 in geeigneter Weise als P-Kanal-Bereich176 für die NMOS-Vorrichtung178 auf der ersten Teilfläche123 des Substratmaterials120 ausgebildet werden, wobei die erste Schicht150 ein erstes Material mit einem ersten Gitterabstand aufweist, die von einem Substrat-Gitterabstand eines Substratmaterials, das eine erste Schnittstellenfläche des Substrats definiert, (wie z. B. an der ersten Teilfläche123 ), verschieden (z. B. kleiner) ist. In ähnlicher Weise kann die zweite Schicht160 in geeigneter Weise als N-Kanal-Bereich186 für die PMOS-Vorrichtung188 auf einer anderen zweiten Teilfläche125 des Substratmaterials120 ausgebildet werden, wobei die zweite Schicht160 ein anderes zweites Material mit einem zweiten Gitterabstand aufweist, die sich von dem ersten Gitterabstand der ersten Schicht unterscheidet und von dem Substrat-Gitterabstand des Substratmaterials verschieden ist, (wie z. B. durch den zweiten Gitterabstand, die einen größeren Gitterabstand als das Substratmaterial aufweist), wobei die zweite Schicht eine zweite Schnittstellenfläche des Substrats definiert, (wie z. B. an der zweiten Teilfläche125 ). Besonders der Unterschied zwischen dem ersten Gitterabstand der ersten Schicht150 und dem Substrat-Gitterabstand an der ersten Teilfläche123 kann eine Dehnungsverspannung in Richtung der Pfeile152 und154 in der ersten Schicht150 definieren, die ausreichend ist, um die Elektronenmobilität in der ersten Schicht150 zu verbessern oder zu erhöhen, (wie z. B. um wenigstens 50, 75, 80 oder 85%). Desgleichen kann der Unterschied zwischen dem zweiten Gitterabstand der zweiten Schicht160 und dem Substrat-Gitterabstand an der zweiten Teilfläche125 eine Druckverspannung in der durch die Pfeile162 und164 angegebenen Richtung in der zweiten Schicht160 definieren, die ausreichend ist, um die Lochmobilität in der zweiten Schicht160 zu verbessern oder zu erhöhen, (wie z. B. um wenigstens 50, 80, 90, 100 oder 110%). - Des weiteren ist verständlich, dass die Dehnungsverspannung in der ersten Schicht
150 eine biaxiale Dehnungsverspannung sein kann, um die erste Schicht150 nach außen in die Richtung der Pfeile152 und154 sowie in der Richtung eines Pfeils zu strecken oder zu dehnen, der zum Betrachter hin und von der Querschnittsfläche der in5 –7 gezeigten ersten Schicht150 weg zeigt. Desgleichen ist verständlich, dass die Druckverspannung in der zweiten Schicht160 eine biaxiale Druckverspannung sein kann, um beispielsweise die zweite Schicht160 nach innen in die Richtung der Pfeile162 und164 sowie in die Richtung eines Pfeils zusammenzuziehen oder zusammenzudrücken, der vom Betrachter weg und zu der Querschnittsfläche der in5 –7 gezeigten zweiten Schicht160 hin zeigt. Insbesondere können die Dicke des Substratmaterials120 und die Konzentration von Germanium auf der oberen Fläche129 , die Dicke der ersten Schicht150 , die Dicke der zweiten Schicht160 und der Prozentsatz von Germanium in der zweiten Schicht160 wie hierin beschrieben so ausgewählt werden, dass eine zweidimensionale kohärente Dehnungsverspannung in der ersten Schicht150 über die Verbindung der ersten Schicht150 auf einer ersten Teilfläche123 mit dem Substratmaterial120 induziert wird, (wie z. B. eine kohärente Verspannung, die durch die Gitterstruktur des Materials der ersten Schicht150 verursacht wird, die sich mit der Gitterstruktur des Substratmaterials120 auf der ersten Teilfläche123 abgleicht, auch wenn das Material der ersten Schicht150 eine Gitterausrichtung mit einem kleineren Gitterabstand aufweist als diejenige der ersten Teilfläche123 ). Desgleichen können die oben genannten Auswahlen so getroffen werden, dass eine zweidimensionale kohärente Druckverspannung in der zweiten Schicht160 über die Verbindung der zweiten Schicht160 mit dem Substratmaterial120 auf einer zweiten Teilfläche125 induziert wird, (wie z. B. eine kohärente Verspannung, die durch die Gitterstruktur des Materials der zweiten Schicht160 verursacht wird, die sich mit der Gitterstruktur des Substratmaterials120 auf der zweiten Teilfläche125 abgleicht, auch wenn das Material der zweiten Schicht160 eine Gitterausrichtung mit einem größeren Gitterabstand aufweist als diejenige der zweiten Teilfläche125 ). - Demzufolge kann für ein Substratmaterial Si1-XGeX, ein erstes Material Si und ein zweites Material Si1-YGeY, wobei 10X den Prozentsatz von Germanium in dem gradierten Silizium-Germanium-Substratmaterial
120 auf der ersten Teilfläche123 und der zweiten Teilfläche125 darstellt, und 10Y den Prozentsatz von Germanium in der zweiten Schicht160 , die der zweiten Teilfläche125 benachbart ist, darstellt, X kleiner als Y sein. Zum Beispiel kann X zwischen 0,1 und 0,3 betragen, wogegen Y zwischen 0,2 und 0,6 liegt. In einigen Ausführungsformen kann Y zwischen 0,1 und 0,3 größer als X sein. Des weiteren kann in einer Ausführungsform X 0,2 sein, und Y kann 0,5 sein.
Claims (29)
- Verfahren zum Herstellen einer CMOS-Vorrichtung, mit den folgenden Schritten: Bilden einer eine erste Schnittstellenfläche (
123 ) des Silizium-Germanium-Substrats (120 ) definierenden ersten Schicht (150 ), die als ein erster Kanal (176 ) für eine erste Schaltungsvorrichtung (178 ) auf einem ersten Bereich eines Substrats (120 ) geeignet ist und dessen Material einen Gitterabstand hat, der sich von dem Gitterabstand des Materials des Substrats (120 ) unterscheidet, Bilden einer eine zweite Schnittstellenfläche (125 ) des Substrats (120 ) definierenden zweiten Schicht (160 ), die als ein zweiter Kanal (186 ) für eine zweite Schaltungsvorrichtung (188 ) auf einem von dem ersten Bereich unterschiedlichen zweiten Bereich des Substrats (120 ) geeignet ist und dessen Material einen Gitterabstand hat, der sich von dem Gitterabstand des ersten Materials und dem des Materials des Substrats (120 ) unterscheidet, wobei das die erste Schicht (150 ) bildende erste Material durch Änderung der Planarität des Substrats (120 ) selektiv gewachsen ist, auf der ersten selektiven Schicht (150 ) eine dielektrische Schicht ausgebildet wird, das die zweite Schicht (160 ) bildende, nicht auf der dielektrischen Schicht vorgesehene zweite Material selektiv gewachsen ist, Bilden eines Gate-Dielektrikums (144 ) auf der Fläche der ersten Schicht (150 ) und der zweiten Schicht (160 ); und Bilden je einer Gate-Elektrode (170 ,180 ) auf dem über der ersten Schicht (150 ) und der zweiten Schicht (160 ) gebildeten Gate-Dielektrikum (144 ). - Verfahren nach Anspruch 1, wobei der Unterschied zwischen dem ersten Gitterabstand und dem Substrat-Gitterabstand eine Dehnungsverspannung in dem ersten Material definiert, und wobei der Unterschied zwischen dem zweiten Gitterabstand und dem Substrat-Gitterabstand eine Druckverspannung in dem zweiten Material definiert.
- Verfahren nach Anspruch 1, wobei das Substratmaterial ein gradiertes Siliziumlegierungsmaterial umfasst; wobei das Ausbilden der ersten Schicht (
150 ) das Aufbringen einer zum Verhindern von Versetzungen ausreichenden Dicke eines Silizium-Materials umfasst, um eine biaxiale Dehnungsverspannung in der ersten Schicht (150 ) zu verursachen; und wobei das Ausbilden der zweiten Schicht (160 ) das Aufbringen einer ausreichenden Dicke eines Siliziumlegierungsmaterials mit einem Legierungsprozentsatz umfasst, um eine biaxiale kohärente Druckverspannung in der zweiten Schicht (160 ) zu verursachen. - Verfahren nach Anspruch 1, wobei das Substratmaterial ein gradiertes Siliziumlegierungsmaterial ist, das eine ausreichende Dicke und eine ausreichende Zunahme des Prozentsatzes der Legierung bis zu einem endgültigen Legierungs-Prozentsatz auf der ersten und der zweiten Teilfläche (
123 ,125 ) aufweist, um eine biaxiale Dehnungsverspannung in der ersten Schicht (150 ) und eine biaxiale kohärente Druckverspannung in der zweiten Schicht (160 ) zu verursachen. - Verfahren nach Anspruch 1, wobei das Substratmaterial Si1-XGeX umfasst, das erste Material Silizium umfasst, das zweite Material Si1-YGeY umfasst und wobei X < Y ist.
- Verfahren nach Anspruch 5, wobei X zwischen 0,1 und 0,3 liegt, und Y zwischen 0,2 und 0,6 liegt.
- Verfahren nach Anspruch 1, das ferner das Ausbilden des Substratmaterials durch eine zum Verhindern von Versetzungen ausreichende chemische Gasphasenabscheidung eines Siliziumlegierungsmaterials zum Ausbilden einer Schicht aus gradiertem entspanntem Siliziumlegierungsmaterial umfasst.
- Verfahren nach Anspruch 7, wobei das Ausbilden der gradierten entspannten Schicht des Siliziumlegierungsmaterials umfasst: chemisches Gasphasenabscheidungs-(CVD)Epitaxialwachstum von gradiertem entspanntem SiGe, umfassend: Aufheizen des Substrats auf eine Temperatur zwischen 500°C und 1000°C in einem Wasserstoffumgebungsfluss (H2) von zwischen 5 Standardlitern pro Minute (slm) und 50 slm; Unterdrucksetzen des Substrats auf einen Druck zwischen 1,33 kPa (10 Torr) und 26,67 kPa (200 Torr); Einströmen eines Silizium-Vorläufers mit einer Durchflussmenge zwischen 50 Standard-Kubikzentimeter pro Minute (sccm) und 500 sccm; Erhöhen einer Durchflussmenge eines Ge-Vorläufers von 0 sccm auf einen endgültigen Wert, der ausreichend ist, um zu verursachen, dass die erste Schnittstellenfläche (
123 ) und die zweite Schnittstellenfläche (125 ) des Substrats einen Prozentsatz von Ge zwischen 10% und 35% aufweisen. - Verfahren nach Anspruch 8, wobei das Einströmen eines Silizium-Vorläufers das Einströmen von einem von Silan (SiH4), Disilan (Si2H6) und Dichlorsilan (SiH2Cl2) umfasst, um ein Substratbasismaterial aufzubringen, das eine Dicke von zwischen 10·10–9 m (100 Ångström) und 100·10–9 m (1.000 Ångström) von reinem Silizium aufweist.
- Verfahren nach Anspruch 8, wobei das Erhöhen einer Durchflussmenge eines Ge-Vorläufers das Erhöhen einer Durchflussmenge von German (GeH4) von 0 sccm auf einen endgültigen Wert umfasst, der ausreichend ist, um zu verursachen, dass die erste Schnittstellenfläche (
123 ) und die zweite Schnittstellenfläche (125 ) des Substrats den Prozentsatz von Ge aufweisen. - Verfahren nach Anspruch 7, wobei das Ausbilden von gradiertem entspanntem SiGe das Einströmen von zwischen 50 sccm und 100 sccm von HCl während des chemischen Gasphasenabscheidungs-(CVD)Epitaxialwachstums von SiGe umfasst.
- Verfahren nach Anspruch 1, wobei das Ausbilden der ersten Schicht (
150 ) eine selektive chemische Gasphasenabscheidung eines Silizium-Materials umfasst, um eine Epitaxialschicht von Silizium-Material auf der ersten Teilfläche (123 ) auszubilden. - Verfahren nach Anspruch 12, wobei das Ausbilden der Epitaxialschicht des Silizium-Materials umfasst: selektives chemisches Gasphasenabscheidungs-(CVD)Epitaxialwachstum von dehnungsverspanntem Si, umfassend: Aufheizen des Substrats auf eine Temperatur zwischen 600°C und 900°C in einem Wasserstoffumgebungsfluss (H2) von zwischen 5 Standardlitern pro Minute (slm) und 50 slm; Unterdrucksetzen des Substrats auf einen Druck zwischen 1,33 kPa (10 Torr) und 26,67 kPa (200 Torr); Einströmen eines Silizium-Vorläufers mit einer Durchflussmenge zwischen 50 Standard-Kubikzentimeter pro Minute (sccm) und 500 sccm.
- Verfahren nach Anspruch 13, wobei das Einströmen eines Silizium-Vorläufers das Einströmen von Dichlorsilan (SiH2Cl2) umfasst, um ein Silizium-Material aufzubringen, das eine Dicke zwischen 10·10–9 m (100 Ångström) und 100·10–9 m (1.000 Ångström) reinen Siliziums aufweist.
- Verfahren nach Anspruch 12, wobei das Ausbilden der Epitaxialschicht von Silizium-Material das Einströmen von zwischen 50 sccm und 100 sccm von HCl während des chemischen Gasphasenabscheidungs-(CVD)Epitaxialwachstums von dehnungsverspanntem Si umfasst.
- Verfahren nach Anspruch 1, wobei das Ausbilden der zweiten Schicht (
160 ) eine zum Verhindern von Versetzungen ausreichende selektive chemische Gasphasenabscheidung eines Siliziumlegierungsmaterials umfasst, um eine Epitaxialschicht von Siliziumlegierungsmaterial auf der zweiten Teilfläche (125 ) auszubilden. - Verfahren nach Anspruch 16, wobei das Ausbilden der Epitaxialschicht des Siliziumlegierungsmaterials umfasst: selektives chemisches Gasphasenabscheidungs-(CVD)Epitaxialwachstum von druckverspanntem SiGe, umfassend: Aufheizen des Substrats auf eine Temperatur zwischen 500°C und 800°C in einem Wasserstoffumgebungsfluss (H2) von zwischen 5 Standardlitern pro Minute (slm) und 50 slm; Unterdrucksetzen des Substrats auf einen Druck zwischen 1,33 kPa (10 Torr) und 26,67 kPa (200 Torr); Einströmen eines Silizium-Vorläufers mit einer Durchflussmenge zwischen 50 Standard-Kubikzentimetern pro Minute (sccm) und 500 sccm; Einströmen eines Ge-Vorläufers mit einer Durchflussmenge von bis zu 100 Standard-Kubikzentimeter pro Minute (sccm), um zu verursachen, dass die zweite Schicht (
160 ) einen Prozentsatz von Ge zwischen 20% und 50% aufweist. - Verfahren nach Anspruch 17, wobei das Einströmen eines Silizium-Vorläufers das Einströmen von Dichlorsilan (SiH2Cl2) umfasst, um ein SiGe-Material aufzubringen, das eine Dicke zwischen 10·10–9 m (100 Ångström) und 100·10–9 m (1.000 Ångström) von SiGe-Material aufweist.
- Verfahren nach Anspruch 17, wobei das Einströmen eines Ge-Vorläufers das Einströmen von GeH4 umfasst, um zu verursachen, dass die zweite Schicht (
160 ) eine Dicke zwischen 10·10–9 m (100 Ångström) und 100·10–9 m (1.000 Ångström) von SiGe-Material aufweist. - Verfahren nach Anspruch 16, wobei das Ausbilden der Epitaxialschicht von Siliziumlegierungsmaterial das Einströmen von zwischen 50 sccm und 100 sccm von HCl während des chemischen Gasphasenabscheidungs-(CVD)Epitaxialwachstums von druckverspanntem SiGe umfasst.
- Verfahren nach Anspruch 1, des weiteren umfassend: Ausbilden des Substrats eines gradierten SiGe-Materials vor dem Ausbilden der ersten Schicht (
150 ); und Ausbilden eines elektronisch isolierenden Materials zwischen der ersten Teilfläche (123 ) und der zweiten Teilfläche (125 ) vor dem Ausbilden der ersten Schicht (150 ). - Verfahren nach Anspruch 21, des weiteren umfassend: Dotieren des Substratmaterials auf der ersten Teilfläche (
123 ) mit einem von Bor und Aluminium, um einen P-Wannen-Bereich (122 ) mit einer elektrisch positiven Ladung auszubilden; und Dotieren des Substratmaterials auf der zweiten Teilfläche (125 ) mit einem von Phosphor, Arsen und Antimon, um einen N-Wannen-Bereich (124 ) mit einer elektrisch negativen Ladung auszubilden. - Verfahren nach Anspruch 22, des weiteren umfassend: Ausbilden einer ersten dielektrischen Schicht (
140 ) über der verschiedenen zweiten Teilfläche (125 ) des Substrats vor dem Ausbilden der ersten Schicht (150 ); Ausbilden einer zweiten dielektrischen Schicht (142 ) über der ersten Schicht (150 ) vor dem Ausbilden der zweiten verschiedenen Schicht (160 ); Ausbilden einer dritten dielektrischen Schicht (144 ) über der ersten Schicht (150 ) und der verschiedenen zweiten Schicht (160 ); wobei die dritte dielektrische Schicht (144 ) durch Atomschichtaufbringung (ALD) von einem von Siliziumdioxid (SiO2), Hafniumoxid (HfO), Hafniumsilikat (HfSiO4), Hafniumdisilikat (HfSi4O7), Zirkoniumoxid (ZrO), Zirkoniumsilikat (ZrSiO4), Tantaloxid (Ta2O5) ausgebildet wird. - Verfahren nach Anspruch 23, des weiteren umfassend: Dotieren der ersten Schicht (
150 ) mit einem von Bor und Aluminium, um einen P-Kanal-Bereich (176 ) mit einer elektrisch positiven Ladung auszubilden; Dotieren der zweiten Schicht (160 ) mit einem von Phosphor, Arsen und Antimon, um einen N-Kanal-Bereich (186 ) mit einer elektrisch negativen Ladung auszubilden; Ausbilden einer N-Gate-Elektrode (170 ) auf einer Fläche der dritten dielektrischen Schicht (144 ) über der ersten Schicht (150 ); Ausbilden eines ersten N-Störstellenübergangs-Bereichs (172 ) und eines zweiten N-Störstellenübergangs-Bereichs (174 ) in der ersten Schicht (150 ), die zur N-Gate-Elektrode (170 ) benachbart ist; Ausbilden einer P-Gate-Elektrode (180 ) auf einer Fläche der dritten dielektrischen Schicht (144 ) über der zweiten Schicht (160 ); Ausbilden eines ersten P-Störstellenübergangs-Bereichs (182 ) und eines zweiten P-Störstellenübergangs-Bereichs (184 ) in der zweiten Schicht (160 ), die zur P-Gate-Elektrode (180 ) benachbart ist. - Verfahren nach Anspruch 1, des weiteren umfassend das Ausbilden des Substratmaterials durch: Wachsenlassen einer ersten Dicke von SiGe-Material auf einem Grundsubstrat; Übertragen einer entspannten oberen Dicke des SiGe-Materials auf ein Substrat, das ein Isoliermaterial umfasst.
- CMOS-Vorrichtung, das durch ein Verfahren nach einem oder mehreren der vorangehenden Ansprüche hergestellt ist, gekennzeichnet durch eine selektiv gewachsene erste Schicht (
150 ) aus einem Silizium-Material, die als ein erster Kanal (176 ) für eine erste Schaltungsvorrichtung (178 ) auf einer ersten Teilfläche (123 ) eines Si1-XGeX-Materials geeignet ist, das eine erste Schnittstellenfläche (123 ) eines Substrats von gradiertem entspanntem Silizium-Germanium-Material definiert; wobei die erste Schicht (150 ) aus Silizium-Material sich unter einer Dehnungsverspannung befindet, die verursacht wird durch einen Gitterabstand des Silizium-Materials, der kleiner als ein Gitterabstand des Si1-XGeX-Materials an der ersten Schnittstelle ist, wobei die zweite Schicht (160 ) aus Si1-YGeY-Material sich unter einer Druckverspannung befindet, die verursacht wird durch einen Gitterabstand des Si1-YGeY-Materials, der größer als ein Gitterabstand des Si1-XGeX-Materials an der zweiten Schnittstelle ist, ein Gate-Dielektrikum (144 ) in Kontakt mit dem selektiv gewachsenen Siliziummaterial und dem selektiv gewachsenen Si1-YGeY-Material; und je einer Gate-Elektrode (170 ,180 ) auf dem über der ersten Schicht (150 ) und der zweiten Schicht (160 ) gebildeten Gate-Dielektrikum (144 ). - Vorrichtung nach Anspruch 26, wobei die erste Schicht (
150 ) aus Silizium-Material eine Epitaxialschicht aus Silizium-Material ist, die eine Dicke von zwischen 10 nm und 20 nm Dicke aufweist; und wobei die zweite Schicht (160 ) aus Si1-YGeY-Material eine Epitaxialschicht aus Si1-YGeY-Material ist, die eine Dicke von zwischen 10 nm und 20 nm Dicke aufweist. - Vorrichtung nach Anspruch 26, wobei X 0,2 ist, und Y 0,5 ist.
- Vorrichtung nach Anspruch 26, wobei gradiertes entspanntes Silizium-Germanium-Material eine Dicke von zwischen 1 μm und 3 μm Dicke, eine Abstufungskonzentration von Germanium, die von 0% auf zwischen 10% und 30% zunimmt auf der ersten und der zweiten Schnittstelle, und eine Abstufungskonzentrationsrate aufweist, die sich zwischen 5% Ge und 15% Ge pro μm Tiefe erhöht.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/747,321 US7662689B2 (en) | 2003-12-23 | 2003-12-23 | Strained transistor integration for CMOS |
US10/747,321 | 2003-12-23 | ||
PCT/US2004/041917 WO2005067014A1 (en) | 2003-12-23 | 2004-12-13 | Strained transistor integration for cmos |
Publications (2)
Publication Number | Publication Date |
---|---|
DE112004002373T5 DE112004002373T5 (de) | 2006-11-16 |
DE112004002373B4 true DE112004002373B4 (de) | 2010-09-16 |
Family
ID=34679296
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE200411002373 Expired - Fee Related DE112004002373B4 (de) | 2003-12-23 | 2004-12-13 | Verfahren zur Herstellung einer CMOS-Vorrichtung sowie CMOS-Vorrichtung mit Strained-Transistor-Integration für CMOS |
Country Status (7)
Country | Link |
---|---|
US (4) | US7662689B2 (de) |
JP (2) | JP2007515808A (de) |
KR (1) | KR100940863B1 (de) |
CN (2) | CN101714528B (de) |
DE (1) | DE112004002373B4 (de) |
TW (1) | TWI256140B (de) |
WO (1) | WO2005067014A1 (de) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
2004
- 2004-12-13 JP JP2006547116A patent/JP2007515808A/ja active Pending
- 2004-12-13 WO PCT/US2004/041917 patent/WO2005067014A1/en active Application Filing
- 2004-12-13 KR KR1020067012730A patent/KR100940863B1/ko not_active IP Right Cessation
- 2004-12-13 CN CN200910253860.5A patent/CN101714528B/zh not_active Expired - Fee Related
- 2004-12-13 CN CN200480037017A patent/CN100583395C/zh not_active Expired - Fee Related
- 2004-12-13 DE DE200411002373 patent/DE112004002373B4/de not_active Expired - Fee Related
- 2004-12-16 TW TW93139177A patent/TWI256140B/zh not_active IP Right Cessation
-
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- 2009-10-30 US US12/609,711 patent/US8373154B2/en not_active Expired - Fee Related
-
2011
- 2011-01-06 JP JP2011001306A patent/JP5175367B2/ja not_active Expired - Fee Related
-
2013
- 2013-02-11 US US13/764,675 patent/US8748869B2/en not_active Expired - Fee Related
-
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law |
Ref document number: 112004002373 Country of ref document: DE Date of ref document: 20061116 Kind code of ref document: P |
|
8125 | Change of the main classification |
Ipc: H01L 21/336 AFI20051017BHDE |
|
8364 | No opposition during term of opposition | ||
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |