KR102271030B1 - 선택적 영역 성장을 이용한 cmos 소자의 제조 방법 - Google Patents

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Abstract

CMOS 소자를 제조하는 방법이 개시된다. 본 발명의 일 실시 예에 따른 CMOS 소자 제조 방법은, 반절연 기판을 준비하는 단계, 반절연 기판 상에 p 채널 나노선을 제1 선택 영역에 선택적 영역 성장을 통해 형성하는 단계 및 n 채널 나노선을 제2 선택 영역에 선택적 영역 성장을 통해 형성하는 단계를 포함하고, 상기 p 채널 나노선과 상기 n 채널 나노선을 구성하는 물질 각각은 서로 다른 격자 상수(lattice constant)를 갖는다.

Description

선택적 영역 성장을 이용한 CMOS 소자의 제조 방법{Method of fabricating a CMOS device with selective area growth}
본 발명은 CMOS(Complementary metal-oxide-semiconductor) 소자의 제조 방법에 관한 것이다. 구체적으로 본 발명은 선택적 영역 성장을 이용한 CMOS 소자의 제조 방법에 관한 것이다.
CMOS는 집적 회로의 한 종류로 마이크로프로세서나 SRAM등의 디지털 회로를 구성하는데 이용된다. BJT 소자를 이용한 공정보다 가격이 싸고 저전력 회로 구현이 가능하여 집적회로 공정에서 가장 널리 쓰이고 있는 기술이다.
기존의 CMOS는 실리콘(Si)를 이용하여 공정을 진행하여 전자 이동도(electron mobility)와 정공 이동도(hole mobility)의 차이로 인하여 NMOS와 PMOS간의 성능차가 발생하고, PMOS의 성능이 제한 요소가 되는 문제가 있다.
또한, 실리콘 자체의 이동도 및 밴드갭의 한계로 인하여 초고속 동작이나 초고전력 동작이 힘든 문제가 있다. 이에, Si CMOS의 낮은 이동도 한계를 극복하고자 스케일링이 계속되고 있으나, 현재 물리적인 한계에 도달한 상황이다.
따라서, 이하에서는 선택적 영역 성장을 이용해 PMOS와 NMOS를 만들어 소자의 집적도를 높이고 더 높은 이동도 또는 항복 필드(breakdown-field)를 가지는 소자를 제작할 수 있는 방법을 제안하고자 한다.
본 발명은 기존의 Si CMOS과 달린 나노선 채널이 선택적으로 성장되어 애플리케이션에 따라 최적의 모빌리티와 밴드갭을 갖는 물질을 이용하여 CMOS를 제작하는 방법을 제안하는 것을 목적으로 한다.
또한, 본 발명은 나노선 채널을 구성하는 물질의 격자 상수(lattice constant)가 달라 관통 전위(threading dislocation)이 발생할 수 있는 문제점을 선택적 영역 성장을 통해 별다른 추가 공정 없이 해결하는 CMOS 제작 방법을 제안하는 것을 목적으로 한다.
또한, 본 발명은 기존의 반도체 도핑과는 달리, 나노선을 성장시키는 동시에 인 시투(in-situ) 도핑이 가능하기 때문에 기존보다 공정 복잡도를 줄이는 CMOS 제작 방법을 제안하는 것을 목적으로 한다.
또한, 본 발명은 반복적인 도핑층의 적층을 통하여 소자를 계속 적층시켜 소자 집적도를 높이는 CMOS 제작 방법을 제안하는 것을 목적으로 한다.
본 발명의 일 실시 예에 따른 CMOS 소자 제조 방법은, 반절연 기판을 준비하는 단계, 반절연 기판 상에 p 채널 나노선을 제1 선택 영역에 선택적 영역 성장을 통해 형성하는 단계 및 n 채널 나노선을 제2 선택 영역에 선택적 영역 성장을 통해 형성하는 단계를 포함하고, 상기 p 채널 나노선과 상기 n 채널 나노선을 구성하는 물질 각각은 서로 다른 격자 상수(lattice constant)를 갖는다.
본 발명의 일 실시 예에 따른 CMOS 제조 방법에 따른 임플란트 또는 에칭 없이 소자를 만들 수 있기 때문에 데미지-프리 나노선 채널 구성이 가능하다.
또한, 본 발명의 일 실시 예에 따른 CMOS 제조 방법은 성장되는 나노선을 바꾸면 응용에 따라 이동도 및 밴드갭 조절을 용이하게 할 수 있다.
또한, 본 발명의 일 실시 예에 따른 CMOS 제조 방법은 선택적 영역 성장을 통해 서로 다른 격자 상수를 갖는 물질을 전위(dislocation) 없이 성장시키는 것이 가능하다.
또한, 본 발명의 일 실시 예에 따른 CMOS 제조 방법은 적층 구조 형성을 통해 소자 밀집도를 늘릴 수 있다.
또한, 본 발명의 일 실시 예에 따른 CMOS 제조 방법은 인 시투 도핑을 통해 공정 복잡도의 감소 및 우수한 결정질의 채널을 형성할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 CMOS 제조 방법을 개략적으로 나타낸다.
도 2는 p 채널 나노선 채널 형성까지의 공정에 대한 일 실시 예를 나타낸다.
도 3은 p 채널 나노선이 기판 상에 형성된 뒤, n 채널 나노선을 형성시키는 과정에 관한 일 실시 예를 나타낸다.
도 4는 앞선 공정을 통해 성장된 p 채널 나노선과 n 채널 나노선을 활용하여 PMOS 및 NMOS를 만들어 CMOS 소자를 만드는 실시 예를 나타낸다.
이하에서는 도면을 참조하여 본 발명의 구체적인 실시예를 상세하게 설명한다. 그러나 본 발명의 사상은 이하의 실시예에 제한되지 아니하며, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에 포함되는 다른 실시예를 구성요소의 부가, 변경, 삭제, 및 추가 등에 의해서 용이하게 제안할 수 있을 것이나, 이 또한 본 발명 사상의 범위 내에 포함된다고 할 것이다.
첨부 도면은 발명의 사상을 이해하기 쉽게 표현하기 위하여 전체적인 구조를 설명함에 있어서는 미소한 부분은 구체적으로 표현하지 않을 수도 있고, 미소한 부분을 설명함에 있어서는 전체적인 구조는 구체적으로 반영되지 않을 수도 있다. 또한, 설치 위치 등 구체적인 부분이 다르더라도 그 작용이 동일한 경우에는 동일한 명칭을 부여함으로써, 이해의 편의를 높일 수 있도록 한다. 또한, 동일한 구성이 복수 개가 있을 때에는 어느 하나의 구성에 대해서만 설명하고 다른 구성에 대해서는 동일한 설명이 적용되는 것으로 하고 그 설명을 생략한다.
도 1은 본 발명의 일 실시 예에 따른 CMOS 제조 방법을 개략적으로 나타낸다.
도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 CMOS 제조 방법에 따르면, 먼저, 반절연 기판 상에 게르마늄(Ge)과 같은 p 채널 나노선을 형성하고, p 채널 나노선과 다른 격자 상수를 갖는 III-V족 물질로 구성되는 n 채널 나노선을 형성하고, 형성된 p 채널 나노선 및 n 채널 나노선 상에 금속층과 유전층을 적층하여 CMOS를 제조할 수 있다. 이러한 제조 방법을 이하도 2 내지 도 4를 참고하여 더 자세하게 설명하도록 한다.
도 2는 p 채널 나노선 채널 형성까지의 공정에 대한 일 실시 예를 나타낸다.
S1-1 : 기판(1)이 준비된다. 바람직한 실시 예에서 기판(1)은 반절연(semi-insulating) Si 기판일 수 있다.
S1-2 : 기판(1) 상에 패턴이 형성된다. 바람직한 실시 예에서, 전자빔 리소그래피(E-beam lithography)를 이용하여 기판 리프트 오프(lift-off) 패터닝이 수행될 수 있다.
전자빔 리소그래피 기술은 포토레지스트를 도포한 시료면에 전자빔을 조사하여 포토레지스트를 구성하는 고분자를 결합 또는 절단하여 시료 면상에 포토레지스트 패턴을 형성하는 기술이다.
여기에서 리프트 오프법은 어떠한 패턴을 형성하기 위해 식각 마스크로 이용하기 위해 형성한 포토레지스트(Photo Resist, PR) 패턴을 애싱하여 제거하지 않고, 포토레지스트 패턴을 포함하여 전면에 물질층을 형성한 후, 포토레지스트 패턴을 기판으로부터 제거함으로써 포토레지스트 패턴 상부에 형성된 물질층이 함께 제거되어 소정의 패턴을 형성하는 방법이다.
따라서, 기판(1) 상에 포토레지스트가 도포되고, 제1 선택영역(2)을 패터닝하기 위한 전자빔 리소그래피가 수행될 수 있다.
S1-3 : 전자빔 리소그래피를 통해 제1 선택영역(2)이 패터닝되면, 패턴을 포함하는 전면에 금속층(3)이 증착(deposition)된다. 바람직한 실시 예에서, 금속층(3)은 금(Au)일 수 있다. 또한, 바람직한 실시 예에서, 금속층(3)은 전자빔 에바포레이터를 이용하여 높은 에너지의 전자빔을 타겟 금속의 표면에 조사하여 기화 시킨 후 시료면에 분자선을 조사시키는 방식으로 증착될 수 있다.
S1-4 : 포토레지스트가 리프트 오프된다. 포토레지스트가 리프트 오프되면, 도면에 도시된 바와 같이, 기판(1)상에 금속패턴(3')이 형성된다. 구체적으로 금속패턴(3')은 전자빔 리소그래피를 통해 패터닝되는 제1 선택영역(2)에 형성될 수 있다.
S1-5 : 금속패턴(3')를 촉매로 이용하여 p 채널 나노선(4)이 선택적으로 성장된다. 구체적으로 금속패턴(3')이 형성된 제1 선택영역(2)에만 p 채널 나노선(4)이 성장된다. 바람직한 실시 예에서, p 채널 나노선(4)은 게르마늄(Ge) 나노선일 수 있으나, 소자의 응용분야에 따라 다른 물질의 나노선일 수 있다.
p 채널 나노선(4)의 성장 도중에 소스/드레인 영역을 형성하기 위해 p 타입 도펀트가 인 시투 도핑될 수 있다. 이때, 바람직한 실시 예에서, p 타입 도펀드는 갈륨(Ga) 또는 붕소(B) 도펀트 일 수 있다.
S1-6 : 부식액을 이용하여 촉매로 사용된 금속패턴(3')이 제거된다.
도 3은 p 채널 나노선이 기판 상에 형성된 뒤, n 채널 나노선을 형성시키는 과정에 관한 일 실시 예를 나타낸다.
S2-1 : 먼저, 반절연 기판(1) 및 도 1에서 설명한 공정을 통해 반절연 기판(1) 상에 형성된 p 채널 나노선(4)이 준비된다.
S2-2 : 박막층(5)이 반절연 기판(1) 및 p 채널 나노선(4)을 모두 덮도록 증착된다. 바람직한 실시 예에서, 박막층(5)은 단차피복성(step coverage)가 좋은 이산화 규소일 수 있으며, 그 외 단차피복성이 좋은 물질이 사용될 수 있다.
여기에서, 단차피복성은 웨이퍼의 패턴 공정 진행 시 패턴의 밑면과 벽면 위치에 따라 박막의 두께가 얼마나 서로다르게 입혀지는지를 나타내는 지수이다. 도 2에 도시된 바와 같이, 반절연 기판(1) 상에 p 채널 나노선(4)이 벽과 같이 형성되어 있기 때문에 박막층(5)이 고르게 입혀지기 위해서 단차피복성이 좋은 물질로 박막층(5)을 증착하는 것은 중요하다.
S2-3 : 패턴이 박막층(5) 상에 형성된다. 구체적으로, 포토 레지스트(6)가 박막층(5) 상에 패터닝되고, 전자빔 리소그래피를 통하여 n 채널 나노선이 성장될 제2 선택영역(7)이 열리는 공정이 수행될 수 있다.
S2-4 : 패터닝된 포토 레지스트(6)를 블록층으로 하여 박막층(5)의 일부가 식각된다. 결과적으로 박막층(5) 식각을 통해 n 채널 나노선이 성장될 제2 선택영역(7)이 드러난다.
S2-5 : 박막층(5)을 이용하여 박막층(5)이 덮이지 않고 기판이 드러난 제2 선택영역(7)에 n 채널 나노선이 선택적으로 성장하여 형성된다. 바람직한 실시 예에서, n 채널 나노선은 III-V 나노선일 수 있다. 마찬가지로, n 채널 나노선도 성장 도중 소스/드레인 영역을 형성하기 위해 n 타입 도펀트가 인 시투 도핑될 수 있다. 바람직한 실시 예에서, n 타입 도펀트는 실리콘(Si) 또는 텔루륨(Te)일 수 있다.
S2-6 : 식각액을 이용하여 박막층(5)이 식각된다. 박막층(5)이 식각되면 최종적으로 반절연 기판(1) 상에 p 채널 나노선(4) 및 n 채널 나노선(8)이 형성된다. 일 실시 예에서, p 채널 나노선(4)과 n 채널 나노선(8)을 구성하는 물질 각각의 격자 상수가 다를 수 있다.
도 4는 앞선 공정을 통해 성장된 p 채널 나노선과 n 채널 나노선을 활용하여 PMOS 및 NMOS를 만들어 CMOS 소자를 만드는 실시 예를 나타낸다.
S3-1 : 반절연 기판(1) 상에 p 채널 나노선(4) 및 n 채널 나노선(8)이 형성된다. p 채널 나노선(4) 및 n 채널 나노선(8)을 형성하는 과정은 도 2 및 도 3에 따른다.
S3-2 : 반절연 기판(1), p 채널 나노선(4) 및 n 채널 나노선(8)을 모두 덮도록 드레인 금속층(9)이 증착된다. 바람직한 실시 예에서, 드레인 금속층(9)은 스퍼터링을 통해 증착될 수 있다. 스퍼터링은 진공 증착법의 일종으로서, 비교적 낮은 진공도에서 플라즈마를 이온화된 아르곤 등의 가스를 가속하여 타겟에 충돌시키고, 원자를 분출시켜 웨이퍼나 유리 같은 기판상에 막을 만드는 기법이다. 또 다른 실시 예에서, 드레인 금속층(9)은 Atomic layer deposition (ALD) 공정을 통해 증착될 수 있다.
S3-3 : 드레인 금속층(9) 증착이 완료되면, 나노선 측면에 제1 블록층(10)이 패터닝된다. 바람직한 실시 예에서, 제1 블록층(10)은 빛 또는 전자빔에 반응하여 선택적으로 열리는 물질로 구성될 수 있다. 구체적인 실시 예에서, 포토 레지스트가 이용될 수 있다.
S3-4 : 제1 블록층(10)을 마스크로 이용하여 드레인 금속층(9)이 식각된다. 결과적으로 드레인 금속층(9)은 제1 블록층(10)으로 마스킹된 부분을 제외하고 모두 제거된다.
S3-5 : 제1 유전층(11)이 기판 및 드레인 금속층(9)를 모두 덮도록 증착된다. 결과적으로 제1 유전층(11)을 통해 드레인 금속층(9)이 격리된다. 바람직한 실시 예에서, 제1 유전층(11)은 스핀 온 유전체(spin-on dielectric)일 수 있다.
S3-6 : 게이트 스택(stack, 12)이 제1 유전층(11) 상에 증착된다. 게이트 스택(12)는 절연층 및 금속층(12)을 포함할 수 있다. 바람직한 실시 예에서, 게이트 스택 (12)은 ALD를 통해 증착될 수 있다.
S3-7 : 게이트 스택 (12) 증착이 완료되면, 나노선 측면에 제2 블록층(13)이 패터닝된다. 바람직한 실시 예에서, 제2 블록층(13)은 빛 또는 전자빔에 반응하여 선택적으로 열리는 물질로 구성될 수 있다. 구체적인 실시 예에서, 포토 레지스트가 이용될 수 있다.
S3-8 : 제2 블록층(13)을 마스크로 이용하여 게이트 스택(12)이 식각된다. 결과적으로 게이트 스택(12)은 제2 블록층(13)으로 마스킹된 부분을 제외하고 모두 제거된다.
S3-9 : 제2 유전층(14)이 기판 및 게이트 스택(12)을 모두 덮도록 증착된다. 결과적으로 제2 유전층(14)을 통해 게이트 스택(12)이 격리된다. 바람직한 실시 예에서, 제2 유전층(14)은 스핀 온 유전체(spin-on dielectric)일 수 있다.
S3-10 : 소스 금속층(15)이 제2 유전층(14) 상에 증착된다. 바람직한 실시 예에서, 소스 금속층(15)은 스퍼터링 공정 또는 ALD 공정을 이용하여 증착될 수 있다.
결과적으로, 도 2 내지 도 3을 통해 형성된 n 채널 나노선과 p 채널 나노선에 절연층과 금속층을 증착시켜 NMOS 및 PMOS가 형성될 수 있다. 따라서 본 발명의 일 실시 예에 따른 CMOS 제작 방법은, 금속 증착과 유전층 증착을 반복하면서 꾸준이 적층시킬 수 있기 때문에, 수직으로 소자가 계속 형성되어 소자 집적도를 증가시키는 장점을 가질 수 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 본 발명의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 본 발명의 등가적 범위 내에서의 모든 변경은 본 발명의 범위에 포함된다.

Claims (8)

  1. 반절연 기판을 준비하는 단계와;
    상기 반절연 기판 상의 제1 선택 영역에 선택적 영역 성장을 통해 p채널 나노선을 상기 반절연 기판과 수직 방향으로 형성시키는 단계와;
    상기 p 채널 나노선과 다른 격자 상수를 갖는 Ⅲ-Ⅴ족 물질로 구성되는 n 채널 나노선을 상기 반절연 기판 상의 제2 선택 영역에 선택적 영역 성장을 통해 상기 반절연 기판과 수직 방향으로 형성시키는 단계;를 포함함을 특징으로 하는 CMOS 소자 제조 방법.
  2. 제1 항에 있어서, 상기 p 채널 나노선을 상기 반절연 기판과 수직 방향으로 형성시키는 단계는,
    상기 반절연 기판 상에 포토 레지스트를 도포하고, 상기 제1 선택 영역을 위한 패턴을 형성하는 단계와;
    상기 패턴을 포함하는 전면에 금속층을 증착하는 단계와;
    상기 포토 레지스트를 리프트 오프하여 상기 반절연 기판의 제1 선택 영역에 금속패턴을 형성하는 단계; 및
    상기 금속패턴을 촉매로 이용하여 상기 p 채널 나노선을 선택적으로 성장시키되, 상기 p 채널 나노선을 상기 반절연 기판과 수직 방향으로 형성시키는 단계;를 포함함을 특징으로 하는 CMOS 소자 제조 방법.
  3. 제2 항에 있어서, 상기 p 채널 나노선을 성장시키는 도중에 소스/드레인 영역 형성을 위한 p 타입 도펀트를 인 시투 도핑하는 단계;를 더 포함함을 특징으로 하는 CMOS 소자 제조 방법.
  4. 제1 항에 있어서, 상기 n 채널 나노선을 상기 반절연 기판과 수직 방향으로 형성시키는 단계는,
    상기 반절연 기판 상에 반절연 기판과 상기 p 채널 나노선을 모두 덮도록 박막층을 증착하는 단계와;
    상기 제2 선택 영역을 위한 패턴을 상기 박막층 상에 형성하는 단계와;
    상기 제2 선택 영역을 위한 패턴을 따라 상기 박막층의 일부를 식각하여 상기 제2 선택영역을 드러내는 단계; 및
    상기 제2 선택 영역에 상기 n 채널 나노선을 선택적으로 성장시키되, 상기 n 채널 나노선을 상기 반절연 기판과 수직 방향으로 형성시키는 단계;를 포함함을 특징으로 하는 CMOS 소자 제조 방법.
  5. 제4 항에 있어서, 상기 n 채널 나노선을 성장시키는 도중에 소스/드레인 영역을 형성하기 위해 n 타입 도펀트가 인 시투 도핑되는 단계;를 더 포함함을 특징으로 하는 CMOS 소자 제조 방법.
  6. 제4 항에 있어서, 상기 n 채널 나노선 형성 후 식각액을 이용하여 박막층을 식각하는 단계;를 더 포함함을 특징으로 하는 CMOS 소자 제조 방법.
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