DE102007011247B4 - Halbleiteranordnung, Verfahren zur Herstellung derselben und Verfahren zur Herstellung eines Transistors - Google Patents

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Abstract

Halbleiteranordnung mit: einem Werkstück (202), wobei das Werkstück (202) ein erstes Gebiet (242) und ein zu dem ersten Gebiet (242) benachbartes, zweites Gebiet (226) aufweist; einem in dem ersten Gebiet (242) angeordneten ersten Beanspruchung-erhöhenden Material (246, 250), das eine erste Zug- oder Druckbeanspruchung erzeugt; gekennzeichnet durch zumindest ein, innerhalb des ersten Beanspruchung-erhöhenden Materials (246, 250) in dem ersten Gebiet (242) angeordnetes Gebiet eines zweiten Beanspruchung-erhöhenden Materials (248), wobei das zweite Beanspruchung-erhöhende Material (248) ein von dem ersten Beanspruchung-erhöhenden Material (246, 250) verschiedenes Material umfasst und wobei das zumindest eine Gebiet des zweiten Beanspruchung-erhöhenden Materials (248) die erste Zug- oder Druckbeanspruchung des ersten Gebiets (242) erhöht.

Description

  • Die vorliegende Erfindung bezieht sich im Allgemeinen auf eine Halbleiteranordnung, Verfahren zur Herstellung derselben und ein Verfahren zur Herstellung eines Transistors und im speziellen auf das Erhöhen der Beanspruchung von Materialschichten von Halbleiteranordnungen.
  • Halbleiteranordnungen werden in einer Vielzahl von elektronischen Anwendungen, wie z. B. Computern, Mobiltelefonen, Digitalkameras und anderem elektronischen Zubehör verwendet. Halbleiteranordnungen werden üblicherweise durch sequenzielles Abscheiden von isolierenden oder dielektrischen Schichten, leitenden Schichten und halbleitenden Schichten von Material über einem Halbleitersubstrat und Strukturieren der verschiedenen Schichten mittels Lithographie hergestellt, wodurch darauf Schaltungskomponenten und -elemente ausgebildet werden.
  • Ein Transistor ist ein Element, welches in Halbleiteranordnungen beträchtliche Verwendung findet. In einer einzigen integrierten Schaltung (IC) können beispielsweise Millionen von Transistoren sein. Eine bei der Herstellung von Halbleiteranordnungen verbreitete Art von Transistor ist ein Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET, Metal Oxide Semiconductor Field Effect Transistor). Ein Transistor weist üblicherweise ein über einem Kanal-Gebiet angeordnetes Gate-Dielektrikum und ein über dem Gate-Dielektrikum ausgebildetes Gate auf. Ein Source-Gebiet und ein Drain-Gebiet sind auf beiden Seiten des Kanal-Gebiets innerhalb eines Substrats oder Werkstücks ausgebildet.
  • In Komplementär-Metalloxid-Halbleiter-(CMOS)Anordnungen werden sowohl p-Kanal- als auch n-Kanal-Anordnungen in komplementären Anordnungen verwendet. Die p-Kanal- und n-Kanal-Anordnungen von CMOS-Anordnungen werden üblicherweise als p-Kanal-Metalloxid-Halbleiter-(PMOS) und n-Kanal Metalloxid-Halbleiter-(NMOS)Transistoren bezeichnet. Ein PMOS-Transistor ist in einer n-Wanne (z. B. einer mit n-Typ Dotierstoffen implantierten Wanne) ausgebildet und ein NMOS-Transistor ist in einer p-Wanne ausgebildet. Ein flaches Grabensisolations-Gebiet (STI) ist üblicherweise zwischen der n-Wanne und p-Wanne des jeweiligen PMOS-Transistors bzw. NMOS-Transistors ausgebildet.
  • In einigen Transistorentwürfen ist es erwünscht, eine Beanspruchung in das Kanal-Gebiet zur Verbesserung der Leistungsfähigkeit des Transistors einzubringen.
  • So ist beispielsweise aus der Druckschrift US 2005/0 082 522 A1 einen Transistor bekannt, der in den Source-/Draingebieten eine Schicht aus SiGe bzw. SiC zum Einbringen einer Beanspruchung im Kanalgebiet aufweist.
  • Weiterhin ist aus der Druckschrift US 2006/0 011 990 A1 ein Transistor bekannt, bei dem eine Verspannung durch SiO2- oder SiGe-Stöpsel in den Source- und Drainbereichen erreicht wird. Die Beanspruchung im Kanalbereich wird hierbei durch die Volumen-Expansion des Stöpsel-Materials erzielt. Aus der Druckschrift US 2005/0 280 098 A1 ist eine CMOS-Anordnung bekannt mit einem NMOS und einem PMOS Transistor, wobei die Source- und Draingebiete jeweils eine zugverspannte Schicht und eine auf der zugverspannten Schicht angeordnete druckverspannte Schicht aufweisen. Das Kanalgebiet des NMOS Transistors ist auf Höhe der zugverspannten Schicht angeordnet, das Kanalgebiet des PMOS-Transistors ist auf Höhe der druckverspannten Schicht angeordnet.
  • Die erzeugte Beanspruchung entsteht durch die Gitterverspannung der verwendeten Materialschichten. Jedoch zeigen gitterverspannte Schichten mit zunehmender Dicke und im Laufe der Zeit die Neigung zur Relaxation, wodurch die Höhe der eingebrachten Beanspruchung abnimmt. Folglich besteht ein Bedarf an verbesserten Verfahren und Strukturen zum Einbringen einer Beanspruchung in Transistoren und andere Halbleiteranordnungen.
  • Aufgabe der Erfindung ist es daher, eine weiter verbesserte Halbleiteranordnung mit eingebrachter Verspannung, ein Verfahren zur Herstellung derselben und ein Verfahren zur Herstellung eines Transistors mit eingebrachter Verspannung bereitzustellen.
  • Diese Aufgabe wird hinsichtlich der Halbleiteranordnung durch die Merkmale des Patentanspruchs 1 und hinsichtlich der Verfahren durch die Maßnahmen der Patentansprüche 15 und 19 gelöst.
  • Die erfindungsgemäße Halbleiteranordnung umfasst ein Werkstück, wobei das Werkstück ein erstes Gebiet und ein zu dem ersten Gebiet benachbartes, zweites Gebiet aufweist. In dem ersten Gebiet ist ein erstes Beanspruchung-erhöhendes Material angeordnet, das eine erste Zug- oder Druckbeanspruchung erzeugt. Weiterhin ist zumindest ein Gebiet eines zweiten Beanspruchung-erhöhenden Materials innerhalb des ersten Materials in dem ersten Gebiet angeordnet, wobei das zweite Beanspruchung-erhöhende Material ein von dem ersten Beanspruchung-erhöhenden Material verschiedenes Material umfasst und wobei das zumindest eine Gebiet des zweiten Beanspruchungerhöhenden Materials die erste Zug- oder Druckbeanspruchung des ersten Gebiets erhöht.
  • Bei dem erfindungsgemäßen Verfahren zur Herstellung einer Halbleiteranordnung wird ein Werkstück bereitgestellt, wobei das Werkstück ein erstes Gebiet und ein zu dem ersten Gebiet benachbartes zweites Gebiet aufweist. Ein erstes Beanspruchung-erhöhendes Material wird in dem ersten Gebiet ausgebildet, das eine erste Zug- oder Druckbeanspruchung erzeugt. Zumindest ein Gebiet eines zweiten Beanspruchung-erhöhenden Materials wird innerhalb des ersten Beanspruchung-erhöhenden Materials in dem ersten Gebiet ausgebildet, wobei das zumindest eine Gebiet des zweiten Beanspruchung-erhöhenden Materials die erste Zug- oder Druckbeanspruchung erhöht, wobei das zweite Beanspruchung-erhöhende Material ein von dem ersten Beanspruchung-erhöhenden Material verschiedenes Material umfasst, wobei das erste Beanspruchung-erhöhende Material und das zumindest eine Gebiet des zweiten Beanspruchung-erhöhenden Materials in dem ersten Gebiet eine Beanspruchung des zu dem ersten Gebiet benachbarten zweiten Gebiets erhöhen.
  • Bei dem erfindungsgemäßen Verfahren zur Herstellung eines Transistors wird ein Werkstück bereitgestellt und ein Gate-Dielektrikum-Material über dem Werkstück angeordnet. Ein Gate-Material wird über dem Gate-Dielektrikum-Material angeordnet und das Gate-Material und das Gate-Dielektrikum-Material werden zum Ausbilden eines Gates und eines Gate-Dielektrikums strukturiert. Zumindest ein Abstandstück wird über Seitenwänden des Gates und des Gate-Dielektrikums ausgebildet. Ein zu einer ersten Seite und einer zweiten Seite des Gates und des Gate-Dielektrikums benachbarter Teilbereich des Werkstücks wird entfernt zum Ausbilden einer ersten Vertiefung und einer zweiten Vertiefung. Zumindest ein Teilbereich der ersten Vertiefung und der zweiten Vertiefung wird mit einem ersten Beanspruchung-erhöhenden Material gefüllt, das eine erste Zug- oder Druckbeanspruchung erzeugt. Zumindest ein Gebiet eines zweiten Beanspruchung-erhöhenden Materials wird innerhalb des ersten Beanspruchung-erhöhenden Materials in der ersten Vertiefung und der zweiten Vertiefung ausgebildet, wobei das zumindest eine Gebiet des zweiten Beanspruchung-erhöhenden Materials die erste Zug- oder Druckbeanspruchung erhöht, wobei das erste Beanspruchung-erhöhende Material und das zumindest eine Gebiet des zweiten Beanspruchung-erhöhenden Materials in der ersten Vertiefung ein Source-Gebiet umfassen, und wobei das erste Beanspruchung-erhöhende Material und das zumindest eine Gebiet des zweiten Beanspruchung-erhöhenden Materials in der zweiten Vertiefung ein Drain-Gebiet umfassen.
  • Beispielsweise stellt die vorliegende Erfindung neue Verfahren zum Einbringen einer Beanspruchung in Source- und Drain-Gebiete von Transistoren und in andere Gebiete von Halbleiteranordnungen bereit.
  • In den Unteransprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
  • Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnungen näher beschrieben.
  • Es zeigen:
  • 1 eine Schnittansicht eines herkömmlichen Transistors mit SiGe in den Source- und Drain-Gebieten;
  • 2 eine Detailansicht des Kanal-Gebiets des in 1 gezeigten Transistors, welche die Auswirkung, die die SiGe Source- und Drain-Gebiete auf eine Beanspruchung im Kanal-Gebiet des Transistors haben, darstellt;
  • 3 eine Schnittansicht eines ersten Ausführungsbeispiels der vorliegenden Erfindung, wobei die Source- und Drain-Gebiete eines Transistors einen ersten Teilbereich eines ersten Materials, ein über dem ersten Teilbereich des ersten Materials angeordnetes zweites Material und einen über dem zweiten Material angeordneten zweiten Teilbereich des ersten Materials umfassen;
  • 4 eine Schnittansicht eines zweiten Ausführungsbeispiels der vorliegenden Erfindung, wobei die Source- und Drain-Gebiete eines Transistors ein über Vertiefungen in einem Werkstück epitaktisch aufgewachsenes oder abgeschiedenes erstes Material und ein über dem ersten Material angeordnetes zweites Material zum Füllen der Vertiefungen in dem Werkstück umfassen;
  • 5 eine Detailansicht des Kanal-Gebiets des in 4 gezeigten Transistors, welche die Auswirkung, die das erste Material und das zweite Material der neuen Source- und Drain-Gebiete des zweiten Ausführungsbeispiels der vorliegenden Erfindung auf eine Beanspruchung im Kanal-Gebiet des Transistors haben, darstellt;
  • 6 eine Schnittansicht eines dritten Ausführungsbeispiels der vorliegenden Erfindung, wobei eine Mehrzahl von Gebieten des zweiten Materials innerhalb des ersten Materials in den Source- und Drain-Gebieten eines Transistors angeordnet sind;
  • 7 eine Schnittansicht eines vierten Ausführungsbeispiel der vorliegenden Erfindung, wobei das zweite Material innerhalb des ersten Materials in den zu dem Kanal-Gebiet eines Transistors benachbarten Source- und Drain-Gebieten ausgebildet ist;
  • 8 eine Schnittansicht eines fünften Ausführungsbeispiels der vorliegenden Erfindung, wobei das zweite Material in der gesamten Dicke des ersten Materials in den Source- und Drain-Gebieten eines Transistors ausgebildet ist;
  • 9 ein sechstes Ausführungsbeispiel der vorliegenden Erfindung, wobei das Gate eines Transistors ebenfalls das in den Source- und Drain-Gebieten ausgebildete erste Material und das zweite Material aufweist; und
  • 10 ein siebtes Ausführungsbeispiel der vorliegenden Erfindung, wobei das Source-Gebiet, das Drain-Gebiet und das Gate eines Transistors ein auf einer oberen Oberfläche davon ausgebildetes Silizid aufweisen.
  • Übereinstimmende Ziffern und Symbole in den verschiedenen Figuren beziehen sich im Allgemeinen, soweit nicht anders angegeben, auf übereinstimmende Teile. Die Figuren wurden gezeichnet, um die relevanten Aspekte der bevorzugten Ausführungsbeispiele darzustellen und sind nicht notwendigerweise maßstabsgerecht gezeichnet.
  • Die vorliegende Erfindung wird mit Bezug auf bevorzugte Ausführungsbeispiele in einem spezifischen Zusammenhang beschrieben, und zwar ausgeführt in einem Source- und Drain-Gebiet eines Transistors. Die Erfindung kann jedoch ebenso für andere Halbleiteranordnungen verwendet werden, bei denen das Einbringen einer Beanspruchung in ein angrenzendes Gebiet erwünscht ist.
  • 1 zeigt eine Schnittansicht einer herkömmlichen Halbleiteranordnung 100, die einen Transistor 101 mit in den Source- und Drain-Gebieten 108 und 110 ausgebildetem SiGe 124 aufweist. Der Transistor 101 wird typischerweise durch Bereitstellen eines Werkstücks 102 und Ausbilden von STI-Gebieten 118 in dem Werkstück hergestellt. Ein Gate-Dielektrikum-Material 104 ist über dem Werkstück 102 angeordnet und ein Gate-Material 106 ist über dem Gate-Dielektrikum-Material 104 angeordnet. Das Gate-Material 106 und das Gate-Dielektrikum-Material 104 werden mittels Lithographie zum Ausbilden eines Gates 106 und eines Gate-Dielektrikums 104 strukturiert. Das Werkstück 102 ist leicht mit einer Dotierstoffart zum Ausbilden von leicht dotierten Gebieten 120 in einer zu dem Gate 106 und dem Gate-Dielektrikum 104 benachbarten oberen Oberfläche des Werkstücks 102 dotiert.
  • Isoliermaterialien umfassende Abstandsstücke 112/114/116 werden auf den Seitenwänden des Gates 106 und des Gate-Dielektrikums 104 ausgebildet. Das Werkstück 102 kann, wie bei 122 gezeigt, eine zu den Abstandsstücken 112/114/116 benachbarte tiefe Implantation einer Dotierstoffart aufweisen. Freiliegende Teilbereiche des Werkstücks 102 werden mittels eines Ätzprozesses vertieft und dann wird SiGe 124 zum Ausbilden des Source-Gebiets 108 und des Drain-Gebiets 110 in den Vertiefungen epitaktisch aufgewachsen. Ein Kanal-Gebiet 126 des Transistors 101 ist unter dem Gate-Dielektrikum 104 zwischen dem Source-Gebiet 108 und dem Drain-Gebiet 110 angeordnet.
  • 2 zeigt eine Detailansicht eines Gebiets 128 des in 1 gezeigten Transistors 101, welche die Auswirkung darstellt, die die Moleküle des SiGe 124 in den Source- und Drain-Gebieten 108 und 110 auf eine Beanspruchung im Kanal-Gebiet 126 des Transistors 101 haben. Das Kanal-Gebiet 126 umfasst nur Siliziumatome 130 und die Source- und Drain-Gebiete 108 und 110 umfassen SiGe-Moleküle, welche Siliziumatome 130 und Germaniumatome 132 umfassen. Die Germaniumatome 132 sind, wie gezeigt, größer als die Siliziumatome 130, was eine Zugbeanspruchung 134 in dem Source-Gebiet 108 und dem Drain-Gebiet 110 erzeugt. Die Zugbeanspruchung 134 in dem Source-Gebiet 108 und dem Drain-Gebiet 110 verursacht eine Druckbeanspruchung 136 in dem Kanal-Gebiet 126, welches auf jeder Seite umgeben von und angrenzend an das Source-Gebiet 108 und das Drain-Gebiet 110 ist.
  • Das Einbringen einer Beanspruchung in das Kanal-Gebiet 126 eines Transistors 101 ist in einigen Anwendungen vorteilhaft, weil die Leistungsfähigkeit des Transistors 101 verbessert werden kann. Beispielsweise wurde in PMOS-Feldeffekt-Transistoren (FET's) in CMOS-Technologie eine Steigerung der Leistungsfähigkeit durch das Einbringen einer Beanspruchung in das Kanal-Gebiet durch das Ausbilden von epitaktisch aufgewachsenem SiGe nachgewiesen. Jedoch hat SiGe in den Source- und Drain-Gebieten von Transistoren eine Relaxation der Beanspruchung gezeigt, z. B. mit der Zeit oder nach verschiedenen Ausheilprozessen und anderen, zur Herstellung der Transistoren verwendeten, Prozessschritten.
  • Demnach besteht ein Bedarf an verbesserten Verfahren und Strukturen zum Einbringen einer Beanspruchung in Source-, Drain- und Kanal-Gebiete von Transistoren und in verschiedene Gebiete von Halbleiteranordnungen.
  • Beispielsweise werden neue Strukturen und Verfahren zum Einbringen einer Beanspruchung in Source- und Drain-Gebiete von Transistoren bereitgestellt, die eine Beanspruchung in dem Kanal-Gebiet erzeugt. Alternativ kann die Erfindung ebenso in anderen Anwendungen, in denen das Einbringen einer Beanspruchung in ein angrenzendes Gebiet wünschenswert ist, ausgeführt werden.
  • 3 zeigt eine Schnittansicht eines ersten Ausführungsbeispiels der vorliegenden Erfindung, wobei die Source- und Drain-Gebiete 242 und 244 eines Transistors 240 einen ersten Teilbereich 246 eines ersten Materials, ein über dem ersten Teilbereich 246 des ersten Materials angeordnetes zweites Material 248 und einen über dem zweiten Material 248 angeordneten, zweiten Teilbereich 250 des ersten Materials umfasst. Für die verschiedenen Elemente in 3 werden ähnliche Ziffern verwendet, wie sie mit Bezug auf die 1 und 2 verwendet wurden. Das erste Material (z. B. Teilbereiche 246 und 250 des ersten Materials) umfasst ein erstes Beanspruchung-erhöhendes Material wie z. B. SiGe und das zweite Material 248 umfasst ein zweites Beanspruchung-erhöhendes Material mit Molekülen, die eine von den Molekülen des ersten Materials verschiedenen Größe haben.
  • Beispielsweise sind die Moleküle des zweiten Materials 248 größer als die Moleküle des ersten Materials, so dass das zweite Material 248 die Zugbeanspruchung der Source- und Drain-Gebiete 242 und 244 erhöht. Die erhöhte Zugbeanspruchung der Source- und Drain-Gebiete 242 und 244 erhöht die Druckbeanspruchung in dem Kanal-Gebiet 226. Das zweite Material 248 umfasst eine innerhalb des ersten Materials 246/250 angeordnete Einschubschicht, die abgeschieden, epitaktisch aufgewachsen oder implantiert ist.
  • Das zweite Material 248 umfasst vorzugsweise zumindest ein Gebiet eines innerhalb des ersten Materials 246/250 ausgebildeten Materials, und das zweite Material 248 kann eine Vielzahl von Formen umfassen. Beispielsweise kann das zumindest eine Gebiet des zweiten Materials 248 eine Struktur mit einer teilweise oder vollständig durch das Source-Gebiet und das Drain-Gebiet hindurch angeordneten, sich vertikal erstreckenden Rippe oder Stöpsel; einer teilweise oder vollständig durch das Source-Gebiet und das Drain-Gebiet hindurch angeordneten, sich horizontal erstreckenden Rippe oder Stöpsel; einem Liner, der über einem innerhalb des Werkstücks angeordneten ersten Teilbereich des ersten Materials angeordnet ist, wobei ein zweiter Teilbereich des ersten Materials über dem Liner angeordnet ist; oder Kombinationen daraus umfassen, welche hierin mit Bezug auf die 3, 4 und 6 bis 10 näher beschrieben werden. Alternativ kann das zweite Material 248 z. B. andere Formen umfassen.
  • Mit Bezug auf 3 wird als nächstes ein Verfahren zur Herstellung eines Transistors 240 beschrieben, wobei das zweite Material 248 einen Liner umfasst, der über einem innerhalb des Transistors 202 angeordneten ersten Teilbereich 246 des ersten Materials angeordnet ist, und wobei ein zweiter Teilbereich 250 des ersten Materials über dem Liner 248 angeordnet ist. Zunächst wird ein Werkstück 202 bereitgestellt. Das Werkstück 202 kann ein z. B. durch eine Isolierschicht bedecktes Silizium oder andere Halbleitermaterialien umfassendes Halbleitersubstrat aufweisen. Das Werkstück 202 kann ebenso andere, nicht gezeigte, aktive Komponenten oder Schaltungen aufweisen. Das Werkstück 202 kann z. B. Siliziumoxid über einkristallinem Silizium umfassen. Das Werkstück 202 kann andere leitende Schichten oder andere Halbleiterelemente, z. B. Transistoren, Dioden usw. aufweisen. Verbundhalbleiter, wie z. B. GaAs, InP oder SiC, können beispielsweise anstelle von Silizium verwendet werden. Das Werkstück 202 kann z. B. ein Silizium-über-Isolator-(SOI)Substrat umfassen.
  • STI-Gebiete 218 können in dem Werkstück, z. B. durch Strukturieren des Werkstücks 202 mittels Lithographie ausgebildet werden, z. B. durch Abscheiden einer Photoresistschicht über dem Werkstück 202, durch Strukturieren der Photoresistschicht unter Verwendung einer Lithographiemaske, durch Entfernen von Teilbereichen der Photoresistschicht und durch Verwenden der Photoresistschicht als eine Maske während freiliegende Teilbereiche des Werkstücks 202 mittels eines Ätzprozesses weggeätzt werden. Die strukturierten Teilbereiche des Werkstücks 202 werden mit einem Isoliermaterial wie z. B. Siliziumdioxid zum Ausbilden der STI-Gebiete 218 gefüllt. Die STI-Gebiete 218 werden in einigen Ausführungsbeispielen vorzugsweise vor dem Ausbilden des Transistors 240 ausgebildet, obwohl das STI-Gebiet 218 alternativ nach dem Ausbilden des Transistors 240 ausgebildet werden kann. In einigen, nicht gezeigten, Anwendungen können STI-Gebiete 218 z. B. nicht erforderlich sein.
  • Ein Gate-Dielektrikum-Material 204, welches einen Isolator wie z. B. Siliziumdioxid, Siliziumnitrid oder ein Material mit niedriger oder hoher dielektrischer Konstante (k) oder andere Isoliermaterialien umfasst, wird über dem Werkstück 202 abgeschieden und ein Gate-Material 206 wird über dem Gate-Dielektrikum-Material 204 abgeschieden. Das Gate-Dielektrikum-Material 204 kann eine Dicke von z. B. ungefähr 3 nm bis 25 nm umfassen, obwohl das Gate-Dielektrikum-Material 204 alternativ andere Abmessungen umfassen kann. Das Gate-Material 206 umfasst vorzugsweise ein Halbleitermaterial wie z. B. Silizium oder Polysilizium, obwohl andere Halbleitermaterialien und Leiter ebenso verwendet werden können. Das Gate-Material 206 kann eine Dicke von z. B. ungefähr 100 bis 200 nm umfassen, obwohl das Gate-Material 206 andere Abmessungen umfassen kann. Das Gate-Material 206 und das Gate-Dielektrikum-Material 204 werden mittels Lithographie zum Ausbilden eines Gates 206 und eines Gate-Dielektrikums 204 strukturiert. Das Gate 206 wird hierin auch als eine Gate-Elektrode bezeichnet.
  • Optional können freiliegende Teilbereiche des Werkstücks 202, wie gezeigt, zum Ausbilden von, zu dem Gate 206 und dem Gate-Dielektrikum 204 benachbarten, leicht dotierten Gebieten 220 innerhalb eines oberen Teilbereichs des Werkstücks 202 mit einer Dotierstoffart leicht dotiert werden. Ein Isoliermaterialien umfassendes Abstandsstück 212/214/216 wird auf den Seitenwänden des Gates 206 und des Gate-Dielektrikums 204 ausgebildet. Das Abstandsstück 212/214/216 kann z. B. eine oder mehrere Schichten von Siliziumoxid oder Siliziumnitrid umfassen, obwohl alternativ andere Materialien ebenso verwendet werden können.
  • Beispielsweise kann das Abstandsstück 212/214/216 einen Siliziumnitrid oder Siliziumoxid umfassenden Liner 216/212 umfassen, der im Wesentlichen konform ist und alle freiliegenden Oberflächen bedeckt.
  • Das Abstandsstück 212/214/216 kann ein über dem Liner 216/212 ausgebildetes Isoliermaterial 214 aufweisen, das Siliziumoxid oder Siliziumnitrid umfasst. Das Isoliermaterial 214 kann z. B. ein von dem Liner 216/212 verschiedenes Material umfassen. Das Isoliermaterial 214 und der Liner 216/212 können, wie gezeigt, z. B. mittels eines anisotropen Ätzprozesses zum Ausbilden von nach unten geneigten Seitenwänden auf dem Isoliermaterial 214 strukturiert und/oder geätzt werden. Ein strichliert dargestellter, kleiner Teilbereich eines Isoliermaterials 211, welcher beispielsweise einen Teilbereich des Liners 216/212 umfasst, verbleibt vorzugsweise über der oberen Oberfläche des Gates 206 angeordnet und wird später im Herstellungsprozess entfernt. Das Isoliermaterial 211 über dem Gate 206 kann eine Dicke von z. B. ungefähr 10 bis 60 nm umfassen, obwohl das Isoliermaterial 211 alternativ andere Abmessungen umfassen kann.
  • Nach dem Ausbilden der Seitenwand-Abstandsstücke 212/214/216 kann das Werkstück 202, wie bei 222 gezeigt, optional mit einer tiefen Implantation einer Dotierstoffart in dem, zu dem Abstandsstück 212/214/216 benachbarten, Source-Gebiet 242 und Drain-Gebiet 244 implantiert werden.
  • Als nächstes werden in Übereinstimmung mit einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung freiliegende Teilbereiche des Werkstücks 202 mittels eines Ätzprozesses vertieft. Eine erste Vertiefung wird in dem Source-Gebiet 242 ausgebildet und eine zweite Vertiefung wird in dem Drain-Gebiet 244 ausgebildet. Die erste Vertiefung und die zweite Vertiefung umfassen vorzugsweise eine Tiefe unterhalb der oberen Oberfläche des Werkstücks 202 von ungefähr 80 bis 110 nm und umfassen weiter vorzugsweise eine Tiefe von z. B. ungefähr 200 nm oder weniger. Alternativ kann der Betrag der Vertiefungen andere Abmessungen umfassen.
  • Die erste Vertiefung und die zweite Vertiefung können beispielsweise, wie gezeigt, innerhalb des Werkstücks 202 eine im Wesentlichen quadratische oder rechteckige Form umfassen. Alternativ können die erste Vertiefung und die zweite Vertiefung eine, nicht gezeigte, runde Form, eine ovale Form oder einen Hinterschnitt in einer symmetrischen oder verzerrten Form umfassen (z. B. am Boden breiter als im oberen Bereich der Vertiefungen).
  • Ein erster Teilbereich 246 eines ersten Materials wird in der ersten Vertiefung und der zweiten Vertiefung zum teilweisen Füllen der ersten Vertiefung und der zweiten Vertiefung ausgebildet. Der erste Teilbereich 246 des ersten Materials wird vorzugsweise durch epitaktisches Aufwachsen ausgebildet, z. B. indem die vertieften Teilbereiche des Werkstücks 202 einem, das epitaktisch aufzuwachsende Material beinhaltenden, Gas ausgesetzt werden, welches beispielsweise vorzugsweise z. B. SiGe umfasst. Alternativ kann der erste Teilbereich 246 des ersten Materials z. B. mittels Atomlagenabscheidung (ALD), physikalischer Gasphasenabscheidung (PVD), chemischer Gasphasenabscheidung (CVD) oder anderen Abscheideverfahren abgeschieden werden.
  • Ein zweites Material 248 wird, wie in 3 gezeigt, über dem ersten Teilbereich 246 des ersten Materials ausgebildet. Das zweite Material 248 wird beispielsweise vorzugsweise über dem ersten Teilbereich 246 des ersten Materials epitaktisch aufgewachsen, obwohl das zweite Material 248 alternativ z. B. mittels ALD, PVD, CVD oder anderen Abscheideverfahren abgeschieden werden kann. Das zweite Material 248 füllt die erste Vertiefung und die zweite Vertiefung des jeweiligen Source-Gebiets 242 bzw. Drain-Gebiets 244 vorzugsweise teilweise.
  • Ein zweiter Teilbereich 250 des ersten Materials wird, wie gezeigt, über dem zweiten Material 248 zum Füllen der ersten Vertiefung und der zweiten Vertiefung in dem Source-Gebiet 242 und dem Drain-Gebiet 244 ausgebildet. Der zweite Teilbereich 250 des ersten Materials umfasst vorzugsweise das gleiche Material wie z. B. der erste Teilbereich 246 des ersten Materials. Der zweite Teilbereich 250 des ersten Materials wird vorzugsweise durch epitaktisches Aufwachsen ausgebildet und kann alternativ mittels ALD, PVD, CVD oder anderer Abscheideverfahren ausgebildet werden.
  • Vorzugsweise werden der erste Teilbereich 246 des ersten Materials, das zweite Material 248 und der zweite Teilbereich 250 des ersten Materials epitaktisch ausgebildet, so dass sich die Materialien nur indem vertieften Teilbereich des Werkstücks 202 ausbilden, z. B. auf dem freiliegenden Werkstück 202. Weil sie vorzugsweise halbleitende Materialien umfassen, werden das erste Material 246/250 und das zweite Material 248 vorteilhafterweise nicht über den Isoliermaterialien der STI-Gebiete 218, des Abstandsstücks 212/214/216 oder des Abstandsstücks 211 oben auf dem Gate 206 epitaktisch aufwachsen. Alternativ können jedoch der erste Teilbereich 246 des ersten Materials, das zweite Material 248 und der zweite Teilbereich 250 des ersten Materials zum Bedecken des gesamten Werkstücks 202 abgeschieden werden und werden später mittels Lithographie von unerwünschten Bereichen entfernt, wie z. B. über den STI-Gebieten 218, dem Abstandsstück 212/214/126 oder dem Abstandsstück 211 oben auf dem Gate 206.
  • Das erste Material (z. B. Teilbereiche 246 und 250 des ersten Materials) umfasst ein erstes Beanspruchung-erhöhendes Material. Das erste Material 246/250 umfasst vorzugsweise ein halbleitendes Material und umfasst beispielsweise vorzugsweise z. B. SiGe. Alternativ kann das erste Material 246/250 andere halbleitende Materialien umfassen.
  • Das zweite Material 248 umfasst ein zweites Beanspruchung-erhöhendes Material. Das zweite Material 248 umfasst vorzugsweise ein halbleitendes Material, das z. B. von dem halbleitenden Material des ersten Materials verschieden ist. Das zweite Material 248 umfasst vorzugsweise ein Material mit Molekülen, die eine von den Molekülen des ersten Materials verschiedene Größe haben. Das zweite Material 248 umfasst beispielsweise vorzugsweise Ge. Ge-Atome sind größer als Si-Atome und folglich erhöht das Einbringen einer Schicht von Ge-Atomen in ein Source-Gebiet 242 und ein Drain-Gebiet 244 die Beanspruchung, z. B. die Zugbeanspruchung des Source-Gebiets 242 und des Drain-Gebiets 244. Die erhöhte Zugbeanspruchung der Source- und Drain Gebiete 242 und 244 verursacht eine Erhöhung der Druckbeanspruchung des zu den Source- und Drain-Gebieten 242 und 244 des Transistors 240 benachbarten Kanal-Gebiets 226.
  • Das zweite Material 248 kann ebenso andere halbleitende Materialien mit Molekülen und/oder Atomen anderer Größe als die Moleküle und/oder Atome des ersten Materials 246/250 umfassen. Beispielsweise kann das zweite Material 248 alternativ InAs, InSb, InP oder Si oder andere Materialien umfassen, welche Moleküle umfassen, die größer als die Atome des ersten Materials 246/250 sind. Beispielsweise kann das zweite Material 248 Si mit einer z. B. von dem Si des Werkstücks 202 verschiedenen Kristallorientierung oder mit einer von der Kristallorientierung des ersten Teilbereichs des ersten Materials 246 verschiedenen Kristallorientierung umfassen. Beispielsweise kann das zweite Material 248 Si mit einer Kristallorientierung von <110>, <111> oder anderen Orientierungen umfassen. Alternativ kann das zweite Material 248 andere halbleitende Materialien umfassen, wie z. B. Ge, InAs, InSb oder InP mit einer von der Kristallorientierung des ersten Teilbereichs des ersten Materials 246 verschiedenen Kristallorientierung oder einer von der Kristallorientierung des Siliziums des Werkstücks 202 verschiedenen Kristallorientierung.
  • Wenn das zweite Material 248 z. B. InAs oder InSb umfasst, haben das InAs und das InSb eine schmalere Bandlücke als SiGe und führen demnach zu einer Verringerung des Kontaktwiderstands z. B. der Source- und Drain-Gebiete 242 und 244, was in einigen Anwendungen von Vorteil ist.
  • Wenn das zweite Material 248 Moleküle oder Atome umfasst, die größer als die Moleküle oder Atome des ersten Materials 246/250 sind, werden diese vorteilhafterweise im Source-Gebiet 242 und Drain-Gebiet 244 eines z. B. PMOS FET implementiert, weil das zweite Material 248 die Zugbeanspruchung des Source-Gebiets 242 und des Drain-Gebiets 244 erhöht, was eine Erhöhung der Druckbeanspruchung in dem Kanal-Gebiet 246 verursacht. Ein erhöhte Druckbeanspruchung im Kanal-Gebiet 246 führt zu einer verbesserten Leistungsfähigkeit eines z. B. PMOS FET Transistors 240.
  • Alternativ umfasst das zweite Material 248 jedoch vorzugsweise Moleküle oder Atome, die kleiner als die Moleküle oder Atome des ersten Materials 246/250 sind. Dies ist insbesondere vorteilhaft, wenn es im Source-Gebiet 242 und Drain-Gebiet 244 eines z. B. NMOS FET implementiert ist, weil das zweite Material 248 die Druckbeanspruchung des Source-Gebiets 242 und des Drain-Gebiets 244 erhöht, was eine Erhöhung der Zugbeanspruchung in dem Kanal-Gebiet 246 verursacht. Ein erhöhte Zugbeanspruchung im Kanal-Gebiet 246 führt zu einer verbesserten Leistungsfähigkeit eines z. B. NMOS FET Transistors 240. Beispielsweise umfasst das erste Material 246/250 vorzugsweise SiC, das z. B. epitaktisch aufgewachsen oder, wie vorangehend hierin beschrieben, abgeschieden sein kann, und das zweite Material 248 umfasst vorzugsweise z. B. C oder andere Elemente mit kleineren Atomen und/oder Molekülen als SiC.
  • Das zweite Material 248 kann beispielsweise innerhalb des ersten Materials 246/250 durch Implantation ausgebildet sein. Beispielsweise umfasst das erste Material 246/250 eine einzelne Materialschicht, die in der ersten Vertiefung und der zweiten Vertiefung des jeweiligen Source-Gebiets 242 bzw. Drain-Gebiets 244 epitaktisch aufgewachsen oder abgeschieden ist. Das zweite Material 248 wird dann in das erste Material 246/250 mittels eines Implantationsprozesses implantiert. Die Dosis und Menge des Implantationsprozesses wird vorzugsweise derart eingestellt, dass sich die gewünschte Tiefe und Form des zweiten Materials 248 innerhalb des ersten Materials 246/250 ergibt.
  • Das erste Material 246/250 und das zweite Material 248 werden vorzugsweise innerhalb der ersten Vertiefung und der zweiten Vertiefung in dem Source-Gebiet 242 und dem Drain-Gebiet 244 ausgebildet, um die erste Vertiefung und die zweite Vertiefung zumindest zu füllen. Vorzugsweise erhebt sich beispielsweise das erste Material 246/250 und das zweite Material 248, wie in 3 gezeigt, um einen Betrag d1 über die obere Oberfläche des Werkstücks 202. Die Abmessung d1 umfasst vorzugsweise z. B. ungefähr 0 bis 100 nm und die Abmessung d1 kann beispielsweise z. B. ungefähr ½ der Tiefe der ersten und zweiten Vertiefung innerhalb des Werkstücks 202 umfassen.
  • Der erste Teilbereich 246 des ersten Materials umfasst vorzugsweise eine Dicke von ungefähr 50 nm oder weniger, obwohl der erste Teilbereich 246 alternativ andere Abmessungen umfassen kann, wie z. B. bei der Abmessung d2 gezeigt z. B. ungefähr 100 nm oder weniger. Das zweite Material 248 umfasst vorzugsweise eine Dicke von z. B. ungefähr 50 nm und umfasst beispielsweise vorzugsweise eine Dicke von z. B. ungefähr 20 nm oder größer, wie bei Abmessung d3 gezeigt. Gemäß dem gezeigten ersten Ausführungsbeispiel der vorliegenden Erfindung umfasst das zweite Material 248 einen Liner mit im Wesentlichen der gleichen Form wie die Vertiefung in den Source- und Drain-Gebieten 242 und 244 und das zweite Material 248 ist von dem vertieften Werkstück 202 durch die Dicke des ersten Teilbereichs 246 des ersten Materials beabstandet.
  • Nach dem Ausbilden des Source-Gebiets 242 und des Drain-Gebiets 244 wird der oben auf dem Gate 206 verbliebene Teilbereich des Abstandsstücks 211 entfernt und das Source-Gebiet 242, das Drain-Gebiet 244 und das Gate 206 können silizidiert werden, wie in 10 gezeigt und nachfolgend hierin beschrieben wird. Nicht gezeigte Isoliermaterialien und leitende Materialien können über dem Transistor 240 ausgebildet und zum Herstellen eines elektrischen Kontakts zu Teilbereichen des Transistors 240 strukturiert werden und der Herstellungsprozess wird, nicht gezeigt, zum Vervollständigen der Halbleiteranordnung 200 fortgeführt.
  • 4 ist eine Schnittansicht eines zweiten Ausführungsbeispiels der vorliegenden Erfindung, wobei nur ein Teilbereich 246 des ersten Materials in den Source- und Drain-Gebieten 242 und 244 eines Transistors 240 ausgebildet ist. Der erste Teilbereich 246 des ersten Materials wird hierin auch als z. B. das erste Material 246 bezeichnet. Das erste Material 246 kann über Vertiefungen in dem Werkstück 202 wie mit Bezug auf 3 beschrieben, epitaktisch aufgewachsen oder abgeschieden werden, um die Vertiefungen teilweise zu füllen. Dann kann ein zweites Material 248, wie in 4 gezeigt, über dem ersten Material 246 epitaktisch aufgewachsen oder abgeschieden werden, um die Vertiefungen im wesentlichen vollständig zu füllen. Alternativ kann das erste Material 246 aufgewachsen oder abgeschieden werden, um die Vertiefungen im wesentlichen vollständig zu füllen, und das zweite Material 248 kann in das erste Material 246 z. B. implantiert werden.
  • Man beachte, dass das Abstandsstück 211 oben auf dem Gate 206 in den 4, 6, 7 und 10 nicht gezeigt ist, obwohl das Abstandsstück 211 während des Ausbildens der Source- und Drain-Gebiete 242 und 244 beispielsweise vorzugsweise oben auf dem Gate 206 verbleibend zurück bleibt.
  • In dem in 4 gezeigten zweiten Ausführungsbeispiel umfasst das zweite Material 248 vorzugsweise eine einzelne, teilweise durch das Source-Gebiet 242 und das Drain-Gebiet 244 angeordnete, sich vertikal-erstreckende Rippe oder Stöpsel. Beispielsweise kann das zweite Material 248 einen Stöpsel mit im Wesentlichen der gleichen Abmessung umfassen, der sich senkrecht zur Zeichnungsebene wie die in 4 mit einer von der linken Seite zur rechten Seite des zweiten Materials 248 dargestellten Abmessung d3 erstreckt. Beispielsweise kann das zweite Material 248 eine Breite d3 von ungefähr 50 nm und eine Länge (senkrecht zur Zeichnungsebene) von ungefähr 50 nm aufweisen.
  • Alternativ kann das zweite Material 248 eine Rippe mit einer größeren Abmessung senkrecht zur Zeichnungsebene als die in 4 von der linken Seite zur rechten Seite des zweiten Materials 248 dargestellte Abmessung umfassen. Beispielsweise kann das zweite Material 248 eine Breite d3 von ungefähr 50 nm und eine Länge (senkrecht zur Zeichnungsebene) von größer als 50 nm, z. B. 100 nm bis zu mehreren μm aufweisen. Das zweite Material 248 kann sich z. B. über die gesamte Länge des Kanal-Gebiets 226 des Transistors 240 erstrecken.
  • Der Stöpsel oder die Rippe des zweiten Materials 248 erstreckt sich in einigen Ausführungsbeispielen vorzugsweise von einer oberen Oberfläche des Werkstücks bis z. B. zu einem Punkt zumindest unter dem Kanal-Gebiet 226 des Transistors 240.
  • 5 zeigt eine Detailansicht des Kanal-Gebiets des in 4 gezeigten Transistors 240, welche die Auswirkung dargestellt, die das erste Material 246 und das zweite Material 248 der Source- und Drain-Gebiete 242 und 244 auf die Beanspruchung 256 des Materials im Kanal-Gebiet 226 des Transistors 240 haben. Eine Detailansicht von Gebiet 252 des Transistors 240 in 4 ist in 5 gezeigt. Ein Beispiel eines Ge umfassenden, zweiten Materials 248 ist in 4 dargestellt.
  • Das erste Material 246 in dem Source-Gebiet 242 und dem Drain-Gebiet 244 umfasst Siliziumatome 230 und Germaniumatome 232, wobei die Germaniumatome 232 größer als die Siliziumatome 230 sind. Die Ge-Atome 232 des zweiten Materials 248 sind größer als die Siliziumatome 230 des ersten Materials 246 und erhöhen folglich die Zugbeanspruchung 254 des Source-Gebiets 242 und des Drain-Gebiets 244. Die erhöhte Zugbeanspruchung 254 verursacht, wie gezeigt, eine Erhöhung der Druckbeanspruchung 256 in dem Kanal-Gebiet 226. Vorzugsweise kann beispielsweise eine gewünschte Beanspruchung für ein Kanal-Gebiet 226 durch Auswählen der z. B. geeigneten Materialart des zweiten Materials 248, Dicke und Verfahren zum Ausbilden des zweiten Materials 248 erreicht werden.
  • Alternativ kann das zweite Material 248 Atome umfassen, die z. B. kleiner als Si-Atome 230 sind, wie z. B. C und das erste Material 246 kann SiC umfassen. Das zweite Material 248 verursacht eine Erhöhung der Druckbeanspruchung in den Source- und Drain-Gebieten 242 und 244 in diesem Ausführungsbeispiel, was z. B. eine Erhöhung der Zugbeanspruchung in dem Kanal-Gebiet 226 verursacht. Das zweite Material 248 kann ebenso ein Material mit einer z. B. von dem ersten Material 246 und/oder dem Werkstück 202 verschiedenen Kristallorientierung umfassen.
  • 6 zeigt eine Schnittansicht eines dritten Ausführungsbeispiels der vorliegenden Erfindung, wobei eine Mehrzahl von Gebieten des zweiten Materials 248 innerhalb des ersten Materials 246 in den Source- und Drain-Gebieten 242 und 244 eines Transistors 240 angeordnet sind. Zwei Gebiete 248a und 248b des zweiten Materials 248 sind gezeigt, obwohl alternativ zwei oder mehr. Gebiete des zweiten Materials 248 ausgebildet sein können. Jedes Gebiet des zweiten Materials 248 kann in diesem Ausführungsbeispiel eine Struktur mit z. B. einer teilweise durch das Source-Gebiet 242 und das Drain-Gebiet 244 angeordneten, sich vertikal-erstreckenden Rippe oder Stöpsel umfassen. Die Source- und Drain-Gebiete 242 und 244 können z. B. mittels epitaktischem Aufwachsen, Abscheiden oder Implantieren oder Kombinationen daraus ausgebildet werden.
  • Das erste Material 246 kann durch epitaktisches Aufwachsen oder Abscheiden ausgebildet werden und das erste Material 246 kann z. B. mittels Lithographie zum Ausbilden zumindest einer Vertiefung in dem ersten Material 246 strukturiert werden. Das zweite Material 250 kann z. B. durch epitaktisches Aufwachsen oder Abscheiden des zweiten Materials 250 in der zumindest einen Vertiefung in dem ersten Material 246 ausgebildet werden.
  • 7 zeigt eine Schnittansicht eines vierten Ausführungsbeispiels der vorliegenden Erfindung, wobei das zweite Material 248 innerhalb des ersten Materials 246 in den zu dem Kanal-Gebiet 226 eines Transistors 240 benachbarten Source- und Drain-Gebieten 242 und 244 ausgebildet ist. In diesem Ausführungsbeispiel kann das zweite Material 248 eine Struktur mit zumindest einer (obwohl nur eine in 7 gezeigt ist), teilweise (wie gezeigt) oder vollständig durch das Source-Gebiet 242 und das Drain-Gebiet 244 angeordneten, sich horizontal-erstreckenden Rippe oder Stöpsel umfassen. Das zweite Material 248 wird in diesem Ausführungsbeispiel vorzugsweise durch Implantation ausgebildet, z. B. wird das zweite Material 248 vorzugsweise um einen vorgegebenen Betrag d4 unter die obere Oberfläche des ersten Materials 246 implantiert. Die Abmessung d4 kann z. B. ungefähr 10 nm oder größer umfassen. Beispielsweise wird das zweite Material 248, wie gezeigt, vorzugsweise benachbart zum Kanal-Gebiet 226 ausgebildet. Das horizontal-ausgerichtete zweite Material 248 kann eine Dicke oder Abmessung d5 von ungefähr 50 nm oder größer umfassen und kann im Wesentlichen die gleiche Dicke wie z. B. das Kanal-Gebiet 226 umfassen. Alternativ kann die Abmessung d4 und d5 z. B. andere Abmessungen umfassen.
  • 8 zeigt eine Schnittansicht eines fünften Ausführungsbeispiels der vorliegenden Erfindung, wobei das zweite Material 248 in der gesamten Dicke d6 des ersten Materials 246 in den Source- und Drain-Gebieten 242 und 244 eines Transistors 240 ausgebildet ist. Beispielsweise kann das zweite Material 248, wie gezeigt, zumindest ein Gebiet des zweiten Materials 248 mit einer vollständig durch das Source-Gebiet 242 und das Drain-Gebiet 244 angeordneten, sich vertikal-erstreckenden Rippe oder Stöpsel umfassen.
  • Der Isolier-Liner 211 ist in 8 strichliert dargestellt. Der Liner 211 auf der oberen Oberfläche des Gates 206 wird vorzugsweise entfernt, so dass das Gate 206 in einem späteren Herstellungsschritt silizidiert wird. Der Isolier-Liner 211 schützt das Gate 206 beispielsweise während der Herstellungsprozesse zum Ausbilden des ersten Materials 246/250 und des zweiten Materials 248. Jedoch wird in dem in 9 gezeigten sechsten Ausführungsbeispiel der Liner 211 entfernt, z. B. bevor die Vertiefungen in dem Source-Gebiet 242 und dem Drain-Gebiet 244 mit dem ersten Material 246/250 und dem zweiten Material 248 gefüllt werden.
  • 9 zeigt das in 3 dargestellte erste Ausführungsbeispiel der vorliegenden Erfindung, wobei das Gate des Transistors 264 ebenfalls das erste Material 266/270 (gezeigt als 246/250 in den Source- und Drain-Gebieten 242 und 244) und das in den Source- und Drain-Gebieten 242 und 244 ausgebildete zweite Material 268 (gezeigt als 248 in den Source- und Drain-Gebieten 242 und 244) aufweist. In diesem sechsten Ausführungsbeispiel wird, bevor die erste Vertiefung und die zweite Vertiefung in dem jeweiligen Source-Gebiet 242 bzw. dem Drain-Gebiet 244 ausgebildet werden, ein Ätzprozess oder ein anderer Entfernungsprozess zum Entfernen des Liners 211 (in den 3 und 8 strichliert dargestellt) oberhalb des Gates 206 verwendet. Dann wird ein Ätzprozess zum Ausbilden der ersten Vertiefung und der zweiten Vertiefung in dem Werkstück 202 verwendet.
  • Weil das Gate 206 ebenfalls Silizium oder Polysilizium umfasst, wird das Gate 206, wie in 9 gezeigt, während z. B. des Ausbildens der Vertiefungen in den Source und Drain-Gebieten 242 und 244 in dem Werkstück 202 ebenso vertieft. Vorzugsweise wird ein kleiner Betrag des Materials des Gates 206 über dem Gate-Dielektrikum 204 verbleibend zurück gelassen, so dass das Gate 206 z. B. als Keim für das epitaktische Aufwachsen des ersten Materials 246 wirkt.
  • Ein Verfahren zum epitaktischen Aufwachsen wird zum Ausbilden des ersten Teilbereichs 246 des ersten Materials in den Vertiefungen des Werkstücks 202 verwendet, während dem der erste Teilbereich des ersten Materials (in dem Gate-Gebiet durch 266 dargestellt) ebenfalls epitaktisch auf dem zurückgebildeten Material des Gates 206 aufgewachsen wird. Ein Verfahren zumepitaktischen Aufwachsen wird zum Ausbilden des zweiten Materials 248 über dem erst n Teilbereich 246 des ersten Materials verwendet, während dem das zweite Material (in dem Gate-Gebiet durch 268 dargestellt) ebenfalls oben auf dem ersten Teilbereich des ersten Materials 266 in dem Gate-Gebiet epitaktisch aufgewachsen wird. Ein Verfahren zum epitaktischen Aufwachsen wird zum Ausbilden des zweiten Teilbereichs 250 des ersten Materials in den Vertiefungen des Werkstücks 202 und zum Füllen der Vertiefungen verwendet, während dem der zweite Teilbereich des ersten Materials (in dem Gate-Gebiet durch 270 dargestellt) ebenfalls auf dem zweiten Material 268 in dem Gate-Gebiet epitaktisch aufgewachsen wird.
  • Vorteilhafterweise erhöht beispielsweise das zweite Material 268 in dem Gate-Gebiet die Beanspruchung des Gates 206/266/268/270 und verbessert die Leistungsfähigkeit des Transistors 264. Beispielsweise kann das erste Material 266/270 und das zweite Material 268 in dem Gate-Gebiet einen Polysilizium-Verarmungseffekt in dem Transistor 240 reduzieren oder eliminieren. Das Gate in diesem Ausführungsbeispiel umfasst z. B. das Gate-Material 206, den ersten Teilbereich 266 des ersten Materials, das zweite Material 268 und den zweiten Teilbereich 270 des ersten Materials.
  • 10 zeigt ein siebtes Ausführungsbeispiel, nämlich das in 3 gezeigte erste Ausführungsbeispiel der vorliegenden Erfindung, wobei das Source-Gebiet 242, das Drain-Gebiet 244 und das Gate 206 eines Transistors 284 ein auf einer oberen Oberfläche davon ausgebildetes Silizid 274 und 276 aufweisen. Das Silizid 274 und 276 kann durch Abscheiden einer (nicht gezeigten) Metallschicht wie z. B. Ti, Co, Ni oder NiPt, obwohl ebenso andere Metalle verwendet werden können, und nicht gezeigtem Erhitzen des Werkstücks 202 ausgebildet werden. Das Metall der Metallschicht diffundiert in das halbleitende Material der Source- und Drain-Gebiete, z. B. in das erste Material 246/250 und das zweite Material 248 und in das halbleitende Material des Gates 206, z. B. in das Material des Gates 206, wodurch ein Silizid 274 bzw. 276 an einer oberen Oberfläche davon ausgebildet wird. Das Silizid 274 über dem zweiten Material 248 kann, wie gezeigt, über dem ersten Material 246/250 dünner sein. Eine (nicht gezeigte) optionale dünne Siliziumschicht mit einer Dicke von einigen Zehntel nm kann auf der oberen Oberfläche des Source-Gebiets 242 und des Drain-Gebiets 244 (z. B. über dem ersten Material 246/250 und dem zweiten Material 248) und des Gates 206 vor der Silizid-Ausbildung ausgebildet werden, um z. B. die Ausbildung des Silizids 274 und 276 zu erleichtern.
  • Die Metallschicht wird dann von der Halbleiteranordnung 200 entfernt. Das Silizid 274 und 276 verbessert die Leitfähigkeit und verringert den Widerstand z. B. des Source-Gebiets 242, des Drain-Gebiets 244 und des Gates 206. Ein nicht gezeigtes Silizid 274 und 276 kann ebenso auf den Source-, Drain- und Gate-Gebieten der z. B. in den 4, 6, 7, 8 und 9 gezeigten Ausführungsbeispielen ausgebildet werden.
  • Beispielsweise kann das erste Material 246 eine Dotierstoffart wie z. B. Bor umfassen, obwohl andere Dotierstoffarten wie z. B. Arsen oder Phosphor alternativ verwendet werden können, obwohl ebenso andere Dotierstoffarten verwendet werden können. Die Halbleiteranordnung 200 kann mittels eines zusätzlichen Heiz- oder Ausheilschrittes oder z. B. in einem weiteren Heiz- oder Ausheilschritt erhitzt oder ausgeheilt werden, der zum Prozessieren z. B. einer anderen Materialschicht verwendet wird, wodurch zumindest ein Teil der Dotierstoffarten von dem ersten Material 246 in das angrenzende Werkstück 202 gelangt, was zum Ausbilden der Dotiergebiete 222 führt. Folglich kann z. B. ein tiefer Implantationsschritt zum Ausbilden der tiefen Implantationsgebiete 222 vorteilhafterweise vermieden oder eliminiert werden.
  • Vorteilhafterweise kann die Erfindung auch in anderen Strukturen als den in den Zeichnungen gezeigten Transistoren 240, 264 und 284 implementiert werden. Beispielsweise kann das hierin beschriebene, neue zweite Material 248 in einem ersten, an ein zweites Gebiet einer Halbleiteranordnung angrenzendes oder benachbartes, Gebiet eingefügt oder ausgebildet sein. Das in den 3, 4 und 6 bis 10 gezeigte erste Material 246/250 oder nur 246 kann in dem ersten Gebiet wie vorstehend hierin beschrieben z. B. durch epitaktisches Aufwachsen, Abscheiden oder Implantieren angeordnet sein. Zumindest ein Gebiet des zweiten Materials 248 kann innerhalb des ersten Materials 246/250 oder 246 in dem ersten Gebiet angeordnet sein, wobei das zweite Material 248 ein von dem ersten Material 246/250 oder 246 verschiedenes Material umfasst. Das zumindest eine Gebiet des zweiten Materials 248 erhöht eine erste Beanspruchung (z. B. eine Zug- oder Druckbeanspruchung) des ersten Gebiets. Die durch das zweite Material 248 erzeugte, erhöhte erste Beanspruchung in dem ersten Gebiet 248 erhöht eine zweite Beanspruchung (z. B. eine Druck- oder Zugbeanspruchung) des zu dem ersten Gebiet benachbarten zweiten Gebiets.
  • Beispielsweise kann z. B. das erste Gebiet benachbart zu einer ersten Seite des zweiten Gebiets angeordnet sein, wobei das zweite Gebiet eine, der ersten Seite gegenüberliegende, zweite Seite umfasst. Ein drittes Gebiet kann benachbart zu der zweiten Seite des zweiten Gebiets angeordnet sein. Das dritte Gebiet weist das erste Material 246/250 oder 246 und das zumindest eine Gebiet des, innerhalb des ersten Materials 246/250 oder 246 angeordneten, zweiten Materials 248 auf. Das zumindest eine Gebiet des zweiten Materials 248 erhöht eine dritte Beanspruchung des dritten Gebiets. Beispielsweise erhöhen z. B. die erste Beanspruchung des ersten Gebiets und die dritte Beanspruchung des dritten Gebiets eine zweite Beanspruchung des zweiten Gebiets. Das erste Gebiet kann ein Source-Gebiet 242 umfassen, das dritte Gebiet kann ein Drain-Gebiet 244 umfassen und das zweite Gebiet kann ein Kanal-Gebiet 226 umfassen, wie in den 3, 4 und 6 bis 10 gezeigt, obwohl das erste Gebiet, das zweite Gebiet und das dritte Gebiet alternativ z. B. andere Strukturen umfassen können, die von einer Erhöhung der Beanspruchung in den ersten, zweiten und dritten Gebieten profitieren würden.
  • Beispielsweise werden Halbleiteranordnungen 200 und Transistoren 240, 264 und 284 mit dem hierin beschriebenen, ersten Material 246/250 und dem zweiten Material 248 angegeben. Ebenso werden z. B. Verfahren zur Herstellung der Halbleiteranordnungen 200 und Transistoren 240, 264 und 284 angegeben.
  • Vorteilhafterweise werden neue Strukturen und Verfahren zur Erhöhung der Beanspruchung der Source- und Drain-Gebiete der Transistoren 240, 264 und 284 und anderer Halbleiteranordnungen bereitgestellt. Beispielsweise verursacht die erhöhte Zugbeanspruchung in den Source- und Drain-Gebieten 242 und 244 eine Erhöhung der Druckbeanspruchung des Kanal-Gebiets 226, wodurch die Leistungsfähigkeit der Transistoren 240, 264 und 284 verbessert wird. Die Beanspruchung-verstärkenden Strukturen, welche beispielsweise das erste Material 246/250 und das zweite Material 248 umfassen, sind insbesondere vorteilhaft um die Leistungsfähigkeit von z. B. PMOS Feldeffekt-Transistoren (FET's) zu verbessern.
  • Beispielsweise kann ebenso die Leistungsfähigkeit von z. B. NMOS FET's verbessert werden, wenn das zweite Material 248 ein Material umfasst, dass eine Druckbeanspruchung in den Source- und Drain-Gebieten 242 und 244 erhöht, was eine Erhöhung der Zugbeanspruchung in dem Kanal-Gebiet 246 verursacht. Das Erhöhen der Zugbeanspruchung in dem Kanal-Gebiet 246 eines NMOS FET verbessert z. B. die Leistungsfähigkeit des NMOS FET.
  • Vorteilhafterweise wird die Transistor-Leistungsfähigkeit verbessert und ein Poly-Verarmungseffekt (PDE) wird verringert oder eliminiert und ein gut gesteuerter Beanspruchungsbetrag wird in dem Kanal-Gebiet 226 erzeugt. Die Beanspruchung des Kanals 226 wird durch das Einfügen von Schichten eines größeren oder kleineren Elementes in den Source- und Drain-Gebieten 242 und 244 erhöht, was ebenso vorteilhaft ist, weil eine Relaxation der Beanspruchung verringert oder verhindert wird. Der Betrag an erhöhter Beanspruchung, der in dem Kanal-Gebiet 226 erzeugt wird, ist gut gesteuert. Die Größe des zweiten Materials 248 kann erhöht oder verringert werden, z. B. je nach gewünschtem Beanspruchungsbetrag in dem Kanal-Gebiet 226. Die Beanspruchung wird vorzugsweise verstärkt, indem eine größere Gitterfehlanpassung z. B. in den Source- und Drain-Gebieten 242 und 244 durch das Einfügen des Gebiets oder der Gebiete von zweitem Material 248 eingebracht wird.

Claims (27)

  1. Halbleiteranordnung mit: einem Werkstück (202), wobei das Werkstück (202) ein erstes Gebiet (242) und ein zu dem ersten Gebiet (242) benachbartes, zweites Gebiet (226) aufweist; einem in dem ersten Gebiet (242) angeordneten ersten Beanspruchung-erhöhenden Material (246, 250), das eine erste Zug- oder Druckbeanspruchung erzeugt; gekennzeichnet durch zumindest ein, innerhalb des ersten Beanspruchung-erhöhenden Materials (246, 250) in dem ersten Gebiet (242) angeordnetes Gebiet eines zweiten Beanspruchung-erhöhenden Materials (248), wobei das zweite Beanspruchung-erhöhende Material (248) ein von dem ersten Beanspruchung-erhöhenden Material (246, 250) verschiedenes Material umfasst und wobei das zumindest eine Gebiet des zweiten Beanspruchung-erhöhenden Materials (248) die erste Zug- oder Druckbeanspruchung des ersten Gebiets (242) erhöht.
  2. Halbleiteranordnung nach Patentanspruch 1, dadurch gekennzeichnet, dass die erste Beanspruchung des ersten Gebiets (242) eine zweite Beanspruchung des zum ersten Gebiet (242) benachbarten zweiten Gebiets (226) erhöht.
  3. Halbleiteranordnung nach Patentanspruch 2, dadurch gekennzeichnet, dass die erste Beanspruchung eine Zugbeanspruchung umfasst und die zweite Beanspruchung eine Druckbeanspruchung umfasst oder die erste Beanspruchung eine Druckbeanspruchung und die zweite Beanspruchung eine Zugbeanspruchung umfasst.
  4. Halbleiteranordnung nach einem der Patentansprüche 1 bis 3, dadurch gekennzeichnet, dass das erste Beanspruchung-erhöhende Material (246, 250) SiGe oder SiC umfasst.
  5. Halbleiteranordnung nach einem der Patentansprüche 1 bis 4, dadurch gekennzeichnet, dass das zweite Beanspruchung-erhöhende Material (248) Ge, InAs, InSb, InP, Si oder C umfasst.
  6. Halbleiteranordnung nach einem der Patentansprüche 1 bis 5, dadurch gekennzeichnet, dass das zweite Beanspruchung-erhöhende Material (248) ein Material mit größeren oder kleineren Molekülen als die Moleküle des ersten Beanspruchung-erhöhenden Materials (246, 250) umfasst.
  7. Halbleiteranordnung nach einem der Patentansprüche 1 bis 6, dadurch gekennzeichnet, dass das erste Gebiet (242) benachbart zu einer ersten Seite des zweiten Gebiets (226) ist, wobei das zweite Gebiet (226) eine, der ersten Seite gegenüberliegende, zweite Seite umfasst, mit einem zu der zweiten Seite des zweiten Gebiets (226) benachbarten dritten Gebiet (244), wobei das dritte Gebiet (244) das erste Beanspruchung-erhöhende Material (246, 250) und das innerhalb des ersten Beanspruchung-erhöhenden Materials (246, 250) angeordnete zumindest eine Gebiet des zweiten Beanspruchung-erhöhenden Materials (248) aufweist, wobei das zumindest eine Gebiet des zweiten Beanspruchung-erhöhenden Materials (248) eine dritte Beanspruchung des dritten Gebiets (244) erhöht und wobei die erste Beanspruchung des ersten Gebiets (242) und die dritte Beanspruchung des dritten Gebiets (244) eine zweite Beanspruchung des zweiten Gebiets (226) erhöhen.
  8. Halbleiteranordnung nach Patentanspruch 7, dadurch gekennzeichnet, dass die Halbleiteranordnung ein Transistor ist; wobei das zweite Gebiet (226) ein Kanal-Gebiet ist; mit einem über dem Kanal-Gebiet (226) angeordneten Gate-Dielektrikum (204); mit einer über dem Gate-Dielektrikum (204) angeordneten Gate-Elektrode (206); wobei das erste Gebiet (242) ein Source-Gebiet (242) ist; und wobei das dritte Gebiet (244) ein Drain-Gebiet (244) ist.
  9. Halbleiteranordnung nach Patentanspruch 8, dadurch gekennzeichnet, dass das erste Beanspruchung-erhöhende Material (246, 250) und das zweite Beanspruchung-erhöhende Material (248) ein halbleitendes Material umfassen und das zweite Beanspruchung-erhöhende Material (248) ein vom ersten Beanspruchung-erhöhenden Material (246, 250) verschiedenes Material umfasst.
  10. Halbleiteranordnung nach Patentanspruch 8 oder 9, dadurch gekennzeichnet, dass das zumindest eine Gebiet des zweiten Beanspruchung-erhöhenden Materials (248) eine Struktur umfasst mit einer teilweise oder vollständig durch das Source-Gebiet (242) und das Drain-Gebiet (244) angeordneten, sich vertikal erstreckenden Rippe oder Stöpsel; oder einer teilweise oder vollständig durch das Source-Gebiet (242) und das Drain-Gebiet (244) angeordneten, sich horizontal erstreckenden Rippe oder Stöpsel; oder einem Liner, der über einem ersten Teilbereich (246) des innerhalb des Werkstücks (202) angeordneten ersten Beanspruchung-erhöhenden Materials (246, 250) angeordnet ist, wobei ein zweiter Teilbereich (250) des ersten Beanspruchung-erhöhenden Materials (246, 250) über dem Liner angeordnet ist; oder Kombinationen daraus.
  11. Halbleiteranordnung nach Patentanspruch 10, dadurch gekennzeichnet, dass das zumindest eine Gebiet des zweiten Beanspruchung-erhöhenden Materials (248) eine Struktur mit einer teilweise oder vollständig durch das Source-Gebiet (242) und das Drain-Gebiet (244) angeordneten, sich horizontal erstreckenden Rippe oder Stöpsel umfasst, und die/der sich horizontal-erstreckende Rippe oder Stöpsel benachbart zu dem innerhalb des Werkstücks (202) ausgebildeten Kanal-Gebiet (226) angeordnet ist.
  12. Halbleiteranordnung nach einem der Patentansprüche 8 bis 11, dadurch gekennzeichnet, dass die Gate-Elektrode das erste Beanspruchung-erhöhende Material (266, 270) und das zweite Beanspruchung-erhöhende Material (268) aufweist.
  13. Halbleiteranordnung nach einem der Patentansprüche 8 bis 12, dadurch gekennzeichnet, dass der Transistor einen p-Kanal-Metalloxid-Halbleiter-(PMOS)Feldeffekt-Transistor (FET) umfasst, und das, innerhalb des ersten Beanspruchung-erhöhenden Materials (246, 250) angeordnete, zumindest eine Gebiet des zweiten Beanspruchung erhöhenden Materials (248) die erste Zugbeanspruchung des Source-Gebiets (242) und des Drain-Gebiets (244) erhöht.
  14. Halbleiteranordnung nach einem der Patentansprüche 8 bis 12, dadurch gekennzeichnet, dass der Transistor einen n-Kanal Metalloxid-Halbleiter-(NMOS)Feldeffekt-Transistor (FET) umfasst, und das, innerhalb des ersten Beanspruchung-erhöhenden Materials (246, 250) angeordnete, zumindest eine Gebiet des zweiten Beanspruchung-erhöhenden Materials (248) die erste Druckbeanspruchung des Source-Gebiets (242) und des Drain-Gebiets (244) erhöht.
  15. Verfahren zur Herstellung einer Halbleiteranordnung mit den Schritten: Bereitstellen eines Werkstücks (202), wobei das Werkstück (202) ein erstes Gebiet (242) und ein zu dem ersten Gebiet (242) benachbartes zweites Gebiet (226) aufweist; Anordnen eines ersten Beanspruchung-erhöhenden Materials (246, 250) in dem ersten Gebiet (242), das eine erste Zug- oder Druckbeanspruchung erzeugt; und Ausbilden zumindest eines Gebiets eines zweiten Beanspruchung-erhöhenden Materials (248) innerhalb des ersten Beanspruchung-erhöhenden Materials (246, 250) in dem ersten Gebiet (242), wobei das zumindest eine Gebiet des zweiten Beanspruchung-erhöhenden Materials (248) die erste Zug- oder Druckbeanspruchung erhöht, wobei das zweite Beanspruchung-erhöhende Material (248) ein von dem ersten Beanspruchung-erhöhenden Material (246, 250) verschiedenes Material umfasst, wobei das erste Beanspruchung-erhöhende Material (246, 250) und das zumindest eine Gebiet des zweiten Beanspruchung-erhöhenden Materials (248) in dem ersten Gebiet (242) eine Beanspruchung des zu dem ersten Gebiet (242) benachbarten zweiten Gebiets (226) erhöhen.
  16. Verfahren nach Patentanspruch 15, wobei das Bereitstellen des Werkstücks (202) ein Bereitstellen eines Si umfassenden Werkstücks umfasst, und wobei das Ausbilden zumindest eines Gebiets des zweiten Beanspruchung-erhöhenden Materials (248) ein Ausbilden eines Materials mit einer von dem Si des Werkstücks (202) verschiedenen Kristallorientierung oder mit einer verschiedenen Kristallorientierung des ersten Beanspruchung-erhöhenden Materials (246, 250) umfasst.
  17. Verfahren nach Patentanspruch 15, wobei das Ausbilden des zumindest einen Gebiets des zweiten Beanspruchung-erhöhenden Materials (248) ein epitaktisches Aufwachsen, Abscheiden oder Implantieren des zweiten Beanspruchung-erhöhenden Materials (248) umfasst.
  18. Verfahren nach einem der Patentansprüche 15 bis 17, wobei das Ausbilden des zweiten Beanspruchung-erhöhenden Materials (248) ein Ausbilden einer Materialschicht mit einer Dicke von ungefähr 20 nm oder größer umfasst.
  19. Verfahren zur Herstellung eines Transistors mit den Schritten: Bereitstellen eines Werkstücks (202); Anordnen eines Gate-Dielektrikum-Materials (204) über dem Werkstück (202); Anordnen eines Gate-Materials (206) über dem Gate-Dielektrikum-Material (204); Strukturieren des Gate-Materials (206) und des Gate-Dielektrikum-Materials (204) zum Ausbilden eines Gate und eines Gate-Dielektrikums; Ausbilden zumindest eines Abstandstücks (212, 214, 216) über Seitenwänden des Gates (206) und des Gate-Dielektrikums (204); Entfernen eines zu einer ersten Seite und einer zweiten Seite des Gates (206) und des Gate-Dielektrikums (204) benachbarten Teilbereichs des Werkstücks (202) zum Ausbilden einer ersten Vertiefung und einer zweiten Vertiefung; Füllen zumindest eines Teilbereichs der ersten Vertiefung und der zweiten Vertiefung mit einem ersten Beanspruchung-erhöhenden Material (246, 250), das eine erste Zug- oder Druckbeanspruchung erzeugt; und Ausbilden zumindest eines Gebiets eines zweiten Beanspruchung-erhöhenden Materials (248) innerhalb des ersten Beanspruchung-erhöhenden Materials (246, 250) in der ersten Vertiefung und der zweiten Vertiefung, wobei das zumindest eine Gebiet des zweiten Beanspruchung-erhöhenden Materials (248) die erste Zug- oder Druckbeanspruchung erhöht, wobei das erste Beanspruchung-erhöhende Material (246, 250) und das zumindest eine Gebiet des zweiten Beanspruchung-erhöhenden Materials (248) in der ersten Vertiefung ein Source-Gebiet (242) umfassen, und wobei das erste Beanspruchung-erhöhende Material (246, 250) und das zumindest eine Gebiet des zweiten Beanspruchung-erhöhenden Materials (248) in der zweiten Vertiefung ein Drain-Gebiet (244) umfassen.
  20. Verfahren nach Patentanspruch 19, wobei das Füllen des zumindest einen Teilbereichs der ersten Vertiefung und der zweiten Vertiefung mit dem ersten Beanspruchung-erhöhenden Material (246, 250) ein epitaktisches Aufwachsen oder Abscheiden des ersten Beanspruchung-erhöhenden Materials (246, 250) zum teilweisen Füllen der ersten Vertiefung und der zweiten Vertiefung umfasst, und wobei das Ausbilden des zumindest einen Gebietes des zweiten Beanspruchung-erhöhenden Materials (248) innerhalb des ersten Beanspruchung-erhöhenden Materials (246, 250) in der ersten Vertiefung und der zweiten Vertiefung ein epitaktisches Aufwachsen oder Abscheiden des zweiten Beanspruchung-erhöhenden Materials (248) zum Füllen der ersten Vertiefung und der zweiten Vertiefung umfasst.
  21. Verfahren nach Patentanspruch 19, wobei das Füllen des zumindest einen Teilbereichs der ersten Vertiefung und der zweiten Vertiefung mit dem ersten Beanspruchung-erhöhenden Material (246, 250) umfasst: ein epitaktisches Aufwachsen oder Abscheiden eines ersten Teilbereichs des ersten Beanspruchung-erhöhenden Materials (246) zum teilweisen Füllen der ersten Vertiefung und der zweiten Vertiefung; wobei das Ausbilden des zumindest einen Gebiets von zweitem Beanspruchung-erhöhenden Material (248) innerhalb des ersten Beanspruchung-erhöhenden Materials (246, 250) in der ersten Vertiefung und der zweiten Vertiefung ein epitaktisches Aufwachsen oder Abscheiden des zweiten Beanspruchung-erhöhenden Materials (248) zum weiteren teilweisen Füllen der ersten Vertiefung und der zweiten Vertiefung umfasst; und mit dem weiteren Schritt eines epitaktischen Aufwachsens oder Abscheidens eines zweiten Teilbereichs des ersten Beanspruchung-erhöhenden Materials (250) zum Füllen der ersten Vertiefung und der zweiten Vertiefung.
  22. Verfahren nach Patentanspruch 21, mit den weiteren Schritten: Entfernen eines obersten Teilbereichs des Gates (206) vor dem Füllen des zumindest einen Teilbereichs der ersten Vertiefung und der zweiten Vertiefung mit dem ersten Beanspruchung-erhöhenden Material (246, 250), wobei das epitaktische Aufwachsen oder Abscheiden des ersten Teilbereichs des ersten Beanspruchung-erhöhenden Materials (246) zum teilweisen Füllen der ersten Vertiefung und der zweiten Vertiefung weiterhin ein Ausbilden des ersten Beanspruchung-erhöhenden Materials (266) über einem Bodenteilbereich des Gates (206) umfasst, wobei das Ausbilden des zumindest einen Gebiets des zweiten Beanspruchung-erhöhenden Materials (248) innerhalb des ersten Beanspruchung-erhöhenden Materials (246, 250) in der ersten Vertiefung und der zweiten Vertiefung weiterhin ein Ausbilden des zweiten Beanspruchung-erhöhenden Materials (268) über dem ersten Beanspruchung-erhöhenden Material (266) über dem Bodenteilbereich des Gates (206) umfasst, und wobei das epitaktische Aufwachsen oder Abscheiden eines zweiten Teilbereichs des ersten Beanspruchung-erhöhenden Materials (250) zum Füllen der ersten Vertiefung und der zweiten Vertiefung weiterhin ein Ausbilden des ersten Beanspruchung-erhöhenden Materials (270) über dem zweiten Beanspruchung-erhöhenden Material (268) über dem Bodenteilbereich des Gates (206) umfasst.
  23. Verfahren nach Patentanspruch 19, wobei das Füllen des zumindest einen Teilbereichs der ersten Vertiefung und der zweiten Vertiefung mit dem ersten Beanspruchung-erhöhenden Material (246, 250) ein epitaktisches Aufwachsen oder Abscheiden des ersten Beanspruchung-erhöhenden Materials (246, 250) zum Füllen der ersten Vertiefung und der zweiten Vertiefung umfasst, und wobei das Ausbilden des zumindest einen Gebiets von zweitem Beanspruchung-erhöhenden Material (248) innerhalb des ersten Beanspruchung-erhöhenden Materials (246, 250) in der ersten Vertiefung und der zweiten Vertiefung ein Implantieren des zweiten Beanspruchung-erhöhenden Materials (248) in das erste Beanspruchung-erhöhende Material (246, 250) umfasst.
  24. Verfahren nach Patentanspruch 19, wobei das Füllen des zumindest einen Teilbereichs der ersten Vertiefung und der zweiten Vertiefung mit dem ersten Beanspruchung-erhöhenden Material (246, 250) ein epitaktisches Aufwachsen oder Abscheiden des ersten Beanspruchung-erhöhenden Materials (246, 250) zum Füllen der ersten Vertiefung und der zweiten Vertiefung, Strukturieren des ersten Beanspruchung-erhöhenden Materials (246, 250) zum Ausbilden zumindest einer Vertiefung in dem ersten Beanspruchung-erhöhenden Material (246, 250), und dann entweder ein epitaktisches Aufwachsen oder Abscheiden des zweiten Beanspruchung-erhöhenden Materials (248) zum Füllen der zumindest einen Vertiefung in dem ersten Beanspruchung-erhöhenden Material (246, 250) umfasst.
  25. Verfahren nach Patentanspruch 24, wobei das Strukturieren des ersten Beanspruchung-erhöhenden Materials (246, 250) zum Ausbilden der zumindest einen Vertiefung in dem ersten Beanspruchung-erhöhenden Material (246, 250) ein Ausbilden der zumindest einen Vertiefung teilweise oder vollständig durch das erste Beanspruchung-erhöhenden Material (246, 250) in der ersten Vertiefung und der zweiten Vertiefung umfasst.
  26. Verfahren nach einem der Patentansprüche 19 bis 25, mit dem weiteren Schritt: Ausbilden eines Silizids (274, 276) auf dem Source-Gebiet (242), dem Drain-Gebiet (244) und dem Gate (206).
  27. Verfahren nach einem der Patentansprüche 19 bis 26, wobei das Füllen des zumindest einen Teilbereichs der ersten Vertiefung und der zweiten Vertiefung mit dem ersten Beanspruchung-erhöhenden Material (246) ein Füllen des zumindest einen Teilbereichs der ersten Vertiefung und der zweiten Vertiefung mit einem eine Dotierstoffart aufweisenden Material umfasst, mit dem weiteren Schritt: Erhitzen des Werkstücks, wodurch ein Diffundieren zumindest eines Teils der Dotierstoffart in das zum ersten Beanspruchung-erhöhenden Material (246) benachbarte Werkstück (202) verursacht wird, wodurch ein Dotiergebiet (222) in dem zum ersten Beanspruchung-erhöhenden Material (246) benachbarten Werkstück (202) ausgebildet wird.
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