DE102021131415A1 - Nanosheet-transistoren mit umgreifendem kontakt - Google Patents

Nanosheet-transistoren mit umgreifendem kontakt Download PDF

Info

Publication number
DE102021131415A1
DE102021131415A1 DE102021131415.1A DE102021131415A DE102021131415A1 DE 102021131415 A1 DE102021131415 A1 DE 102021131415A1 DE 102021131415 A DE102021131415 A DE 102021131415A DE 102021131415 A1 DE102021131415 A1 DE 102021131415A1
Authority
DE
Germany
Prior art keywords
source
drain
gate
contact
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102021131415.1A
Other languages
English (en)
Inventor
Ruilong Xie
Kangguo Cheng
Chanro Park
Julien Frougier
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of DE102021131415A1 publication Critical patent/DE102021131415A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Eine Ausführungsform schließt ein Verfahren zur Herstellung einer Halbleitereinheit und die erhaltene Einheit ein. Das Verfahren kann Bilden einer Source/Drain auf einem freiliegenden Teil einer Halbleiterschicht eines geschichteten Nanosheets einschließen. Das Verfahren kann Bilden eines Opfermaterials auf der Source/Drain einschließen. Das Verfahren kann Bilden einer Dielektrikumschicht, die das Opfermaterial bedeckt, einschließen. Das Verfahren kann Ersetzen des Opfermaterials durch eine Kontaktauskleidung einschließen. Die Halbleitereinheit kann einen ersten Gate-Nanosheetstapel und einen zweiten Gate-Nanosheetstapel enthalten. Die Halbleitereinheit kann eine erste Source/Drain in Kontakt mit dem ersten Nanosheetstapel und eine zweite Source/Drain in Kontakt mit dem zweiten Nanosheetstapel aufweisen. Die Halbleitereinheit kann ein Source/Drain-Dielektrikum aufweisen, das zwischen der ersten Source/Drain und der zweiten Source/Drain angeordnet ist. Die Halbleitereinheit kann eine Kontaktauskleidung in Kontakt mit der ersten Source/Drain, der zweiten Source/Drain und dem Source/Drain-Dielektrikum aufweisen.

Description

  • HINTERGRUND
  • Die vorliegende Erfindung betrifft Halbleiterstrukturen, insbesondere die Herstellung von Nanosheet-Transistoren auf Massivmaterial.
  • Steg-Feldeffekttransistoren („fin field effect transistors“, FinFETs) sind eine neue Technologie, die Lösungen für Skalierungsprobleme von Feldeffekttransistoren (FET) an und unter dem 22-nm-Technologieknoten bieten können. FinFET-Strukturen können wenigstens einen schmalen Halbleitersteg aufweisen, der an wenigstens zwei Seiten jedes der Halbleiterstege Gate-gesteuert ist, sowie einen Source-Bereich und einen Drain-Bereich benachbart zu dem Steg an gegenüberliegenden Seiten des Gates. FinFET-Strukturen mit n-Typ-Source- und Drain-Bereichen können als nFinFETs bezeichnet werden, und FinFET-Strukturen mit p-Typ-Source- und Drain-Bereichen können als pFinFETs bezeichnet werden.
  • Der Grad der Steuerung des Elektronentransports in dem Kanalbereich eines Feldeffekttransistors ist ein dominierender Faktor, der das Verluststromniveau bestimmt. Ein vollständig umgreifendes Gate, wie z.B. in einem Nanosheet-Feldeffekttransistor, ist eine Konfiguration, die die Steuerung des Elektronentransports in dem Kanalbereich eines Feldeffekttransistors verbessert. Allerdings erhöhen Integrationsschemen, die ein Halbleiterauf-lsolator(„semiconductor-on-insulator“, SOI)-Substrat einsetzen, die Produktionskosten, da SOI-Substrate kostspieliger als Massivsubstrate sind.
  • KURZDARSTELLUNG
  • Eine Ausführungsform schließt ein Verfahren zur Herstellung einer Halbleitereinheit ein. Das Verfahren kann Bilden einer Source/Drain auf einem freiliegenden Teil einer Halbleiterschicht eines geschichteten Nanosheets einschließen, wobei das geschichtete Nanosheet eine Mehrzahl von Schichten aufweist. Das Verfahren kann Bilden eines Opfermaterials auf der Source/Drain einschließen. Das Verfahren kann Bilden einer Dielektrikumschicht, die das Opfermaterial bedeckt, einschließen. Das Verfahren kann Entfernen des Opfermaterials, um einen Kontakthohlraum zu bilden, einschließen. Das Verfahren kann Abscheiden einer Kontaktauskleidung in den Kontakthohlraum einschließen.
  • Eine Ausführungsform weist eine Halbleitereinheit auf. Die Halbleitereinheit kann einen ersten Gate-Nanosheetstapel aufweisen. Die Halbleitereinheit kann einen zweiten Gate-Nanosheetstapel aufweisen. Die Halbleitereinheit kann eine erste Source/Drain in Kontakt mit dem ersten Nanosheetstapel aufweisen. Die Halbleitereinheit kann eine zweite Source/Drain in Kontakt mit dem zweiten Nanosheetstapel aufweisen. Die Halbleitereinheit kann ein Source/Drain-Dielektrikum aufweisen, das zwischen der ersten Source/Drain und der zweiten Source/Drain angeordnet ist. Die Halbleitereinheit kann eine Kontaktauskleidung in Kontakt mit der ersten Source/Drain, der zweiten Source/Drain und dem Source/Drain-Dielektrikum aufweisen.
  • Figurenliste
    • 1 zeigt Gates, die einen Nanosheetstapel kreuzen, mit einer x-Achse und einer y-Achse, die die für die nachfolgenden Figuren verwendeten Schnittrichtungen darstellen, gemäß einer beispielhaften Ausführungsform;
    • 2A zeigt eine Schnittansicht entlang der x-Achse eines Ausgangssubstrats gemäß einer beispielhaften Ausführungsform, wobei das Ausgangssubstrat abwechselnde Schichten von Opfermaterial und Halbleitermaterial aufweist;
    • 2B zeigt eine Schnittansicht entlang der y-Achse einer Ausgangsstruktur gemäß einer beispielhaften Ausführungsform, wobei die Ausgangsstruktur abwechselnde Schichten von Opfermaterial und Halbleitermaterial aufweist, die zu Stegen auf einem Substrat gebildet sind, wobei eine STI jeden Steg separiert;
    • 3A zeigt eine Schnittansicht entlang der x-Achse der Herstellung von Dummy-Gates und Gate-Abstandshaltern gemäß einer beispielhaften Ausführungsform;
    • 3B zeigt eine Schnittansicht entlang der y-Achse der Herstellung von Dummy-Gates und Gate-Abstandshaltern gemäß einer beispielhaften Ausführungsform;
    • 4A zeigt eine Schnittansicht entlang der x-Achse der Herstellung von Abstandshaltern in dem Nanosheetbereich gemäß einer beispielhaften Ausführungsform;
    • 4B zeigt eine Schnittansicht entlang der y-Achse der Herstellung von Abstandshaltern in dem Nanosheetbereich gemäß einer beispielhaften Ausführungsform;
    • 5A zeigt eine Schnittansicht entlang der x-Achse der Herstellung des Source/Drain- und Opfer-Source/Drain-Materials gemäß einer beispielhaften Ausführungsform;
    • 5B zeigt eine Schnittansicht entlang der y-Achse der Herstellung des Source/Drain- und Opfer-Source/Drain-Materials gemäß einer beispielhaften Ausführungsform;
    • 6A zeigt eine Schnittansicht entlang der x-Achse der Abscheidung einer Dielektrikumschicht gemäß einer beispielhaften Ausführungsform;
    • 6B zeigt eine Schnittansicht entlang der y-Achse der Abscheidung einer Dielektrikumschicht gemäß einer beispielhaften Ausführungsform;
    • 7A zeigt eine Schnittansicht entlang der x-Achse der Herstellung eines Source/Drain-Dielektrikums gemäß einer beispielhaften Ausführungsform;
    • 7B zeigt eine Schnittansicht entlang der y-Achse der Herstellung eines Source/Drain-Dielektrikums gemäß einer beispielhaften Ausführungsform;
    • 8A zeigt eine Schnittansicht entlang der x-Achse der Abscheidung eines Zwischenschichtdielektrikums gemäß einer beispielhaften Ausführungsform;
    • 8B zeigt eine Schnittansicht entlang der y-Achse der Abscheidung eines Zwischenschichtdielektrikums gemäß einer beispielhaften Ausführungsform;
    • 9A zeigt eine Schnittansicht entlang der x-Achse der Herstellung von Ersatz-Metallgates gemäß einer beispielhaften Ausführungsform;
    • 9B zeigt eine Schnittansicht entlang der y-Achse der Herstellung von Ersatz-Metallgates gemäß einer beispielhaften Ausführungsform;
    • 10A zeigt eine Schnittansicht entlang der x-Achse des Entfernens des Zwischenschichtdielektrikums gemäß einer beispielhaften Ausführungsform;
    • 10B zeigt eine Schnittansicht entlang der y-Achse des Entfernens des Zwischenschichtdielektrikums gemäß einer beispielhaften Ausführungsform;
    • 11A zeigt eine Schnittansicht entlang der x-Achse des Entfernens der Opfer-Source/Drain-Schicht gemäß einer beispielhaften Ausführungsform;
    • 11B zeigt eine Schnittansicht entlang der y-Achse des Entfernens der Opfer-Source/Drain-Schicht gemäß einer beispielhaften Ausführungsform;
    • 12A zeigt eine Schnittansicht entlang der x-Achse der Herstellung einer Kontaktauskleidung gemäß einer beispielhaften Ausführungsform;
    • 12B zeigt eine Schnittansicht entlang der y-Achse der Herstellung einer Kontaktauskleidung gemäß einer beispielhaften Ausführungsform;
    • 13A zeigt eine Schnittansicht entlang der x-Achse der Herstellung von elektrischen Kontakten gemäß einer beispielhaften Ausführungsform; und
    • 13B zeigt eine Schnittansicht entlang der y-Achse der Herstellung von elektrischen Kontakten gemäß einer beispielhaften Ausführungsform.
  • Elemente der Figuren sind nicht notwendigerweise maßstabgetreu und sind nicht zur Wiedergabe spezifischer Parameter der Erfindung vorgesehen. Aus Gründen der Klarheit und besseren Veranschaulichung können Abmessungen von Elementen überzeichnet sein. Für genaue Abmessungen ist die ausführliche Beschreibung heranzuziehen. Die Zeichnungen sollen nur typische Ausführungsformen der Erfindung darstellen und dürfen daher nicht als den Umfang der Erfindung beschränkend angesehen werden. In den Zeichnungen stellt eine gleiche Benummerung gleiche Elemente dar.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Nun werden beispielhafte Ausführungsformen ausführlicher mit Bezug auf die begleitenden Zeichnungen, in denen beispielhafte Ausführungsformen dargestellt werden, genauer beschrieben. Die vorliegende Offenbarung kann aber in vielen verschiedenen Formen ausgeführt werden und darf nicht als auf die hierin beschriebenen beispielhaften Ausführungsformen beschränkt ausgelegt werden. Vielmehr werden die beispielhaften Ausführungsformen bereitgestellt, damit die vorliegende Offenbarung gründlich und vollständig wird und dem Fachmann den Umfang der vorliegenden Offenbarung vermittelt. In der Beschreibung können Einzelheiten gut bekannter Merkmale und Verfahren weggelassen werden, um unnötige Komplizierung der beschriebenen Ausführungsformen zu vermeiden.
  • Für die Zwecke der nachstehenden Beschreibung sollen sich Begriffe wie „obere“, „untere“, „rechts“, „links“, „senkrecht“, „waagrecht“, „oben“, „unten“ und Ableitungen davon auf die offenbarten Strukturen und Verfahren wie in den Zeichnungen ausgerichtet beziehen. Begriffe wie „über“, „darüber liegend“, „auf“, „oben“, „angeordnet auf“ oder „darauf angeordnet“ bedeuten, dass ein erstes Element, wie z.B. eine erste Struktur, auf einem zweiten Element, wie z.B. einer zweiten Struktur, angeordnet ist, wobei dazwischenliegende Elemente, wie z.B. eine Grenzflächenstruktur, zwischen dem ersten Element und dem zweiten Element vorhanden sein können. Der Begriff „direkter Kontakt“ bedeutet, dass ein erstes Element, wie z.B. eine erste Struktur, und ein zweites Element, wie z.B. eine zweite Struktur, ohne dazwischenliegende leitfähige, isolierende oder halbleitende Schichten an der Grenzfläche der beiden Elemente verbunden sind. Die Begriffe „im Wesentlichen“, „wesentlich ähnlich“ und „etwa“ bezeichnen Fälle, bei denen der Unterschied von Länge, Höhe oder Orientierung keinen praktischen Unterschied zwischen dem genannten Fall und den im Wesentlichen ähnlichen Variationen bedingt (z.B. deckt der Begriff den wesentlich ähnlichen Fall ab). Bei einer Ausführungsform bedeutet „wesentlich“ (und seine Ableitungen) einen Unterschied um eine allgemein anerkannte technische Toleranz oder Fertigungstoleranz für ähnliche Einheiten bis zu beispielsweise 10 % Abweichung des Werts oder 10° Winkelabweichung.
  • Um die Darstellung von Ausführungsformen der vorliegenden Erfindung nicht zu komplizieren, können in der nachstehenden ausführlichen Beschreibung manche auf dem Fachgebiet bekannte Verarbeitungsschritte oder Arbeitsschritte zur Darstellung und zu Veranschaulichungszwecken miteinander kombiniert worden sein und können in manchen Fällen nicht ausführlich beschrieben worden sein. In anderen Fällen können manche auf dem Fachgebiet bekannte Verarbeitungsschritte oder Arbeitsschritte gar nicht beschrieben sein. Es ist zu beachten, dass die nachstehende Beschreibung vielmehr auf die kennzeichnenden Merkmale oder Elemente verschiedener Ausführungsformen der vorliegenden Erfindung fokussiert ist.
  • Da die fortwährende CMOS-Skalierung weiter geht, gibt es einen ständigen Kompromiss zwischen der Verringerung des Kontaktwiderstands zwischen der Source/Drain und der Verdrahtung eines Chips (was durch Vergrößern der Kontaktfläche zwischen den Elementen erzielt werden kann) und der Verringerung der Gate-zu-Source/Drain-Kapazität, zu der es kommt, wenn mehr Metall (oder leitfähiges Material) in Source/Drain-Bereichen vorhanden ist. Umgreifender Kontakt („wrap-around contact“) wurde zwar bereits früher verwendet, er kann aber zu einer höheren Gate-zu-Source/Drain-Kapazität führen. Daher kann ein Ansatz zum Minimieren des überschüssigen leitfähigen Materials in dem Source/Drain-Bereich verwendet werden, bei dem eine Opferschicht auf der Source/Drain verwendet wird, um die Kontaktdicke des Kontaktmaterials zu definieren, so dass überschüssiges Kontaktmaterial durch ein Füll-Dielektrikum ersetzt werden kann (das wiederum die Gate-zu-Source/Drain-Kapazität verringert).
  • Nach 2A und 2B kann eine Halbleiterstruktur aus einer Ausgangsstruktur 10 gebildet werden, die eine geschichtete Konfiguration aufweist, wie z.B. ein Substrat 100, eine Isolatorschicht 110, eine Halbleiterschicht 120 und eine Opferschicht 130. Ferner werden weitere Ausführungsformen mit zusätzlichen Halbleiterschichten und Opferschichten in Betracht gezogen.
  • Bei manchen Ausführungsformen kann das Substrat 100 ein Massivsubstrat sein. Das Substrat 100 kann aus einem beliebigen Halbleitermaterial hergestellt sein, das gewöhnlich auf dem Fachgebiet bekannt ist, einschließlich beispielsweise Silicium, Germanium, Silicium-Germanium-Legierung, Siliciumcarbid, Silicium-Germaniumcarbid-Legierung und Verbindung(z.B. III-V und II-VI)-Halbleitermaterialien. Zu nichtbeschränkenden Beispielen von Verbindung-Halbleitermaterialien gehören Galliumarsenid, Indiumarsenid und Indiumphosphid. Ferner kann die Halbleiterschicht 120 mit den gleichen Typen von Materialien wie das Substrat 100 gebildet sein. Bei manchen Ausführungsformen kann die Halbleiterschicht 120 und das gleiche Material wie das Substrat 100 sein.
  • Die Opferschicht 130 kann Material enthalten, das selektiv entfernt werden kann, ohne das Substrat 100 und die Halbleiterschicht 120 zu beschädigen. Bei einer beispielhaften Ausführungsform kann die Opferschicht 130 als Silicium-Germanium ausgewählt sein, während das Substrat 100 und die Halbleiterschicht 120 Silicium enthalten.
  • Das in 2A und 2B gezeigte Ausgangsmaterial kann durch epitaktisches Aufwachsen der Materialien auf das Substrat 100 erzielt werden, wobei zwischen dem Opfermaterial und dem Halbleitermaterial abgewechselt wird. Die Opferschicht 130 kann eine Dicke in dem Bereich von 4 nm bis etwa 10 nm aufweisen. Die Halbleiterschicht 120 kann eine Dicke in dem Bereich von 4 nm bis etwa 10 nm aufweisen.
  • Die Isolatorschicht 110 kann ein Oxid eines SOI-Ausgangsmaterials sein, kann ein Dielektrikum nach dem Ersetzen eines Opfermaterials (wie z.B. eines Ge-reichen Materials, das selektiv gegenüber der Halbleiterschicht 120 und der Opferschicht 130 entfernt werden kann) sein oder kann ein aus einem beliebigen anderen geeigneten Mittel gebildetes Dielektrikum sein. Die Isolatorschicht 110 kann jedes geeignete dielektrische Material enthalten, beispielsweise Siliciumoxid, Siliciumnitrid, hydriertes Siliciumkohlenstoffoxid, Dielektrika mit niedrigem k-Wert auf Siliciumbasis, fließfähige Oxide, poröse Dielektrika oder organische Dielektrika, einschließlich poröser organischer Dielektrika, und können unter Verwendung beliebiger geeigneter Abscheidungsverfahren gebildet sein, einschließlich ALD, CVD, plasmaverstärkter CVD, Aufschleudern und PVD. Bei alternativen Ausführungsformen liegt die Isolatorschicht 110 aber nicht vor und die Opferschicht 130 ist direkt auf dem Substrat 100 gebildet.
  • Nach 3A und 3B können über der ersten Struktur 20 und der zweiten Struktur 30 Dummy-Gates gebildet werden. Bei der Herstellung der Dummy-Gates kann, wie in 3A und 3B gezeigt, eine Dummy-Gate-Schicht über der ersten Struktur 20 und der zweiten Struktur 30 gebildet werden. Bei derartigen Ausführungsformen kann die Dummy-Gate-Schicht aus jedem geeigneten Opfermaterial gebildet werden, beispielsweise amorphem oder polykristallinem Silicium. Die Dummy-Gate-Schicht kann eine beliebige Dicke in dem Bereich von etwa 30 nm bis etwa 200 nm aufweisen. Die Dummy-Gate-Schicht kann durch jedes geeignete Abscheidungsverfahren, das auf dem Fachgebiet bekannt ist, abgeschieden werden, einschließlich Atomschichtabscheidung (ALD), chemischer Gasphasenabscheidung (CVD), physikalischer Gasphasenabscheidung (PVD), Molekülstrahlabscheidung (MBD), gepulster Laserabscheidung (PLD) und chemischer Abscheidung mit Flüssigkeitsquellenvernebelung (LSMCD).
  • Nach dem Abscheiden der Dummy-Gate-Schicht kann eine Dummy-Gate-Struktur gebildet werden, die eine Gate-Hartmaske 140, ein Dummy-Gate 150 und einen Abstandshalter 160 enthält. Die Herstellung der Dummy-Gate-Struktur kann durch lithographische Strukturierung der gewünschten Gate-Bereiche, wobei beispielsweise eine Gate-Hartmaske 140 als Struktur verwendet wird, und anschließendes Wegätzen der Dummy-Gate-Schicht von den nichtstrukturierten Bereichen durchgeführt werden. Zu geeigneten Lithographiematerialien gehören beispielsweise eine Photoresistschicht. Ätzen kann durch jedes geeignete Verfahren durchgeführt werden, wie z.B. reaktives lonenätzen (RIE) oder Nassabstreifen. Zu geeigneten Materialien für das Dummy-Gate 150 gehören, ohne darauf beschränkt zu sein, Polysilicium (Poly-Si) und/oder amorphes Silicium (a-Si). Zum Abscheiden des Opfer-Gatematerials auf dem Nanosheeteinheit-Stapel 105 kann ein Verfahren wie CVD, ALD oder PVD eingesetzt werden. Zu geeigneten Materialien für die Gate-Hartmaske 140 gehören, ohne darauf beschränkt zu sein, Nitrid-Hartmaskenmaterialien, wie z.B. SiN, SiON und/oder SiCN, und/oder Oxid-Hartmaskenmaterialien, wie z.B. SiOx.
  • Nach der Herstellung des Dummy-Gates 150 kann ein Abstandshalter 160 gebildet werden, der die Gate-Hartmaske 140 und das Dummy-Gate 150 umgibt. Der Abstandshalter 160 kann aus einem beliebigen isolierenden Material gebildet werden, wie z.B. Siliciumnitrid, Siliciumoxid, Siliciumoxynitriden oder einer Kombination davon, und kann eine Dicke in dem Bereich von 2 nm bis etwa 100 nm, vorzugsweise etwa 2 nm bis etwa 25 nm, aufweisen. Die Abstandshalter können aus einem isolierenden Material gebildet werden, wie z.B. Siliciumnitrid, Siliciumoxid, Siliciumoxynitriden oder einer Kombination davon. Der Abstandshalter 160 kann durch jedes auf dem Fachgebiet bekannte Verfahren gebildet werden, einschließlich Abscheiden einer konformen Siliciumnitridschicht auf dem Dummy-Gate 150 und Entfernen von unerwünschtem Material von der konformen Siliciumnitridschicht durch ein anisotropes Ätzverfahren, wie z.B. reaktives lonenätzen (RIE) oder Plasmaätzen (nicht gezeigt). Verfahren zur Herstellung von Abstandshaltern sind auf dem Fachgebiet gut bekannt und es werden hierin ausdrücklich auch andere Verfahren in Betracht gezogen. Ferner kann der Abstandshalter 160 bei verschiedenen Ausführungsformen eine oder mehrere Schichten enthalten.
  • Weiter mit Verweis auf 3A und 3B kann eine anisotrope Ätzung durchgeführt werden, um Material zwischen den Dummy-Gate-Strukturen zu entfernen. Nach der anisotropen Ätzung bleiben nur die Gate-Puffer-Schicht 113, erste Gate-Opferschicht 133, zweite Gate-Opferschicht 136, erste Gate-Halbleiterschicht 123 und zweite Gate-Halbleiterschicht 126 unter der Dummy-Gate-Struktur zurück. Die anisotrope Ätzung kann durch jedes geeignete Verfahren, wie z.B. reaktives lonenätzen (RIE), durchgeführt werden.
  • Nach 4A und 4B kann eine isotrope Ätzung durchgeführt werden, um das Material der ersten Gate-Opferschicht 133 und der zweiten Gate-Opferschicht 136 zurückzuziehen oder selektiv zu entfernen, während die erste Gate-Halbleiterschicht 123 und die zweite Gate-Halbleiterschicht 126 zurückbleiben, um eine zurückgezogene erste Gate-Opferschicht 134 und eine zurückgezogene zweite Gate-Opferschicht 137 zu bilden. Das Zurückziehen versetzt die bei der anisotropen Ätzung erzeugte senkrechte Grenzfläche, so dass die senkrechte Grenzfläche der zurückgezogenen Gate-Pufferschicht 114, der zurückgezogenen ersten Gate-Opferschicht 134 und der zurückgezogenen zweiten Gate-Opferschicht 137 nicht die gleiche ist wie die senkrechte Grenzfläche der ersten Gate-Halbleiterschicht 123 und der zweiten Gate-Halbleiterschicht 126. Die isotrope Ätzung kann durch jedes geeignete Verfahren durchgeführt werden, das zum selektiven Entfernen der Gate-Pufferschicht 113, der ersten Gate-Opferschicht 133 und der zweiten Gate-Opferschicht 136 fähig ist, wie z.B. Nass- und Trockenätzverfahren.
  • Weiter mit Verweis auf 4A und 4B kann konforme Abscheidung einer isolierenden Schicht 170 durchgeführt werden. Die isolierende Schicht 170 kann durch konforme Abscheidung eines isolierenden Materials auf den freiliegenden Oberflächen der in 6A und 6B dargestellten Struktur gebildet werden. Ferner kann die isolierende Schicht 170 bei verschiedenen Ausführungsformen eine oder mehrere Schichten enthalten. Die isolierende Schicht 170 kann jedes geeignete Oxid-, Nitrid- oder Oxynitridmaterial sein, wie z.B. Siliciumnitrid.
  • Entfernen der isolierenden Schicht, die die erste Gate-Halbleiterschicht 123 und die zweite Gate-Halbleiterschicht 126 bedeckt, kann durch jede Kombination von bekannten Verfahren durchgeführt werden, wie z.B. RIE, Nassabstreifen und Plasmaätzen. Aufgrund der anisotropen Beschaffenheit der Ätzung bleibt die isolierende Schicht 170 entlang einer zurückgezogenen ersten Gate-Opferschicht 134 und einer zurückgezogenen zweiten Gate-Opferschicht 137 erhalten.
  • Nach 5A und 5B kann eine Source/Drain 190 durch epitaktisches Wachstum auf den freiliegenden Oberflächen der ersten Gate-Halbleiterschicht 123 und der zweiten Gate-Halbleiterschicht 126 gebildet werden und kann eine Opfer-Source/Drain-Schicht 180 auf der Source/Drain 190 gebildet werden. Die Source/Drain 190 kann so gebildet werden, dass die Oberfläche der Source/Drain 190 in Kontakt mit der Keimschicht (d.h. erste Gate-Halbleiterschicht 123 und zweite Gate-Halbleiterschicht 126) etwas größer als die Keimschicht ist. Da epitaktisches Wachstum eingesetzt wird, kann ferner eine {111}-Ebene erzeugt werden und das Wachstum kann so gestoppt werden, dass die aus der ersten Gate-Halbleiterschicht 123 gebildete Source/Drain 190 nicht mit der aus der zweiten Gate-Halbleiterschicht 126 gebildeten Source/Drain 190 in Kontakt steht oder sich aufeinanderfolgende Halbleiterschichten des Nanosheets vereinigen, so dass der in 5A und 5B gezeigte dreieckige Querschnitt entsteht. Bei manchen Ausführungsformen kann die Source/Drain 190 aber zusammenwachsen, aber nicht so stark, um den Raum zwischen dem ersten und dem zweiten Gate vollständig zu füllen oder die Source/Drains jeder Halbleiterschicht des Nanosheets zu vereinigen, so dass keine Leerräume zwischen Strukturen der Source/Drain 190 bestehen. Bei manchen Ausführungsformen kann die Source/Drain 190 Silicium-Germanium sein. Bei einer derartigen Ausführungsform kann das Halbleitermaterial beispielsweise etwa 20 % bis etwa 100 % Germanium, etwa 0 % bis etwa 80 % Silicium enthalten und kann mit p-Typ-Dotierstoffen, wie z.B. Bor, in Konzentrationen in dem Bereich von etwa 1x1020 Atomen/cm3 bis etwa 2x1021 Atomen/cm3 dotiert sein. Bei einer weiteren beispielhaften Ausführungsform kann das Halbleitermaterial kohlenstoffdotiertes Silicium sein. Bei einer derartigen Ausführungsform kann das Halbleitermaterial beispielsweise etwa 0,5 % bis etwa 2,5 % Kohlenstoff, etwa 97,5 % bis etwa 99,5 % Silicium enthalten und kann mit n-Typ-Dotierstoffen, wie z.B. Arsen oder Phosphor, in Konzentrationen in dem Bereich von etwa 1×1020 Atomen/cm3 bis etwa 2×1021 Atomen/cm3 dotiert sein. Entfernen der Maskierungsschicht 180 und des Teils der Maskierungsschicht 183 des zweiten Bereichs können nach epitaktischem Wachstum erfolgen. Die Opfer-Source/Drain-Schicht 180 kann epitaktisch auf die Oberfläche der Source/Drain 190 aufgewachsen werden. Das Material der Opfer-Source/Drain-Schicht 180 kann so ausgewählt werden, dass sie bei einem späteren Schritt selektiv gegenüber der Source/Drain 190 entfernt werden kann. Die Opfer-Source/Drain-Schicht 180 kann eine Dicke von etwa 1 bis etwa 10 nm aufweisen.
  • Die Begriffe „epitaktische(s) Wachstum und/oder Abscheidung“ und „epitaktisch gebildet und/oder gewachsen“ bedeuten das Wachstum eines Halbleitermaterials auf einer Abscheidungsoberfläche aus einem Halbleitermaterial, wobei das Halbleitermaterial, das wachsen gelassen wird, die gleichen kristallinen Merkmale wie das Halbleitermaterial der Abscheidungsoberfläche aufweisen kann. Bei einem epitaktischen Abscheidungsvorgang werden die von den Quellengasen bereitgestellten chemischen Reaktanten so gesteuert und die Systemparameter werden so eingestellt, dass die Abscheidungsatome an der Abscheidungsoberfläche des Halbleitersubstrats mit einer ausreichenden Energie auftreffen, um sich auf der Oberfläche umher zu bewegen und sich in der Kristallanordnung der Atome der Abscheidungsoberfläche zu orientieren. Daher kann ein epitaktisches Halbleitermaterial die gleichen kristallinen Merkmale wie die Abscheidungsoberfläche, auf der es gebildet werden kann, aufweisen. Beispielsweise kann ein auf einer {100}-Kristalloberfläche abgeschiedenes epitaktisches Halbleitermaterial eine {100}-Orientierung annehmen. Bei manchen Ausführungsformen können epitaktische Wachstums- und/oder Abscheidungsverfahren selektiv zum Bilden auf Halbleiteroberflächen sein und kein Material auf Dielektrikumoberflächen, wie z.B. Siliciumdioxid- oder Siliciumnitrid-Oberflächen, abscheiden.
  • Nach 6A und 6B kann eine konforme Abscheidung einer Source/Drain-Dielektrikumschicht 200 durchgeführt werden. Die Source/Drain-Dielektrikumschicht 200 kann aus einem beliebigen isolierenden Material gebildet werden, wie z.B. Siliciumnitrid, Siliciumoxid, Siliciumoxynitriden oder einer Kombination davon. Bei einer beispielhaften Ausführungsform kann SiBCN als die Source/Drain-Dielektrikumschicht 200 ausgewählt werden. Die Source/Drain-Dielektrikumschicht 200 kann durch ein beliebiges auf dem Fachgebiet bekanntes Verfahren gebildet werden, einschließlich konformer Abscheidung. Die Source/Drain-Dielektrikumschicht 200 kann mit der isolierenden Schicht 170 in Kontakt stehen, um die Source/Drain-Dielektrikumschicht 200 zwischen Gate-Strukturen zu befestigen und zu stabilisieren.
  • Nach 7A und 7B kann die Source/Drain-Dielektrikumschicht 200 bis unterhalb der Opfer-Source/Drain 180 entfernt werden, um die Source/Drain-Dielektrikumschicht 205 zu bilden. Das Entfernen von Material aus dem vorangegangenen konformen Verfahren kann unter Verwendung einer für das Material geeigneten isotropen Ätzung durchgeführt werden.
  • Nach 8A und 8B kann ein Zwischenschichtdielektrikum (ILD) 210, das die Gates umgibt, gebildet werden. Zu geeigneten ILD-Materialien gehören, ohne darauf beschränkt zu sein, Oxidmaterialien mit niedrigem k-Wert, wie z.B. Siliciumoxid (SiOx), und/oder Oxid-Zwischenschichtdielektrikum-Materialien mit ultraniedrigem k-Wert (ULK-ILD), z.B. mit einer Dielektrizitätskonstante κ von kleiner als 2,7. Zum Vergleich weist Siliciumdioxid (SiO2) einen Wert der Dielektrizitätskonstante κ von 3,9 auf. Zu geeigneten dielektrischen Materialien mit ultraniedrigem k-Wert gehören, ohne darauf beschränkt zu sein, poröses Organosilicatglas (pSiCOH). Zum Abscheiden des ILD 210 kann ein Verfahren wie CVD, ALD oder PVD eingesetzt werden. Nach dem Abscheiden kann das ILD 210 unter Verwendung eines Verfahrens wie chemisch-mechanischem Polieren (CMP) planarisiert werden.
  • Nach 9A und 9B können die Opfer-Gates 150, die zurückgezogene erste Gate-Opferschicht 134 und die zurückgezogene zweite Gate-Opferschicht 137 entfernt und durch ein Ersatz-Metallgate („replacement metal gate“, RMG) 220 ersetzt werden. Das Dummy-Gate 150 kann durch jedes geeignete Ätzverfahren entfernt werden, das auf dem Fachgebiet bekannt ist und das fähig ist, das Dummy-Gate 150 selektiv zu entfernen, ohne wesentlich Material von den umgebenden Strukturen zu entfernen. Bei einer beispielhaften Ausführungsform kann das Dummy-Gate 150 beispielsweise durch ein reaktives lonenätzverfahren (RIE) entfernt werden, das fähig ist, selektiv Silicium zu entfernen.
  • Weiter mit Verweis auf 9A und 9B kann selektives Entfernen der zurückgezogenen ersten Gate-Opferschicht 134 und der zurückgezogenen zweiten Gate-Opferschicht 137 erfolgen. Es kann jedes geeignete Ätzverfahren verwendet werden, das auf dem Fachgebiet bekannt ist und das fähig ist, das Material in der zurückgezogenen ersten Gate-Opferschicht 134 und der zurückgezogenen zweiten Gate-Opferschicht 137 selektiv zu entfernen, während es das Material in der ersten Gate-Halbleiterschicht 123 und der zweiten Gate-Halbleiterschicht 126 bewahrt, wobei die Auswahl des Ätzverfahrens von den spezifischen Materialien, die betrachtet werden, abhängen kann.
  • Weiter mit Verweis auf 9A und 9B kann ein RMG 220 in dem Hohlraum gebildet werden. Bilden des RMG 220 kann Abscheiden eines Dielektrikums, eines Austrittsarbeitsmetalls und einer Gate-Elektrode einschließen. Bei einer Ausführungsform kann die Dielektrikumschicht Siliciumoxid (SixOy) oder ein Oxid mit hohem k-Wert, wie z.B. Hafniumoxid (HfxOy), Zirkoniumoxid (ZrxOy), Aluminiumoxid (AlxOy), Titanoxid (TixOy), Lanthanoxid (LaxOy), Strontiumtitanoxid (SrxTiyOz), Lanthanaluminiumoxid (LaxAlyOz) und Gemische davon, enthalten. Die Dielektrikumschicht kann unter Verwendung eines beliebigen Abscheidungsverfahrens, das auf dem Fachgebiet bekannt ist, abgeschieden werden, einschließlich beispielsweise Atomschichtabscheidung (ALD), chemischer Gasphasenabscheidung (CVD), physikalischer Gasphasenabscheidung (PVD), Molekülstrahlabscheidung (MBD), gepulster Laserabscheidung (PLD) und chemischer Abscheidung mit Flüssigkeitsquellenvernebelung (LSMCD).
  • Nach dem Abscheiden der Dielektrikumschicht kann bei manchen Ausführungsformen eine Austrittsarbeit-Metallschicht abgeschieden werden. Die Austrittsarbeit-Metallschicht kann beispielsweise Aluminium, Lanthanoxid, Magnesiumoxid, Strontiumtitanat, Strontiumoxid, TiN, TaN, enthalten. Die Austrittsarbeit-Metallschicht kann unter Verwendung jedes geeigneten Metallabscheidungsverfahrens gebildet werden, einschließlich beispielsweise CVD, PVD und ALD, Sputtern und Plattierung. Bei manchen Ausführungsformen kann vor dem Abscheiden der Gate-Elektrode eine Hochtemperaturtemperung durchgeführt werden.
  • Über der Dielektrikumschicht oder Austrittsarbeitschicht kann eine Gate-Elektrode abgeschieden werden. Die Gate-Elektrode kann aus Gate-Leitermaterialien hergestellt sein, einschließlich, aber nicht darauf beschränkt, Zirkonium, Wolfram, Tantal, Hafnium, Titan, Aluminium, Ruthenium, Metallcarbiden, Metallnitriden, Übergangsmetallaluminiden, Tantalcarbid, Titancarbid, Tantalmagnesiumcarbid und Kombinationen davon. Die Gate-Elektrode kann unter Verwendung jedes geeigneten Metallabscheidungsverfahrens, einschließlich beispielsweise CVD, PVD und ALD, Sputtern und Plattieren, gebildet werden. Ferner kann eine Opferkappe 230 den Rest der Gate-Öffnung füllen. Die Opferkappe 230 kann unter Verwendung jedes geeigneten Abscheidungsverfahrens, einschließlich ALD, CVD, plasmaverstärkter CVD, Aufschleudern und PVD, gebildet werden. Die Opferkappe 230 kann jedes geeignete dielektrische Material enthalten, beispielsweise Siliciumoxid, Siliciumnitrid, hydriertes Siliciumkohlenstoffoxid, Dielektrika mit niedrigem k-Wert auf Siliciumbasis, fließfähige Oxide, poröse Dielektrika oder organische Dielektrika, einschließlich poröser organischer Dielektrika. Nach dem Bilden des RMG 220 kann eine Opferkappe 230 unter Verwendung jedes geeigneten Dielektrikums gebildet werden.
  • Nach 10A und 10B kann das ILD 210 entfernt werden, um die Opfer-Source/Drain-Schicht 180 freizulegen. Das Entfernen der ILD 210 kann unter Verwendung jedes geeigneten Ätzverfahrens, wie z.B. einer reaktiven Ionenätzung (RIE), durchgeführt werden.
  • Nach 11A und 11B kann die Opfer-Source/Drain-Schicht 180 selektiv entfernt werden, um eine Lücke zwischen der Source/Drain 190 und dem Source/Drain-Dielektrikum 205 zurückzulassen. Die Opfer-Source/Drain-Schicht 180 kann unter Verwendung jedes geeigneten Ätzverfahrens auf Grundlage der Chemie der Opfer-Source/Drain-Schicht 180 und der Source/Drain 190 selektiv entfernt werden.
  • Nach 12A und 12B kann eine Kontaktauskleidung 240 in der bei dem Entfernen der Opfer-Source/Drain-Schicht 180 erzeugten Lücke gebildet werden. Es kann eine Metallauskleidung konform abgeschieden werden, gefolgt von Silicidierung des Metalls mit der Source/Drain für die Kontaktauskleidung 240. Die Metallauskleidung kann Metalle, wie z.B. Co, Ti, Ni, W, Mo und Ta, enthalten.
  • Nach 13A und 13b können elektrische Kontakte 250 abgeschieden werden. Die elektrischen Kontakte 250 können in dem Source/Drain-Bereich abgeschieden werden. Die elektrischen Kontakte 250 können beispielsweise Kupfer, Aluminium, Titannitrid, Tantalnitrid oder Wolfram enthalten. Die elektrischen Kontakte 250 können unter Verwendung eines Füllverfahrens, wie z.B. Elektroplattierung, stromloser Plattierung, chemischer Gasphasenabscheidung, physikalischer Gasphasenabscheidung oder einer Kombination von Verfahren, gebildet werden.
  • Nach den vorstehend beschriebenen Schritten kann eine Einheit gebildet werden, die verringerten Kontaktwiderstand (durch Vergrößerung der Kontaktfläche) und zugleich eine verringerte Gate-zu-Source/Drain-Kapazität aufweist. Die gebildete Struktur enthält eine Source/Drain 190, die nicht vollständig mit anderen Teilen der Source/Drain 190 an aufeinanderfolgenden Halbleiterschichten (z.B. erste Gate-Halbleiterschicht 123) oder an Halbleiterschichten an gegenüberliegenden Einheiten (z.B. erste Gate-Halbleiterschicht 123 und zweite Gate-Halbleiterschicht 126) vereinigt ist. Eine Schicht einer Kontaktauskleidung 240 ist an der Oberfläche der Source/Drain 190 angeordnet, die eine große Kontaktfläche bilden kann, die für einen umgreifenden Kontakt kennzeichnend ist. Die Kontaktauskleidung 240 kann eine gleichmäßige oder im Wesentlichen gleichmäßige Dicke um jede Source/Drain 190 aufweisen, und der Rest der Fläche in dem Source/Drain-Bereich ist mit einem Source/Drain-Dielektrikum 205 gefüllt. Das Source/Drain-Dielektrikum 205 verringert das Gesamtvolumen, das mit der Kontaktauskleidung 240 gefüllt werden könnte, während die Kontaktauskleidung 240 dennoch eine ähnliche Kontaktfläche erzielt, als ob eine vollständige Füllung des Bereichs mit der Kontaktauskleidung 240 vorliegen würde. Dies kann die Gesamt-Gate-zu-Source/Drain-Kapazität eines umgreifenden Kontakts verringern, indem das unnötige leitfähige Material in dem Source/Drain-Bereich verringert wird, und dadurch die von diesem Bereich erzeugte Kapazität verringern.
  • Die Beschreibungen der verschiedenen Ausführungsformen der vorliegenden Erfindung sind zum Zweck der Veranschaulichung gegeben worden, sind aber nicht als erschöpfend oder auf die offenbarten Ausführungsformen beschränkt vorgesehen. Dem Fachmann werden zahlreiche Modifikationen und Variationen nahe liegen, ohne von dem Umfang und Geist der beschriebenen Ausführungsformen abzuweichen. Die hierin verwendete Terminologie wurde gewählt, um die Grundgedanken der Ausführungsform, der praktischen Anwendung oder der technischen Verbesserung gegenüber Technologien auf dem Markt am besten zu beschreiben oder um anderen Fachleuten das Verständnis der hierin offenbarten Ausführungsformen zu ermöglichen. Daher soll die vorliegende Erfindung nicht auf die genauen Formen und Einzelheiten, die beschrieben und dargestellt wurden, beschränkt sein, sondern in den Umfang der anhängenden Ansprüche fallen.

Claims (12)

  1. Halbleiterstruktur, aufweisend: einen ersten Gate-Nanosheetstapel; einen zweiten Gate-Nanosheetstapel; eine erste Source/Drain in Kontakt mit dem ersten Nanosheetstapel; eine zweite Source/Drain in Kontakt mit dem zweiten Nanosheetstapel; ein Source/Drain-Dielektrikum, das zwischen der ersten Source/Drain und der zweiten Source/Drain angeordnet ist; und eine Kontaktauskleidung in Kontakt mit der ersten Source/Drain, der zweiten Source/Drain und dem Source/Drain-Dielektrikum.
  2. Struktur nach Anspruch 1, wobei eine Dicke der Kontaktauskleidung etwa 1 bis etwa 10 nm beträgt.
  3. Struktur nach Anspruch 1, wobei ein Teil der ersten Source/Drain auf einem Nanosheet des ersten Nanosheetstapels nicht in Kontakt mit einem Teil der ersten Source/Drain auf einem benachbarten Nanosheet des Nanosheetstapels steht.
  4. Struktur nach Anspruch 1, wobei die erste Source/Drain in Kontakt mit der zweiten Source/Drain steht.
  5. Struktur nach Anspruch 1, wobei die erste Source/Drain nicht in Kontakt mit der zweiten Source/Drain steht.
  6. Struktur nach Anspruch 5, wobei die Kontaktauskleidung eine durchgehende Schicht in Kontakt mit der ersten Source/Drain und der zweiten Source/Drain ist.
  7. Struktur nach Anspruch 1, wobei das Source/Drain-Dielektrikum in Kontakt mit einem Gate-Abstandshalter steht, wobei der Gate-Raum zwischen einem Nanosheet des ersten Nanosheetstapels und einem benachbarten Nanosheet des Nanosheetstapels angeordnet ist.
  8. Verfahren zur Herstellung einer Halbleitereinheit, wobei das Verfahren aufweist: Bilden einer Source/Drain auf einem freiliegenden Teil einer Halbleiterschicht eines geschichteten Nanosheets, wobei das geschichtete Nanosheet eine Mehrzahl von Schichten aufweist; Bilden eines Opfermaterials auf der Source/Drain; Bilden einer Dielektrikumschicht, die das Opfermaterial bedeckt; Entfernen des Opfermaterials, um einen Kontakthohlraum zu bilden; und Abscheiden einer Kontaktauskleidung in den Kontakthohlraum.
  9. Verfahren nach Anspruch 7, wobei das Material der Kontaktauskleidung ein Silicid aufweist.
  10. Verfahren nach Anspruch 7, wobei ein Teil der Source/Drain auf einer Schicht der Mehrzahl von Schichten nicht in Kontakt mit einem Teil der Source/Drain auf einer benachbarten Schicht der Mehrzahl von Schichten steht.
  11. Verfahren zur Herstellung einer Halbleitereinheit, wobei das Verfahren aufweist: Bilden eines ersten Gate-Stapels und eines zweiten Gate-Stapels auf einem Substrat, wobei der erste Gate-Stapel und der zweite Gate-Stapel eine Mehrzahl von Halbleiter-Nanosheets aufweisen; Bilden einer ersten Source/Drain auf einer ersten Oberfläche einer ersten Halbleiterschicht des ersten Gates und einer zweiten Source/Drain auf einer zweiten Oberfläche einer zweiten Halbleiterschicht des zweiten Gates, wobei die erste Oberfläche und die zweite Oberfläche einander zugewandt sind; Bilden eines Opfermaterials auf der ersten Source/Drain und der zweiten Source/Drain; Bilden einer Dielektrikumschicht, die das Opfermaterial bedeckt; Entfernen des Opfermaterials, um einen Kontakthohlraum zu bilden; und Abscheiden einer Kontaktauskleidung in den Kontakthohlraum.
  12. Verfahren nach Anspruch 11, wobei das Material der Kontaktauskleidung ein Silicid aufweist.
DE102021131415.1A 2020-12-31 2021-11-30 Nanosheet-transistoren mit umgreifendem kontakt Pending DE102021131415A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/247,936 2020-12-31
US17/247,936 US11569361B2 (en) 2020-12-31 2020-12-31 Nanosheet transistors with wrap around contact

Publications (1)

Publication Number Publication Date
DE102021131415A1 true DE102021131415A1 (de) 2022-06-30

Family

ID=80080105

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102021131415.1A Pending DE102021131415A1 (de) 2020-12-31 2021-11-30 Nanosheet-transistoren mit umgreifendem kontakt

Country Status (5)

Country Link
US (1) US11569361B2 (de)
JP (1) JP2022105298A (de)
CN (1) CN114695350A (de)
DE (1) DE102021131415A1 (de)
GB (1) GB2603283B (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11569361B2 (en) 2020-12-31 2023-01-31 International Business Machines Corporation Nanosheet transistors with wrap around contact

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8823059B2 (en) 2012-09-27 2014-09-02 Intel Corporation Non-planar semiconductor device having group III-V material active region with multi-dielectric gate stack
US9653287B2 (en) * 2014-10-30 2017-05-16 Samsung Electronics Co., Ltd. S/D connection to individual channel layers in a nanosheet FET
US9716158B1 (en) 2016-03-21 2017-07-25 International Business Machines Corporation Air gap spacer between contact and gate region
US9842914B1 (en) 2016-08-19 2017-12-12 International Business Machines Corporation Nanosheet FET with wrap-around inner spacer
US11088033B2 (en) 2016-09-08 2021-08-10 International Business Machines Corporation Low resistance source-drain contacts using high temperature silicides
US10074727B2 (en) 2016-09-29 2018-09-11 International Business Machines Corporation Low resistivity wrap-around contacts
US9837414B1 (en) * 2016-10-31 2017-12-05 International Business Machines Corporation Stacked complementary FETs featuring vertically stacked horizontal nanowires
US10243060B2 (en) 2017-03-24 2019-03-26 International Business Machines Corporation Uniform low-k inner spacer module in gate-all-around (GAA) transistors
WO2019035945A1 (en) * 2017-08-16 2019-02-21 Tokyo Electron Limited METHOD AND DEVICE FOR INCORPORATING SINGLE DIFFUSION BREAK IN NANOCANAL STRUCTURES OF FET DEVICES
US10243061B1 (en) 2017-11-15 2019-03-26 International Business Machines Corporation Nanosheet transistor
US10388727B2 (en) 2017-11-21 2019-08-20 International Business Machines Corporation Stacked indium gallium arsenide nanosheets on silicon with bottom trapezoid isolation
US10312350B1 (en) 2017-11-28 2019-06-04 International Business Machines Corporation Nanosheet with changing SiGe percentage for SiGe lateral recess
US10553679B2 (en) * 2017-12-07 2020-02-04 International Business Machines Corporation Formation of self-limited inner spacer for gate-all-around nanosheet FET
US10325820B1 (en) 2018-01-10 2019-06-18 International Business Machines Corporation Source and drain isolation for CMOS nanosheet with one block mask
US10276442B1 (en) 2018-05-30 2019-04-30 Globalfoundries Inc. Wrap-around contacts formed with multiple silicide layers
US11031397B2 (en) * 2018-09-27 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device integration with separated Fin-like field effect transistor cells and gate-all-around transistor cells
US10748901B2 (en) 2018-10-22 2020-08-18 International Business Machines Corporation Interlayer via contacts for monolithic three-dimensional semiconductor integrated circuit devices
US11569361B2 (en) 2020-12-31 2023-01-31 International Business Machines Corporation Nanosheet transistors with wrap around contact

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11569361B2 (en) 2020-12-31 2023-01-31 International Business Machines Corporation Nanosheet transistors with wrap around contact

Also Published As

Publication number Publication date
GB2603283A (en) 2022-08-03
US20220208981A1 (en) 2022-06-30
GB202117763D0 (en) 2022-01-26
GB2603283B (en) 2023-01-18
CN114695350A (zh) 2022-07-01
JP2022105298A (ja) 2022-07-13
US11569361B2 (en) 2023-01-31

Similar Documents

Publication Publication Date Title
DE102018104654B4 (de) Doppelte metalldurchkontaktierung für übergangswiderstand
DE102020118388B4 (de) Ferroelektrische direktzugriffsspeichervorrichtungen und verfahren
DE102017117795B4 (de) Fets und verfahren zu deren herstellung
DE112018004626T5 (de) Nanoblatttransistoren mit verschiedenen gatedielektrika undaustrittsarbeitsmetallen
DE102014204114B4 (de) Transistor mit einer Gateelektrode, die sich rund um ein oder mehrere Kanalgebiete erstreckt, und Verfahren zu seiner Herstellung
DE102019112394B4 (de) Selektive Ätzung zum Verbessern der Schwellenspannungsverteilung
DE102017113681A1 (de) Halbleiter-bauelement mit luft-abstandshalter
DE112018003323T5 (de) Verwenden eines mehrschichtigen gate-abstandshalters zur reduzierung der erosion eines halbleiter-fin während einer abstandshalter-strukturierung
DE102015108837B4 (de) Verfahren zur Herstellung eines FinFET und FinFET-Struktur
DE102019109861A1 (de) Gatestapel-Behandlung
DE102019117011B4 (de) Halbleitervorrichtung und herstellungsverfahren
DE102019209318B4 (de) Halbleitervorrichtung mit integrierter Einzeldiffusionsunterbrechung und Herstellungsverfahren hierfür
DE102020114875B4 (de) Finfet-vorrichtung und verfahren
DE102018113168A1 (de) Nicht konforme oxidauskleidung und herstellungsverfahren dafür
DE102019126285A1 (de) Steuerung von Grenzspannungen durch Blockierschichten
DE102021105733A1 (de) Kontaktsteckerstruktur eines halbleiterbauelements und verfahren zum bilden derselben
DE102020131140A1 (de) Gateisolierungsstruktur
DE102020108047A1 (de) Finnen-feldeffekttransistor-bauelement und verfahren zum bilden desselben
DE102017126881A1 (de) FinFET-Strukturen und Verfahren zu ihrer Ausbildung
DE102022105643A1 (de) Transistor-gatestrukturen und verfahren zu deren herstellung
DE102020124234B4 (de) Metallgates und verfahren zu ihrer herstellung
DE102017123359B4 (de) Finnen-feldeffekttransistor-bauelement und verfahren
DE102021113657A1 (de) Finnen-Feldefekttransistorvorrichtung und Verfahren
DE102021131415A1 (de) Nanosheet-transistoren mit umgreifendem kontakt
DE102020121101A1 (de) Halbleitervorrichtung und verfahren zu deren herstellung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R084 Declaration of willingness to licence