TWI593058B - 具回填式端子之抗熔絲 - Google Patents

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Description

具回填式端子之抗熔絲
描述於本文中的實施例大致上係關於積體電路(IC)及單塊式裝置，及更具體地係關於單塊式(monolithic)的抗熔絲。
單塊式IC大致上包括多個電晶體(譬如，被製在在一平面的基材(譬如，一矽晶圓)上的金氧半導體場效電晶體(MOSFET))。
IC通常包括至少一抗熔絲。抗熔絲是一種電子裝置，它一開始時是一高電阻且被設計來在橫跨該裝置的電壓超過一門檻水準時永久地產生一導電路徑。隨著電晶體的尺寸一世代一世代地縮小，將抗熔絲位元單元(bit cell)尺寸以及抗熔絲程式化電壓降低是有利的。
傳統的抗熔絲設計通常使用一以MOS電晶體為主的結構，如圖1所示。抗熔絲101使用一電晶體閘極端子130及一源極/汲極接點141，142。因此，該抗熔絲電路路徑通過一閘極介電質120、一經過摻雜的半導體阱 108、及一重度摻雜的半導體源極/汲極110。在一程式化操作期間該導電路徑的形成需要永久地損壞該閘極介電質120、改變閘極端子130和源極/汲極接點141，142之間的電阻。在損壞後的該抗熔絲中的電流水準然後被侷限於導電狀態電阻。對於抗熔絲101而言，在導電狀態中的電阻包括中介半導體區域108，110的電阻及相關連的金屬半導體接點的電阻，其產生一受限至的On/Off抗熔絲比例。再者，利用電晶體結構的損壞的傳統抗熔絲設計需要一足以容納該以MOS電晶體為主的抗熔絲及至少一個用來程式化該抗熔絲的其它MOS電晶體這兩者的位元單元面積。
具有較低的導電狀態電阻及/或較小的位元單元面積的抗熔絲架構及相關的製造技術是有利的。
101‧‧‧抗熔絲
130‧‧‧電晶體閘極端子
141‧‧‧源極/汲極接點
142‧‧‧源極/汲極接點
120‧‧‧閘極介電質
110‧‧‧重度摻雜的源極/汲極
108‧‧‧半導體阱
201‧‧‧抗熔絲
205‧‧‧基材
230‧‧‧抗熔絲端子
206‧‧‧隔絕介電材料
240‧‧‧第二抗熔絲端子
W1‧‧‧寬度
L1‧‧‧長度
231‧‧‧高的z部分
232‧‧‧低的z部分
220‧‧‧介電材料
230B‧‧‧底面
230A‧‧‧端子側壁
230C‧‧‧端子側壁
230D‧‧‧頂面
250‧‧‧第二(上)介電材料
240D‧‧‧頂面
250D‧‧‧頂面
202‧‧‧電晶體
302‧‧‧抗熔絲位元單元
303‧‧‧抗熔絲位元單元
330‧‧‧閘極端子
341‧‧‧第一源極/汲極接點
342‧‧‧第二源極/汲極接點
291‧‧‧互連線
392‧‧‧互連線
330B‧‧‧底面
330D‧‧‧值極端子頂面
310‧‧‧重度摻雜的源極/汲極接點半導體區域
308‧‧‧輕度摻雜的阱
401‧‧‧方法
519‧‧‧凹部
509‧‧‧犧牲特徵構造
508‧‧‧犧牲特徵構造
528‧‧‧第一空隙
529‧‧‧第二空隙
320‧‧‧閘極介電層
539‧‧‧開口
240‧‧‧導電材料
1000‧‧‧系統
1005‧‧‧行動運算平台
1006‧‧‧伺服機器
1050‧‧‧單塊式IC
1010‧‧‧整合式系統
1015‧‧‧電池
1020‧‧‧放大視圖
1060‧‧‧中介物
1030‧‧‧電源管理積體電路(PMIC)
1025‧‧‧RF(無線)積體電路(RFIC)
1035‧‧‧控制器
1100‧‧‧運算裝置
1102‧‧‧主機板
1104‧‧‧處理器
1106‧‧‧通信晶片
描述於本文中的材料以舉例的方式而不是以限制的方式被例示於附圖中。為了簡化及清楚顯示起見，示於圖中的元件並不一定是按照比例繪製。例如，某些元件的尺寸為了清楚起見會相對於它元件被放大。又，在被認為適當的地方，參考符在諸圖中被重復以標示相對應的或類似的元件。在這些圖中：圖1是一傳統的單塊式抗熔絲；圖2A是一依據一實施例的單塊式抗熔絲的平面圖；圖2B及2C是示於圖2A中的依據實施例的抗熔絲的 剖面圖；圖3A一依據一實施例的抗熔絲位元單元電路架構；圖3B及3C是一依據實施例的抗熔絲位元單元佈局(layout)的平面圖；圖3D及3E是示於圖3B中的依據實施例的抗熔絲位元單元佈局的剖面圖；圖4A是一流程圖，其例示依據本發明的一形成抗熔絲的方法；圖4B是一流程圖，其例示依據本發明的一形成抗熔絲位元單元的方法；圖5A，5B，5C，5D，5E，5F及5G是隨著示於圖4B中的方法的被選取的操作被實施而一依據實施例的抗熔絲位元單元演進的剖面圖；圖6例示使用依據本發明的實施例的具回填式端子的單塊式抗熔絲的行動運算平台及資料伺服機器；及圖7是一依據本發明的實施例的電子運算裝置的功能性方塊圖。
【發明內容與實施方式】
一或多個實施例參考附圖被描述。雖然特定的結構和配置被詳細描述及討論，但應被瞭解的是，這只是為了例示的目的而已。熟習此技藝者將瞭解的是，在不偏離該描述的精神及範圍下可以有其它結構和配置。熟習相關技術領域的人將會瞭解的是，描述於本文中的技術及 /或配置可被運用於除了詳細描述於本文中的系統及應用之外的各種其它系統及應用中。
下面的詳細描述係參考附圖，附圖形成本說明書的一部分且例示示範性實施例。又，將被瞭解的是，其它實施例可被使用且結構及/或邏輯變更可在沒有偏離被請求的發明實體的範圍下被達成。亦應指出的是，方向及參考(例如，上、下、頂、底、等等)只是被用來方便描述圖中的特徵。“上”、“下”、“在...之上(over)”及“在...之下(under)”等用詞可藉由參考被示出的X-Z座標來理解，及“鄰近”等用詞可藉由參考X，Y座標或非Z座標來理解。相對位置用詞在本文中只是被用來以一種可以比列舉式標籤(譬如，“第一”、“第二”、“第三”等等)更清楚地的方式將一結構特徵和另一結構特徵加以區別的標籤。
在下面的描述中，許多細節被提出，然而，對於熟習此技藝者而言很清楚的是，本發明可在沒有這些特定的細節下被實施。在一些例子中，習知的方法及裝置係以方塊圖的方式而不是以詳細的方式被示出，用以避免矇蔽了本發明。在整份說明中提到“一實施例”或“一個實施例”時係指關於該實施例所描述的一特定的特徵、結構、功能或特性係被包括在本發明的至少一實施例中。因此，在整個說明書的許多地方出現的“在一實施例中”或“在一個實施例”的語句並不必然是指本發明的同一個實施例。此外，該等特定的特徵、結構、功能或特性在一或 多個實施例中可用任何適合的方式結合。例如，一第一實施例可和一第二實施例可在和這兩個實施例相關聯的該等特定的特徵、結構、功能或特性彼此不相互排斥的地方相結合。
當使用於本發明的描述及申請專利範圍中時，單數形式“一(a)”、“一(an)”及“該(the)”也是要用來包括複數形式，除非該內文清楚地表示出與此相反的意思。同樣應被瞭解的是，當“及/或”一詞被使用本文中時係表示且係包含被列出的相關項目的一者或多者的所有任何可能的組合。
“耦合”及“連接”等詞以及其衍生詞在本文中可被用來描述構件之間的功能性或結構性關係。應被理解的是，這些用詞並不是作為彼此的代名詞。相反地，在特定的實施例中，“連接”可被用來指出兩個或更多個元件係彼此直接實體的、光學的、或電接觸。“耦合”係被用來指出兩個或更多個元件彼此係直接或間接(它們之間有其它中介元件)實體的、光學的、或電接觸，及/或兩個和更多個元件彼此合作或互動(如，在一造成一效果的關係中)。
當“在...之上”、“在...之下”、“之間”及“上(on)”等用詞被使用於本文中時係指這些實體的關係值得一提時一構件或材料相對於其它構件或材料的相對位置。例如，在材料的例子中，一材料或材料層被設置在另一材料或材料層之上或之下可以是兩者直接接觸或兩者 之間有一或多個中介的(intervening)材料層。再者，一被設置在兩個材料或材料層之間的材料可以是和兩個材料層相接觸或是有一或多個中介層。相反地，一第一材料或材料層在一第二材料或材料層“上”係指和該第二材料/材料層直接接觸。類似的區別在構件組裝的內容中亦適用。
當使用在整個說明書描述中以及在申請專利範圍中時，一項目表單搭配上“至少一者”或“一或多者”等用詞時係指該等被列舉的項目的任何組合。例如，“A，B或C的任何一者”此一語句係指A；B；C；A和B；A和C；B和C；或A，B及C。
用於使用金屬-絕緣體-金屬(MIM)電容器堆疊的單塊式抗熔絲的技術及結構被描述。依據實施例的抗熔絲結構在陽極和陰極這兩處使用導電材料且沒有中介的半導體。介電損壞(dielectric breakdown)被用於抗熔絲程式化，其中電壓被施加橫跨將抗熔絲端子分隔的介電材料以誘發兩端子之間的短路。一些描述於本文中的實施例的好處包括相較於以MOS電容器及/或MOS電晶體為只的抗熔絲架構而言有較低的程式電壓、較高的on/off比及較小的位元單元尺寸。在有利的實施例中，抗熔絲製造和一高K值極界電質、金屬閘極MOS電晶體製程相容。
在一實施例中，單塊式抗熔絲包括一設置在一基材之上的非平面的導電端子。該非平面的端子具有一高的z部分，其從該基材延伸至一比低的z部分高的z高 度。一第一(“下”)介電材料圍繞在該低的z部分的至少一側壁周圍。一第二(“上”)介電材料被設置在該第一介電材料之上。一第二導電端子被設置在該低的z部分之上、延伸穿過該第二介電材料的至少一部分厚度、且被該第一介電材料的至少一部分厚度將其與該第一端子分隔開。
圖2A是一依據此一實施例的單塊式抗熔絲201的平面圖。圖2B是依據實施例的該抗熔絲201沿著圖2A中所示的縱長向的B-B’線的剖面圖。圖2C是依據實施例的該抗熔絲201沿著圖2A中所示的橫向的C-C’線的剖面圖。在圖2A-2C中的標號相同，因為這些圖代表同一結構實施例的不同視圖。
如圖2A中所示，一基材205的一個區域被抗熔絲端子230覆蓋。基材205可以是任何適合形成IC的基材，例如，但不侷限於半導體基材、絕緣層覆矽(SOI)基材、或絕緣體基材(如，藍寶石)之類、及或它們的組合。在一示範性實施例中，基材205包含一實質的單晶半導體，例如，但不侷限於矽。示範性半導體亦包括第IV族系統，譬如矽、鍺、或其合金；第III-V族系統，譬如GaAs、InP、InGaAs之類；或第III-N族系統，譬如GaN。如圖2B進一步例示的，基材205在該被抗熔絲端子230所佔據的該區域內可包括一絕緣的介電材料206。介電材料206可以是厚度足以將該抗熔絲和一地極電隔絕及/或穿過基材205電短路的任何材料，譬如二氧 化矽或氮化矽。
抗熔絲端子230可以是任何導電材料，例如，但不侷限於金屬及低阻值半導體。低阻值半導體包括多晶型矽、經過摻雜的多晶型矽、多晶型鍺、經過摻雜的多晶型鍺、多晶型矽-鍺、或經過摻雜的多晶型矽-鍺。在有利的實施例中，端子230包括一或多種金屬，例如，但不侷限於鎢、鎳、鈷、鋁及鈦。對於這些金屬實施例而言，端子230可以是一種只具有少量雜質的金屬、或可包括多種金屬的一層疊式堆疊結構或成分分級(compositional grading)，或可以是這些金屬的均質合金，或合金金屬的層疊或分級等等。在合金金屬的實施例中，金屬氮化物、金屬碳化物、金屬矽化物、及金屬鍺化物的一或多者可被使用在端子230中。
端子230具有一縱長的長度L1及一橫的寬度W1。長度L1可如所需地改變以提供接觸負載長度LC，及用以進一步容納一具有長度L2的第二抗熔絲端子240的重疊(如，在x尺寸上)。因此，抗熔絲端子長度L1是製造能力相對於最小接觸尺寸的函數。抗熔絲端子長度L1亦是所想要的抗熔絲端子電容器面積(如下文中進一步描述者)的函數。在下面的功能性指南之後，端子230可具有一介於最小設計規則(如，0.1微米或更小)至5-10微米或更大之間的長度L1。類似地，端子230可具有一介於一最小設計規則(如，10奈米或更小)至典型的電源供應線的150奈米或更大的尺寸之寬度W1。
如圖2B所示，端子230是一端子長度為L1的非平面，其包括一高的z部分231及一低的z部分232。高的z部分231從該基材205延伸出的z高度(HH)比低的z部分232從基材延伸出的z高度(HL)高。高的z部分231和低的z部分232的相對長度可隨著高的z部分231改變，該高的z部分231足以提供一接觸區域長度LC，如圖2A所示。低的z部分232可具有一足以提供所想要的和抗熔絲接點240重疊的長度。在示範性的實施例中，端子230具有一介於50奈米至200奈米，有利地介於50奈米至150奈米，更有利地不大於100奈米的高z高度。低z高度HL比高z高度HH小了HH的10-90%。在一此種實施例中，HL至少是10奈米，有利地介於20奈米至90奈米之間。
如圖2A，2B及2C所示，介電材料220完全圍繞該低的z部分232。介電材料220被設置在基材205和端子230的一底面230B之間。在該基材205是一晶型半導體的示範性實施例中，端子230和該晶型半導體只被該介電材料220和嵌埋在該晶型半導體中的隔絕介電質206隔開。介電材料220除了被設置在該低的z部分232的頂面230D上之外，其被進一步設置成和端子側壁230A及230B鄰接。介電材料220可包含一或多種均質成分形成或層疊膜堆疊形式及/或分級成分形式的介電材料。在實施例中，介電材料220包括二氧化矽，及/或矽氮化物，及/或矽氮氧化物，及/或高K值材料，其具有一高於 矽氮化物的整體(bulk)相對介電常數(如，至少10)。在有利的高K值實施例中，介電材料220包括一金屬氧化物，譬如HfO2，TiO2，ZnO2，或類此者。
在實施例中，一第二抗熔絲端子240和端子230的一部分重疊。如圖2B所示，該端子240和端子230被該介電材料220的至少一部分厚度分隔開。在有利的實施例中，分隔端子230和240的是介電材料220(即，沒有其它中介材料)。因為抗熔絲程式化是由一或多個介電損壞機制(其被例示為介於端子230和240之間的可變電阻)來實施，所以程式化電壓除了如下文所描述的與抗熔絲電容器面積相關之外，其還是介於端子之間的介電材料220的厚度的函數。減小介電材料220的厚度可降低抗熔絲程式化電壓。在示範性實施例中，介電材料220在端子230和240之間具有一小於10奈米(其相當於氧化物厚度(EOT))的T1的層厚度。在該介電材料220是一具有至少是10的整體相對介電常數的高k值材料的一有利的實施例中，T1具有小於10奈米的實體厚度。在它實施例中，介於端子230及240之間的該介電材料220的該T1厚度係小於該介電材料220在超出端子240的邊界的區域內的T2厚度。T1厚度可相對於T2被選擇性地減小，作為設計(如，降低)抗熔絲程式化電壓的另一種手段。
第二抗熔絲端子240被設置在該第一端子低的z部分232之上。抗熔絲端子240可以是被描述用於端子230的材料的任何一種材料。在一有利的實施例中，端 子240是一金屬，譬如，但不侷限於鎢、鎳、鈷、鋁、及鈦、及其氮化物、矽化物、碳化物、及鍺化物。在端子230及240兩者都是金屬的一示範性實施例中，端子240是一種和端子230不同的金屬。端子230、介電材料220、及端子240形成一MIM電容器堆疊。在實施例中，抗熔絲程式化電壓至少一部分是該MIM電容器面積的函數，因為在介電材料220內的缺陷參與了因施加一程式化電壓橫跨端子230，240而誘發的介電損壞機制。增加該抗熔絲電容器的面積可降低用於一給定數量及厚度的介電質的抗熔絲程式化電壓，因為出現在該抗熔絲電容器中的缺陷數量係隨著該介電材料220被施加電場的面積而增減。因此，抗熔絲程式化電壓可藉由增加端子230及240之間重疊面積來加以設計。如圖2A所示，微影(lithographic)圖案化可至少部分地透過抗熔絲端子240的側向尺寸(第二端子長度L2及橫向寬度W2)，以及第一端子寬度W1的尺寸(其中W2大於W1)來界定抗熔絲電容器面積。此能力能夠讓同一基材之上的多個抗熔絲具有不同的預定的程式化電壓。如圖2C進一步顯示的，在端子240圍繞端子230的至少一側壁(如，端子側壁230A)的實施例中，和端子230，240相關聯的抗熔絲電容器面積亦可以是端子230的z高度(如，HL)的函數。在示範性實施例中，端子240是一被填充的介層孔(via)，其具有比橫的寬度W1大的直徑，使得端子240至少圍繞端子側壁230A及230C這兩者，這比低z高度 HL和第二端子寬度L2所得到的抗熔絲電容器面積增加了兩倍。
在實施例中，一第二(“上”)介電材料250亦被設置在低的z部分232之上。介電材料250將端子230，240平坦化且可將端子240和端子230進一步電隔絕。介於端子230和240之間的間距對於抗熔絲功能而言並非關鍵。如同一金屬接點緊接著一只被介電間隔件隔開的金屬閘極的MOS裝置一般，端子230，240只被一介電間隔件隔開。在端子230，240之間有最小間距的情形下，這兩個端子間的重疊面積較大且可具有程式化電壓較低的好處。端子240垂直地(如，在z尺度上)延伸穿過介電材料250的至少一部分。在端子240沒能延伸穿過介電材料250的整個厚度且沒有曝露出介電材料220的情況中，抗熔絲程式化電壓可被期待是較高的，其為一較大的總介電厚度的函數。端子230的非平面性讓端子230在該高的z部分231內的頂面(圖2B中的頂面230D)和端子240的頂面(圖2C中的頂面240D)是同平面。抗熔絲端子的此平面性對於後續和整合於基材205上的其它電路的互連是有利的。介電材料250亦具有一頂面250D，其和端子頂面230D及240D是同平面。介電材料250可具有任何介電材料成份，因為在這方面實施例並沒有限制。例如，二氧化矽、氮化矽、摻雜碳的二氧化矽，且其它多孔性低k值材料亦很適合用於介電材料250。雖然對於有利的實施例而言，介電材料250具有一比介電材料220的整 體相對介電常數低的整體相對介電常數，但高k值材料亦可被用於介電材料250。
抗熔絲架構的進一步討論被提供在一使用一具有和上文所描述的一或多個實施例一致的架構的抗熔絲的抗熔絲位元單元的內容中。圖3A是一依據一示範性實施例(其使用一實質描述於上文中的抗熔絲201)的抗熔絲位元單元的301的電路示意圖。在位元單元操作期間，一程式化電壓被施加至抗熔絲201的第一端子(如，陽極)。抗熔絲201的第二端子(如，陰極)透過一MOS下拉式電晶體202被耦合至地極。更明確地，抗熔絲201的第二端子被耦合至電晶體202的一第一源極/汲極，而電晶體202的一第二源極/汲極則被耦合至地極。因此，當施加一存取電壓(access voltage)至電晶體202的閘極時，該程式化電壓跨越抗熔絲201的端子被下降，誘發介電損壞以回應一高電場。
圖3B是實施示於圖3A中的電路的依據一實施例的示範性抗熔絲位元單元佈局302的平面圖。圖3C是實施示於圖3A中的電路的依據另一實施例的第二示範性抗熔絲位元單元303佈局的平面圖。這兩個被例示的實施例所共有的是，每一單塊式抗熔絲位元單元包括設置在基材205(如，半導體)之上的一抗熔絲201和一MOS電晶體202這兩者。MOS電晶體202包括一閘極端子330，其被圖案化成一設置在基材205的第一區域之上的第一條帶，一閘極介電質被設置在該閘極端子和該第一區 域之間。抗熔絲201包括一第一端子230，其被圖案化成一設置在基材205的一第二區域之上和該第一條帶相鄰的第二條帶。在有利的實施例中，第一抗熔絲端子230包括和閘極端子330相同的材料。一第二抗熔絲端子240被設置在抗熔絲端子230的一部分之上，有一中介的介電質被設置在它們之間，其和上文所述實質相同。在有利的實施例中，該中介的介電質包括和用於MOS電晶體202中的閘極介電質相同的材料的至少一部分厚度。
如圖3B及3C中進一步例示的，MOS電晶體202被設置在一經過摻雜的半導體阱(或輕度摻雜的阱)308之上，其中第一及第二源極/汲極接點341，342被設置在閘極端子330的相反側上。MOS電晶202被耦合至抗熔絲端子，用以控制介於抗熔絲端子之間的電壓程度。在位元單元302中，源極/汲極接點342例如透過互連線291被耦合至第一抗熔絲端子230。一例如透過互連線392被施加至閘極端子330的存取電壓將電晶體202開至“on”，將抗熔絲端子230拉到一經由源極/汲極接點341被耦合的第一參考電壓(如，地極)。當電晶體202在“on”狀態時，一被施加至抗熔絲端子240的程式化電壓橫跨抗熔絲201被降低。在位元單元303中，源極/汲極接點342例如透過互連線291被耦合至抗熔絲端子240。一例如透過互連線392被施加至閘極端子330的存取電壓將電晶體202開至“on”，這將抗熔絲端子240拉到一耦合至源極/汲極接點341的第一參考電壓(如，地極)。 “on”狀態時，一被施加至抗熔絲端子393的程式化電壓橫跨抗熔絲201被降低。
圖3D是依據一實施例的抗熔絲位元單元302沿著圖3B的D-D’線的剖面圖。圖3E是依據一實施例的抗熔絲位元單元302沿著圖3B的E-E’線的剖面圖。類似的結構特徵亦出現在抗熔絲位元單元303中。
首先參考圖3D，抗熔絲端子230包括高的z部分231，其具有一和閘極端子頂面330D同平面的頂面230D。因此，抗熔絲端子230是一條帶，其具有一厚端和一薄端這兩者，厚端具有一和閘極端子330的z厚度相等的z厚度，薄端具有一比閘極端子330的z厚度小的z厚度。在實施例中，抗熔絲端子230和閘極端子330是同金屬。抗熔絲端子230和閘極端子330被周圍的介電質209將它們側向地分隔開。
被設置在基材205的第一區域和閘極端子330之間的是一閘極介電材料320。抗熔絲端子230進一步包括低的z部分232，其具有完全圍繞至少該低的z部分並將該抗熔絲端子230和該基材(如，基材隔絕區域206)分隔開的介電材料220。在介電材料220和閘極介電質320是相同材料的有利的實施例中，閘極端子330具有一底面330B，其和該抗熔絲端子230的一底面230B係實質同平面。在該示範性的實施例中，介電材料220額外地如用於抗熔絲201的MIM介電質般地作用，其具有一和抗熔絲端子230鄰接的第一界面及一和抗熔絲端子240鄰接 的第二界面。在抗熔絲端子230，240之間，介電材料220可以比閘極介電材料320薄。在一實施例中，介電材料220和320這兩者包括一高k值介電材料，其具有一大於9且有利地至少是10的整體相對介電常數。
在實施例中，介電材料250如上文所描述地被設置在介電材料220和該低的z部分232之上。當閘極端子330是實質平的時，沒有此介電區域會出現在該閘極端子頂面330D之上。在有利的實施例中，抗熔絲端子240完全延伸穿過介電材料250以接觸在該抗熔絲端子230的薄端之上的介電材料220。抗熔絲端子240具有一頂面240D，其和該閘極端子頂面330D同平面。
如圖3E中進一步例示的，電晶體202包括被設置在被重度地摻雜的源極/汲極半導體區域310之上的源極/汲極接點341，342，其可被設置在一或多個被輕度摻雜的阱308內。在該示範性實施例中，抗熔絲端子240和MOS電晶體源極/汲極接點341及/或342是同材料。因此，抗熔絲端子240可以是任何適合MOS接點金屬的材料，例如，但不侷限鎢、鎳、鈷、鋁、及鈦、它們的合金、它們的氮化物、它們的碳化物、及它們的矽化物。
描述於上文中的抗熔絲及抗熔絲位元單元可用多種技術來製造。圖4A是一流程圖，其例示一種用來形成一依據一實施例的抗熔絲的示範性方法401。方法401開始於操作410，在該操作中一第一開口被形成一第一(“上”)介電層上。該開口側向地下切(undercut) 或侵蝕(undermine)設置在一基材之上的該第一介電層的一部分。一在該第一介電層和另一材料之間有高度選擇性的等方向性蝕刻處理可被使用在操作410，例如如下文中進一步描述者。在操作420，該第一介電層的該被下切的區域和一第二(“下”)介電材料(如，一電晶體閘極介電材料)對齊。此第二介電質的沉積可至少經由該第一開口。一保形沉積處理(譬如，化學氣相沉積(CVD)或原子層沉積(ALD))可在操作420被實施。在操作430，該抗熔絲的一第一端子係藉由例如再次經由該第一開口用導電材料回填該被對齊的被下切的區域來形成。一保形沉積處理(譬如，CVD或ALD)可在操作430被實施，用以用上文中所描述用於端子230的任何材料(如，MOS電晶體閘極金屬)來回填該被下切的區域。方法401然後前進至操作440，在該操作中一第二開口被形成穿過該第一介電質。該第二開口有利地露出和該被下切的區域對齊的底下的第二介電材料。任何介電質蝕刻處理都可在操作440被使用。該蝕刻處理有利地在和該被下切的區域對齊的第二介電材料停止。方法401然後藉由用另一導電材料(如，MOS電晶體接點金屬)回填該第二開口來完成第二抗熔絲端子的形成。傳統的製造可依循方法401以完成抗熔絲端子的互連。
圖4B是一流程圖，其例示一依據一實施例之用來形成抗熔絲位元單元的方法402。方法402可被視為該更一般性的方法401的一特殊實施例。圖5A、5B、 5C、5D、5E、5F及5G是沿著圖3B中的D-D’線示出一依據實施例的抗熔絲位元單元隨著方法402中被選取的操作被實施而演進的剖面圖。
首先參考圖4B，操作403，404，405，406及407被實施為方法401(圖4A)的操作410的一特定的實施例，其和“閘極最後(gate-last)”MOS電晶體製造良好地整合。在此實施例中，在位元單元302中的MOS電晶體202可和抗熔絲201一起被製造。開始於操作403，犧牲材料的第一及第二特徵構造被圖案化於一周圍的介電材料內。參考圖5A，犧牲材料特徵構造508及509被埋設在介電材料209內。任何此技藝中習知的處理都可被用來形成被介電材料209平坦化的犧牲材料特徵構造508，509。在一示範性實施例中，犧牲材料特徵構造508，509包括多晶型半導體，譬如，但不侷限於，多晶矽。在一特定的多晶矽實施例中，犧牲型多晶矽材料特徵構造408，409具有一小於150奈米且有利地不大於100奈米的厚度(z高度)。在其它實施例中，犧牲型特徵構造可包括一被設置在該大量犧牲材料之上的頂部硬遮罩。介電材料209可以是任何傳統的材料，譬如，但不侷限於二氧化矽及/或氮化矽。
回到圖4B，方法402前進至操作404，在該操作中一犧牲材料的一非平面的長度被形成在該基材之上。在該示範性實施例中，一第一犧牲型特徵構造被遮罩該第二犧牲型特徵構造只有一部分被遮罩。該第二犧牲型 特徵構造未被遮罩的部分然後藉由一在操作405被實施的蝕刻處理被下凹至該周圍的介電質的頂面之下。例如，如圖5B所示，一凹部519沿著犧牲型特徵構造509的一部分被示出。任何遮罩處理都可在操作404被使用，譬如，但不侷限於硬遮罩處理。操作405可包括對該周圍的介電材料有選擇性的任何蝕刻處理，譬如非等方向性的電漿(RIE)蝕刻。
回到圖4B，方法402然後前進至操作406，在該操作中該犧牲型特徵構造的該下凹的部分被另一介電材料回填。任何沉積處理(如，CVD，旋施處理)及平坦化處理(如，CMP)都可在操作406被使用。圖5C例示介電材料250被回填至犧牲型特徵構造509的一部分之上的實施例。介電材料250再次被介電材料209及犧牲型特徵構造508(及被犧牲型特徵構造509的高的z部分)平坦化。
方法402(圖4B)前進至操作407，在該操作中該第一及第二犧牲型特徵構造相對於該周圍的介電材料(包括之前被回填的介電材料在內)被選擇性地去除。在示圖5D的該示範性實施例中，犧牲型特徵構造508的去除留下一第一空隙(void)528且犧牲型特徵構造509的去除留下一側向地下切介電材料250的第二空隙529。在該犧牲材料例如是多晶矽的時候，一極度選擇性的電漿蝕刻及/或濕式化學蝕刻可被用來完全清除該犧牲材料，即使是從大規模的突出物(overhang)底下清除亦然。在 操作404的犧牲材料的精準圖案化可在操作307被加強(leveraged)，用以精準地控制空隙528，529的尺寸。
在一第一開口現在已被形成穿過介電材料250的情形下，方法402前進至操作421，在該操作中一閘極介電材料被沉積至該第一及第二空隙內。任何適當的閘極介電質沉積處理都可在操作421被使用。在一示範性實施例中，CVD及/或ALD處理被用在操作421，用以沉積一高k值閘極介電材料(如，具有一至少是10的整體相對介電常數)。如圖5E所例示的該示範性實施例所示，一閘極介電質沉積處理被用來將該第一空隙528和閘極介電層320對齊及將該第二空隙529和介電材料220對齊。換言之，介電材料220亦是該“閘極”介電材料，但在一抗熔絲的內容中具有不同的功能性。
回到圖4B，在操作431，第一及第二空隙被用導電材料回填，用以在該第一空隙中形成一閘極端子及在該第二空隙中形成一被隔絕的抗熔絲端子。在有利的實施例中，具有突出物的空隙可用高度保形的沉積處理來予以回填。一金屬ALD處理被使用在一此種實施例中。例如，如圖5F中所示，一金屬ALD處理將閘極端子330回填至空隙528內，同時將抗熔絲端子230回填至空隙529內，完全填滿在介電材料250底下的任何被下切的區域。
方法402然後繼續，將該第二開口形成穿過該覆蓋的介電材料以露出底下的(閘極)介電材料。任何微影(lithographic)處理及/或蝕刻處理都可被用來在操 作441形成該第二開口。在一些實施例中，在操作441的蝕刻處理對於底下的介電材料是有高度選擇性，以確保該蝕刻處理在打穿至該導電的端子之前即停止。在其它實施例中，操作441可額外地包括該第二開口內的第二介電材料的刻意薄化。此一薄化可被控制至小於該閘極介電材料的厚度的一些預定的目標厚度。方法402然後在操作450藉由用導電材料齊滿該第二開口來完成形成該第二抗熔絲端子。例如，如圖5F及5G所示，開口539被蝕刻於抗熔絲端子230的該低的z部分之上且被用導電材料240回填。在一有利的實施例中，導電材料240的沉積和源極/汲極接點在閘極端子330的相反側上的沉積被同時實施。傳統的製造可依循方法402以完成一IC，例如形成互連線291，392，用以將一MOS電晶體源極/汲極電連接至一抗熔絲端子。
圖6例示一系統1000，在該系統中一行動運算平台1005及/或一資料伺服機器1006使用依據本發明的實施例的一具有回填端子的單塊式抗熔絲。該伺服機器1006可以是任何商業伺服器，例如包括設置在一個架子內且為了電子資料處理而被串聯成網的任何數量之高效能運算平台，其在該示範性實施例中包括一被封裝的單塊式IC 1050。該行動運算平台1005可以是被建構來用於電子資料顯示、電子資料處理、無線電子資料傳輸、或類此者的每一者的任何可攜式裝置。例如，該行動運算平台1005可以是平板電腦、智慧型手機、膝上型電腦等等的 任何一種且可包括一顯示螢幕(如，一電容式、電感式、電阻式觸控螢幕)、一晶片等級或封裝等級的整合式系統1010、及一電池1015。
不論是否被設置在例示於放大視圖1020的該整合式系統1010中或是該伺服機器1006內的一獨立封裝的晶片，該被封裝的單塊式IC 1050包括使用一具有至少一有回填式端子的抗熔絲的單塊式架構的一記憶體晶片(如，RAM)，或一處理器晶片(如，一微處理器、一多核心微處理器、圖形處理器、或類此者)。有利地，整合式系統1010包括一抗熔絲位元單元，其中該等抗熔絲端子包含一電晶體閘極端金屬和電晶體接點金屬，其被一電晶體閘極介電質(例如，本文其它地方所描述者)分隔開。該單塊式IC 1050可進一步和以下所列的一者或多者一起被耦合至一板子、一基材、或一中介物1060：一電源管理積體電路(PMIC)1030；一包括寬頻RF(無線)發射器及/或接收器(TX/RX)(如，包括一數位基頻和一類比前端模組，其進一步包含一在傳輸路徑上的功率放大器和一在一接收路徑上的低雜訊放大器)的RF(無線)積體電路(RFIC)1025；及它們的控制器1035。
功能上地，PMIC 1030可實施電池電力調節、DC對DC轉換等等功能，因此具有一耦合至電池1015的輸入且具有一提供電流至其它功能性模組的輸出。如被進一步例示的，在該示範性實施例中，RFIC 1025具有一耦合至一天線(未示出)的輸出，用以實施 多種無線標準或通信協定，其包括但不侷限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、它們的衍生物，以及被指定給3G、4G、5G的任何其它無線通信協定，及其它。在其它實施中，這些板子等級的模組的每一者可被整合至耦合至該單塊式IC 1050的封裝基材的分開的IC上或整合至耦合至該單塊式IC 1050的封裝基材的單一IC內。
圖7是一依據本發明的至少一些實施例安排的運算裝置1100的功能性方塊圖。運算裝置1100例如可在平台1005或伺服機器1006內部被找到。裝置1100進一步包括一主機板1102，其容納數種構件，譬如但不侷限於，一處理器1104(如，一應用程式處理器)，其可進一步包含一如本文中所討論的具有回填式端子的抗熔絲。處理器1104可以被實體地及/或電子地耦合至主機板1102。在一些例子中，處理器1104包括一被封裝在該處理器1104內的積體電路晶粒。大致上，“處理器”或“微處理器”可以指用來處理來自暫存器及/或記憶體的電子資料的任何裝置或裝置的一部分，用以將該電子資料轉變成可被進一步儲存在暫存器及/或記憶體中的其它電子資料。
在各種例子中，一或多個通信晶片1106亦可被實體地及/或電地耦合至該主機板1102。在其它實施例 中，通信晶片1106可以是處理器1104的一部分。依據運算裝置1100的應用程式，運算裝置1100可包括可或可不實體地及電地耦合至該主機板1102的其它構件。這些其它構件包括但不侷限於揮發性記憶體(如，DRAM)、非揮發性記憶體(如，ROM)、快閃記憶體、圖形處理器、數位訊號處理器、密碼處理器、晶片組、天線、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編碼解碼器、視訊編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速度計、陀螺儀、揚聲器、相機、及大量儲存裝置(譬如，硬碟機、固態硬碟(SSD)、光碟(CD)、數位多功能光碟(DVD)、等等)、或類此者。
通信晶片1106可讓無線通信可用來傳輸資料來回於該運算裝置1100。“無線(wireless)”一詞及其衍生詞可被用來描述過使用模組化的電慈輻射來將資料通信穿過一非固態的媒介物的電路、裝置、系統、方法、技術、通信通道等等。該詞並不暗指相關裝置不包含任何電線，雖然在某些實施例中相關裝置可不包含電線。通信晶片1106可實施數種無線標準或通信協定的任何一種，其包括但不侷限於本文其它地方所描述的無線標準或通信協定。如所討論的，運算裝置1100可包括多個通信晶片1106。例如，一第一通信晶片可專屬於短範圍無線通信，譬如Wi-Fi及藍牙，及一第二通信晶片可專屬於長範圍無線通信，譬如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等等。
雖然在本文中被提出的某些特徵已參照各種實施例被描述，但此描述並不是要以限制性的意思來加以解讀。因此，描述於本文中的實施例，以及其它實施例的各種修改(其對於熟習本發明所在技術領域的人而言是很明顯的)被認為是在本發明的精神及範圍之內。
將被瞭解的是，本發明並不侷限於被描述的實施例，而是可用沒有偏離隨附的申請專利範圍的範圍的修改及變化來實施。上述實施例可包括諸特徵的特定組合。例如：在一或多個第一實施例中，一種單塊式抗熔絲包括一設置在一基材上的非平面的導電端子。該非平面的端子具有一高的z部分，其從該基材延伸至一較高的z高度，其比一低的z部分z高度高。該抗熔絲包括一第一介電材料，其圍繞該低的z部分的至少一側壁。一第二介電材料被設置在該第一介電材料及該低的z部分之上。一第二導電端子被設置在該低的z部分之上、延伸穿過該第二介電材料的至少一部分厚度、且被該第一介電材料的至少一部分厚度將其與該第一端子分隔開。
該一或多個第一實施例的進一步特徵為，該高的z部分的頂面和該第二端子的頂面是同平面。該第一介電材料完全圍繞延伸高於該低的z部分的該高的z部分的側壁周圍。該第二介電材料被設置在該第一端子的高的z部分和該第二端子之間。
該一或多個第一實施例的進一步特徵為，該 基材包含晶型半導體。該第一及第二端子包含金屬。該第一介電材料是一高k值材料，其具有一至少是10的整體相對介電常數及一比10奈米小的厚度。該第二介電材料具有一整體相對介電常數，其小於該第一介電材料的整體相對介電常數。
該一或多個第一實施例的進一步特徵為，該第二端子和該非平面的端子只被該第一介電材料分隔開。該第一端子具有一沿著該低的z部分的橫向寬度，及該第二端子包含一被填滿的介層孔，其具有一比該第一端子的該橫向寬度大的直徑。
該一或多個第一實施例的進一步特徵為，該基材包含晶型半導體。該非平面的端子和該晶型半導體只被該第一介電材料和一凹入到該晶型半導體中的隔絕介電質分隔開。該非平面的端子具有一在該高的z部分內的第一厚度，其大於一在該低的z部分內的第二厚度。
在一或多個第二實施例中，一單塊式抗熔絲元單元包括一具有一閘極端子的MOS電晶體，其包括一設置在一基材的一第一區域之上的第一金屬，一閘極介電材料被設置在該第一金屬和該第一區域之間。該抗熔絲元單元包括一具有一第一端子的抗熔絲，其包括被設置在該基材的一第二區域之上的該第一金屬。一第二抗熔絲端子被設置在該第一抗熔絲端子之上，一中介的介電材料被設置在它們之間。該中介的介電材料包括該閘極介電材料的至少一部分厚度。
該一或多個第二實施例的進一步特徵為，該閘極介電材料具有一和該第一抗熔絲端子鄰接的第一界面及一和該第二抗熔絲端子鄰接的第二界面。
該一或多個第二實施例的進一步特徵為，該MOS電晶體被耦合至該第一抗熔絲端子，用以控制該第一及第二抗熔絲端子之間的電壓水準。該第一抗熔絲端子具有一高的z部分，該高的z部分具有一和該閘極端子的頂面同平面的頂面。該第一抗熔絲端子具有一低的z部分，其中一閘極介電材料其完全圍繞至少該低的z部分且將該第一抗熔絲端子和該基材的該第二區域分隔開。該第二介電材料被設置在該低的z部分之上。該第二抗熔絲端子延伸穿過設置在該閘極介電材料及該第一端子的該低的z部分之上的該第二介電質，用以接觸該閘極介電材料。
該一或多個第二實施例的進一步特徵為，該閘極端子包含設置在該第一基材區域之上的該第一金屬的一第一條帶。該第一抗熔絲端子包含一設置在該第二基材區域之上且和該第一條帶相鄰的該第一金屬的第二條帶。該第二條帶具有一厚端和一薄端，該厚端具有一和該第一條帶一樣的z厚度，該薄端具有一比該第一條帶小的z厚度。該第二抗熔絲端子被設置在該薄端之上且具有一和該第一條帶的頂面同平面的頂面。
該一或多個第二實施例的進一步特徵為，該閘極介電質包含一高k值閘極介電材料，其具有一至少是10的整體(bulk)相對介電常數，且該中介的介電材料包 括該高k值閘極介電材料的至少一部分厚度。
在一或多個第三實施例中，一種製造單塊式抗熔絲的方法包括形成一第一開口於一設置在一基材上的第一介電材料中，該第一開口下切該第一介電材料的一區域。該方法包括藉由透過該第一開口沉積一第二介電材料來將該第一介電材料的該被下切的區域和該第二介電材料對齊。該方法包括藉由透過該第一開口用一導電的第一端子材料回填該被對齊的被下切的區域來形成該抗熔絲的第一端子。該方法包括形成一第二開口穿過該第一介電材料，其將對齊該被下切的區域的該第一介電材料露出。該方法包括用一導電的第二端子材料回填該第二開口來形成該抗熔絲的一第二端子。
該一或多個第三實施例的進一步特徵為，形成該第一開口更包括形成一犧牲材料的非平面的長度於該基材之上，該非平面的長度具有一高的z部分，其由該基材延伸一較高的z高度，其比一低的z部分延伸的z高度高。形成該第一開口進一步包括沉積該第一介電材料於該非平面的長度之上。形成該第一開口進一步包括將第一介電材料和該高的z部分平坦化。形成該第一開口進一步包括將該犧牲材料選擇性地從該第一介電材料上蝕刻掉。
該一或多個第三實施例的進一步特徵為，形成該第一開口進一步包括形成一犧性材料的非平面的長度於該基材之上，該非平面的長度具有一高的z部分，其由該基材延伸一較高的z高度，其比一低的z部分延伸的z 高度高。形成該犧牲材料的該非平面的長度進一步包括將該犧牲材料沉積至一等於該較高的z高度的均勻厚度。形成該犧牲材料的該非平面的長度進一步包括將該犧牲材料的該高的z部分遮罩。形成該犧牲材料的該非平面的長度進一步包括將該犧牲材料的該低的z部分下凹至一較小的厚度。形成該犧牲材料的該非平面的長度進一步包括用該第一介電材料回填該低的z部分。形成該犧牲材料的該非平面的長度進一步包括選擇性地將該犧牲材料從該第一介電材料蝕刻掉。
該一或多個第三實施例的進一步特徵為，形成該第一開口進一步包括形成一犧牲材料的非平面的長度於該基材之上，該非平面的長度具有一高的z部分，其由該基材延伸一較高的z高度，其比一低的z部分延伸的z高度高。形成該犧牲材料的該非平面的長度進一步包括將一開口圖案化至一隔絕的介電質中。形成該犧牲材料的該非平面的長度進一步包括將一開口圖案化至該犧牲材料層中或周圍的介電材料中、用該犧牲材料回填在該周圍的介電材料中的該開口或用周圍的介電材料回填在該犧牲材料中的該開口。形成該犧牲材料的該非平面的長度進一步包括將該犧牲材料的該高的z部分遮罩。形成該犧牲材料的該非平面的長度進一步包括將未被遮罩的犧牲材料下凹至該隔絕的介電質的頂面之下以形成該低的z部分。形成該犧牲材料的該非平面的長度進一步包括用該第一介電材料回填該低的z部分。形成該犧牲材料的該非平面的長度進 一步包括選擇性地將該犧牲材料從該第一介電材料蝕刻掉。
該一或多個第三實施例的進一步特徵為，該犧牲材料的一第二特徵構造亦被形成在該基材之上，在該第一及第二特徵構造之間有一第一介電材料。在將該高的z部分遮罩的同時，該第二特徵構造(完全)被遮罩。該第二特徵構造和該第一特徵構造一起被去除掉。該第二介電材料亦被沉積在一由去除掉該第二犧牲材料所造成的第二空隙中。一閘極端子和該被嵌埋的熔絲端一起藉由用該導電材料回填該第二空隙而被形成。
該一或多個第三實施例的進一步特徵為，將該第一介電材料的該被下切的區域對齊該第二介電材料進一步包括用化學氣相沉積(CVD)或原子層沉積(ALD)處理來沉積一具有至少是10的整體相對介電常數的高k值介電材料，且透過該第一開口用一導電的第一端子材料回填該被對齊的被下切的區域進一步包含用ALD處理來沉積一金屬。
在一或多個第四實施例中，一種製造單塊式抗熔絲位元單元的方法包括形成犧牲材料的一第一特徵構造於一基材的一第一區域之上及犧牲材料的一第二特徵構造於該基材的一第二區域之上，在該第一及第二特徵構造之間有一隔絕的介電材料。該方法包括將該第一特徵構造及該第二特徵構造的一部分遮罩起來。該方法包括將該第二特徵構造的一未被遮罩的部分下凹至該隔絕的介電質的 一頂面之下。該方法包括用一第一介電材料回填該第二特徵構造的該被下凹的部分。該方法包括將該第一及第二犧牲材料特徵構造選擇性地從該隔絕的介電材料及該第一介電材料去除掉。該方法包括將一閘極介電材料沉積到由去除掉該第一及第二特徵構造所留下來的第一及第二空隙內。該方法包括用一導電材料回填該第一及第二空隙以形成一閘極端子於該第一基材區域之上及一第一抗熔絲端子於該第二基材區域之上。該方法包括形成一開口穿過該第一介電材料，用以露出該閘極介電材料。該方法包括藉由用一導電材料填補該開口來形成一第二抗熔絲端子。
該一或多個第四實施例的進一步特徵為，該方法包括去除該第二犧牲材料特徵構造以下切該第一介電材料。該方法包括沉積該閘極介電材料以對齊該下切。該方法包括用該導電材料回填該等空隙以填補該下切。
該一或多個第四實施例的進一步特徵為，該方法包括沉積該閘極介電材料進一步包含用化學氣相沉積(CVD)或原子層沉積(ALD)處理來沉積一具有至少是10的整體相對介電常數的高k值介電材料，且回填該等空隙進一步包含用ALD處理沉積一金屬。
該一或多個第四實施例的進一步特徵為，該方法包括形成第一及第二源極/汲極接點於該閘極端子的相反側上；及將該源極/汲極接點的一者電連接至一抗熔絲端子。
該一或多個第四實施例的進一步特徵為，將 該第二特徵構造的該未被遮罩的部分下凹至該隔絕的介電質的頂面之下進一步包括蝕刻該犧牲材料的一部分厚度。
然而，上述實施例在這方面並不受侷限且在不同的實施例中，上述實施例可包括只採用這些特徵的一子集合、採用這些特徵的不同順序、採用這些特徵的不同組合、及/或採用不同於被明確地列出的那些特徵以外的額外特徵。因此，本發明的範圍應參考隨附的申請專利範圍，加上該等申請專利範圍所享有的等效物的完整範圍。
101‧‧‧抗熔絲
130‧‧‧電體閘極端子
141‧‧‧源極/汲極接點
142‧‧‧源極/汲極接點
120‧‧‧閘極介電質
110‧‧‧重度摻雜的源極/汲極
108‧‧‧半導體阱

Claims (20)

  1. 一種單塊式抗熔絲，其包含：一設置在一基材之上的非平面的第一導電端子，該非平面的第一導電端子具有一高的z部分和一低的z部分，其從該基材延伸至一較高的z高度，其比該低的z部分z高度高；一第一介電材料，其圍繞該低的z部分的至少一側壁；及一第二導電端子，其被設置在該低的z部分之上、延伸穿過一第二介電材料的至少一部分厚度、且被該第一介電材料的至少一部分厚度將其與該第一導電端子分隔開。
  2. 如申請專利範圍第1項之抗熔絲，其中：該高的z部分的頂面和該第二導電端子的頂面是同平面；該第一介電材料完全圍繞延伸高於該低的z部分的該高的z部分的側壁周圍；及該第二介電材料被設置在該第一導電端子的高的z部分和該第二導電端子之間。
  3. 如申請專利範圍第1項之抗熔絲，其中：該基材包含晶型半導體；該第一及第二導電端子包含金屬；該第一介電材料是一高k值材料，其具有一至少是10的整體相對介電常數及一比10奈米小的厚度；及該第二介電材料具有一整體相對介電常數，其小於該 第一介電材料的整體相對介電常數。
  4. 如申請專利範圍第1項之抗熔絲，其中：該第二導電端子和該非平面的第一導電端子只被該第一介電材料分隔開；該第一導電端子具有一沿著該低的z部分的橫向寬度；及該第二導電端子包含一被填滿的介層孔，其具有一比該第一導電端子的該橫向寬度大的直徑。
  5. 如申請專利範圍第1項之抗熔絲，其中：該基材包含晶型半導體；該非平面的第一導電端子和該晶型半導體只被該第一介電材料和一凹入到該晶型半導體中的隔絕介電質分隔開；該非平面的第一導電端子具有一在該高的z部分內的第一厚度，其大於一在該低的z部分內的第二厚度。
  6. 一種單塊式抗熔絲元單元，其包含：一具有一閘極端子的MOS電晶體，其包括一設置在一半導體基材的一第一區域之上的第一金屬，一閘極介電材料被設置在該第一金屬和該第一區域之間；及一具有一第一端子的抗熔絲，其包括設置在該基材的一第二區域之上的該第一金屬，及一設置在該第一抗熔絲端子之上的第二抗熔絲端子，一中介的介電材料被設置在它們之間，其中該中介的介電材料包括該閘極介電材料的至少一部分厚度。
  7. 如申請專利範圍第6項之抗熔絲位元單元，其中該閘極介電材料具有一和該第一抗熔絲端子鄰接的第一界面及一和該第二抗熔絲端子鄰接的第二界面。
  8. 如申請專利範圍第6項之抗熔絲位元單元，其中：該MOS電晶體被耦合至該第一抗熔絲端子，用以控制該第一及第二抗熔絲端子之間的電壓水準；該第一抗熔絲端子具有一高的z部分，該高的z部分具有一和該閘極端子的頂面同平面的頂面；該第一抗熔絲端子具有一低的z部分，一閘極介電材料完全圍繞至少該低的z部分且將該第一抗熔絲端子和該基材的該第二區域分隔開；及該第二抗熔絲端子延伸穿過設置在該閘極介電材料及該第一端子的該低的z部分之上的一第二介電材料，用以接觸該閘極介電材料。
  9. 如申請專利範圍第6項之抗熔絲位元單元，其中：該閘極端子包含一設置在該第一基材區域之上的該第一金屬的第一條帶；該第一抗熔絲端子包含一設置在該第二基材區域之上且和該第一條帶相鄰的該第一金屬的第二條帶；該第二條帶具有一厚端和一薄端，該厚端具有一和該第一條帶的z厚度一樣的z厚度，該薄端具有一比該第一條帶的z厚度小的z厚度； 該第二抗熔絲端子被設置在該薄端之上且具有一和該第一條帶的頂面同平面的頂面。
  10. 如申請專利範圍第6項之抗熔絲位元單元，其中該閘極介電質包含一高k值閘極介電材料，其具有一至少是10的整體(bulk)相對介電常數，且該中介的介電材料包括該高k值閘極介電材料的至少一部分厚度。
  11. 一種製造單塊式抗熔絲的方法，該方法包含：形成一第一開口於一設置在一基材之上的第一介電材料中，該第一開口下切該第一介電材料的一區域；藉由透過該第一開口沉積一第二介電材料來將該第一介電材料的該被下切的區域和該第二介電材料對齊；藉由透過至少該第一開口用一導電的第一端子材料回填該被對齊的被下切的區域來形成該抗熔絲的第一端子；形成一穿過該第一介電材料的第二開口，其將對齊該被下切的區域的該第二介電材料露出；及用一導電的第二端子材料回填該第二開口來形成該抗熔絲的第二端子。
  12. 如申請專利範圍第11項之方法，其中形成該第一開口更包含：形成一犧牲材料的非平面的長度於該基材之上，該非平面的長度具有一高的z部分，其由該基材延伸一較高的z高度，其比一低的z部分延伸的z高度高；沉積該第一介電材料於該非平面的長度之上；將第一介電材料和該高的z部分平坦化；及 將該犧牲材料選擇性地從該第一介電材料上蝕刻掉。
  13. 如申請專利範圍第11項之方法，其中形成該第一開口進一步包含：形成一犧牲材料的非平面的長度於該基材之上，該非平面的長度具有一高的z部分，其由該基材延伸一較高的z高度，其比一低的z部分延伸的z高度高，其中形成該犧牲材料的該非平面的長度進一步包含：將該犧牲材料沉積至一等於該較高的z高度的均勻厚度；將該犧牲材料的該高的z部分遮罩；及將該犧牲材料的該低的z部分下凹至一較小的厚度；用該第一介電材料回填該低的z部分；及將該犧牲材料選擇性地從該第一介電材料蝕刻掉。
  14. 如申請專利範圍第11項之方法，其中形成該第一開口進一步包含：形成一犧牲材料的非平面的長度於該基材之上，該非平面的長度具有一高的z部分，其由該基材延伸一較高的z高度，其比一低的z部分延伸的z高度高，其中形成該犧牲材料的該非平面的長度進一步包含：將一開口圖案化至該犧牲材料層及一周圍的介電材料的一者中；用該該周圍的介電材料及犧牲材料層的另一者回填該開口；將該犧牲材料的該高的z部分遮罩；及 將未被遮罩的犧牲材料下凹至該隔絕的介電質的頂面之下以形成該低的z部分；用該第一介電材料回填該低的z部分；及將該犧牲材料選擇性地從該第一介電材料蝕刻掉。
  15. 如申請專利範圍第14項之方法，其更包含：形成該犧牲材料的一第二特徵構造於該基材之上，該第一及第二特徵構造之間有一第一介電材料；在遮罩該第一特徵構造的該高的z部分的同時，遮罩該第二特徵構造；將該第二特徵構造和該第一特徵構造一起去除掉；將該第二介電材料沉積在一由去除掉該第二犧牲材料所造成的第二空隙中；藉由用該導電材料回填該第二空隙來形成一閘極端子。
  16. 如申請專利範圍第11項之方法，其中：將該第一介電材料的該被下切的區域對齊該第二介電材料進一步包含用化學氣相沉積(CVD)或原子層沉積(ALD)處理來沉積一具有至少是10的整體相對介電常數的高k值介電材料；及透過該第一開口用一導電的第一端子材料回填該被對齊的被下切的區域進一步包含用ALD處理來沉積一金屬。
  17. 一種製造單塊式抗熔絲位元單元的方法，該方法包含： 形成犧牲材料的一第一特徵構造於一基材的一第一區域之上及該犧牲材料的一第二特徵構造於該基材的一第二區域之上，該第一及第二特徵構造之間有一隔絕的介電材料；將該第一特徵構造及該第二特徵構造的一部分遮罩起來；將該第二特徵構造的一未被遮罩的部分下凹至該隔絕的介電質的一頂面之下；用一第一介電材料回填該第二特徵構造的該被下凹的部分；將該第一及第二犧牲材料特徵構造選擇性地從該隔絕的介電材料及該第一介電材料去除掉；將一閘極介電材料沉積到由去除掉該第一及第二特徵構造所留下來的第一及第二空隙內；用一導電材料回填該第一及第二空隙以形成一閘極端子於該第一基材區域之上及一第一抗熔絲端子於該第二基材區域之上；形成一穿過該第一介電材料的開口，用以露出該閘極介電材料；及藉由用一導電材料填補該開口來形成一第二抗熔絲端子。
  18. 如申請專利範圍第17項之方法，其中：去除該第二犧牲材料特徵構造會下切該第一介電材料； 沉積該閘極介電材料會對齊該下切；及用該導電材料回填該等空隙會填補該下切。
  19. 如申請專利範圍第17項之方法，其中：沉積該閘極介電材料進一步包含用化學氣相沉積(CVD)或原子層沉積(ALD)處理來沉積一具有至少是10的整體相對介電常數的高k值介電材料；及回填該等空隙進一步包含用ALD處理來沉積一金屬。
  20. 如申請專利範圍第17項之方法，其更包含：形成第一及第二源極/汲極接點於該閘極端子的相反側上；及將該源極/汲極接點的一者電連接至一抗熔絲端子。
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