CN106463532B - 用于高电压场效应晶体管的扩展漏极结构 - Google Patents

用于高电压场效应晶体管的扩展漏极结构 Download PDF

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Abstract

公开了一种具有扩展漏极结构的平面场效应晶体管和非平面场效应晶体管以及制造这种结构的技术。在实施例中，场板电极设置在扩展漏极上方，其中场板电介质设置在其间。场板设置成比晶体管栅极更远离晶体管漏极。在其它实施例中，扩展漏极晶体管具有源极和漏极接触部金属，它们之间的间距为场板与源极和/或漏极接触部金属的间距的大约两倍。在其它实施例中，与栅极电介质不同的隔离电介质设置在扩展漏极与场板之间。在其它实施例中，场板可以直接耦合到晶体管栅极电极或虚设栅极电极中的一个或多个而不需要上部层级互连。在实施例中，深阱注入物可以设置在轻掺杂的扩展漏极与衬底之间，以减小漏极‑本体结电容并提高晶体管性能。

Description

用于高电压场效应晶体管的扩展漏极结构
技术领域
本发明的实施例总体上涉及单片式集成电路(IC)的制造，并且更具体而言，涉及用于高电压晶体管的扩展漏极结构。
背景技术
单片式IC通常包括在衬底上方制造的多个无源器件(例如，电阻器)和/或有源器件(例如，金属氧化物半导体场效应晶体管(MOSFET)等)。当前的片上系统(SoC)技术聚焦于积极地缩放FET栅极长度(Lg)，以根据摩尔定律来提供性能和面积缩放。
横向缩放的一个不利后果是，由于高电压晶体管的架构不同于最小设计规则(标称)逻辑晶体管的架构，在SoC应用中都很重要的对低泄漏和高电压器件的支持变得更加困难。横向缩放还减小了栅极-接触部间隔，这增大了峰值电场，进一步减小了晶体管的高电压操作窗口。
对于复杂的单片式SOC IC设计而言，使一些晶体管能够具有较大的栅极-漏极间隔和/或对于给定的栅极-漏极分隔能够经受较高的击穿电压的器件架构是有利的。
附图说明
在附图中以举例的方式而非以限制的方式例示了本文所述的材料。为了说明的简单和清楚起见，在附图中所示的元件不一定按比例绘制。例如，为了清楚起见，一些元件的尺寸可以相对于其它元件而被放大。此外，在认为适当的情况下，在附图当中重复附图标记以指示相对应的或类似的元件。在附图中：
图1A是根据实施例的具有扩展漏极的平面晶体管的等距视图；
图1B和图1C是根据实施例的具有扩展漏极的非平面晶体管的等距视图；
图2A、图2B和图2C是根据实施例的具有扩展漏极结构的晶体管的横截面视图；
图3是例示了根据实施例形成具有扩展漏极的晶体管的方法的流程图；
图4A、图4B、图4C、图4D、图4E、图4F、图4G和图4H是根据实施例的随着图3中所描绘的方法中的选定操作被执行而逐步形成的具有扩展漏极的晶体管的横截面视图；
图5例示了根据本发明的实施例的采用包括晶体管的IC结构的移动计算平台和数据服务器机器，该晶体管具有扩展漏极结构；以及
图6是根据本发明的实施例的电子计算设备的功能框图。
具体实施方式
参考所公开的附图描述了一个或多个实施例。尽管详细地示出和讨论了具体的配置和布置，但是应当理解的是，这样做仅仅是出于例示性的目的。本领域技术人员将认识到，其它配置和布置在不脱离本说明书的精神和范围的情况下是可能的。对于本领域技术人员将显而易见的是，本文所描述的技术和/或布置除了用在本文中详细描述的系统和应用中之外还可以用在各种其它系统和应用中。
在以下具体实施方式中对附图进行了参考，附图形成了具体实施方式的一部分并且例示了示例性实施例。此外，应当理解的是，可以利用其它实施例，并且可以在不脱离所要求保护的主题的范围的情况下做出结构和/或逻辑改变。还应当注意的是，诸如上、下、顶部、底部之类的方向和参考可以仅仅用于便于在附图中的特征的描述。因此，不应在限制意义上采用以下具体实施方式，并且所要求保护的主题的范围唯一地由所附权利要求及其等效形式来限定。
在以下描述中，阐述了许多细节。然而，对于本领域技术人员显而易见的是，可以在没有这些具体细节的情况下实践本发明。在一些情况下，公知的方法和设备以框图形式示出，而不是详细地示出，以免使本发明难以理解。贯穿本说明书对“实施例”或“一个实施例”的引用意指结合实施例说明的特定特征、结构、功能、或特性包括在本发明的至少一个实施例中。因此，贯穿本说明书在各个地方出现的短语“在实施例中”或“在一个实施例中”不必指代本发明的相同实施例。此外，特定的特征、结构、功能或特性可以在一个或多个实施例中以任何适合的方式结合。例如，第一实施例可以与第二实施例结合，只要与这两个实施例相关联的特定的特征、结构、功能、或特性不互相排斥。
如在本发明的说明书和所附权利要求书中所使用的，单数形式“一”“一个”和“该”旨在也包括复数形式，除非上下文清楚地另外指出。还应当理解的是，如在本文中所使用的术语“和/或”指代并且包含相关联的列出项中的一个或多个的任何及所有可能的组合。
可以在本文中使用术语“耦合”和“连接”连同其派生词来描述部件之间的功能或结构关系。应当理解的是，这些术语并非旨在为彼此的同义词。相反，在特定实施例中，“连接”可以用于指示两个或更多个元件彼此直接物理接触、光接触、或电接触。“耦合”可以用于指示两个或更多个元件彼此直接地或间接地(其之间具有其它居间元件)物理接触、光接触、或电接触，和/或两个或更多个元件彼此协作或相互作用(例如，如在因果关系中)。
如在本文中所使用的术语“在……上方”“在……下方”“在……之间”以及“在……上”指代一个部件或材料相对于其它部件或材料的相对位置，其中这种物理关系是显著的。例如在材料的情况下，一种材料或被设置在另一种材料上方或下方的材料可以直接接触或者可以具有一种或多种居间材料。而且，被设置在两种材料之间的一种材料或者多种材料可以与两层直接接触或者可以具有一个或多个居间层。相反，在第二材料或材料“上”的第一材料或材料与该第二材料/材料直接接触。在部件组件的情况下会做出类似的区分。
如贯穿本说明书以及在权利要求书中所使用的，通过术语“……中的至少一个”或“……中的一个或多个”所连接的一系列项可以意指所列项的任何组合。例如，短语“A、B或C中的至少一个”可以意指A；B；C；A和B；A和C；B和C；或A、B和C。
在本文中描述了具有扩展漏极结构的平面场效应晶体管和非平面场效应晶体管以及制造这样的结构的技术。在实施例中，场板电极设置在扩展漏极上方。位于场板电极与扩展漏极之间的场板电介质被横向地设置成与晶体管栅极相比距晶体管漏极更远。在其它实施例中，扩展漏极晶体管具有以两倍的最小接触部金属间距的源极和漏极接触部金属，其中场板相对于源极和漏极接触部金属被设置在最小接触部金属间距处。换言之，源极接触部可以相对于栅极电极处于最小接触部金属间距处，而漏极接触部处于两倍的最小接触间距处，其中场板以最小接触部金属间距被设置在与源极接触部相对的栅极电极的侧上。在其它实施例中，与栅极电介质不同的隔离电介质设置在扩展漏极与场板之间，以设定扩展漏极内的期望电场强度。在其它实施例中，场板可以直接连接到晶体管栅极电极或虚设栅极电极中的一个或多个，而不需要较高级互连。在实施例中，深阱注入物可以设置在经掺杂的扩展漏极与衬底之间，以减小漏极-本体(body)结电容并提高晶体管性能。
在实施例中，晶体管包括设置在扩展漏极区上方的场板电极。在场板电极与扩展漏极区之间的是场板电介质，其设置成比到漏极电极更靠近栅极电极。对于在这个位置具有场板结构的高电压器件，可以减小栅极电极的漏极边缘处的峰值电场，并且驱使减轻由于热载流子效应而引起的电流降级(degradation)。图1A是根据一个这种实施例的具有扩展漏极的平面晶体管101的等距视图。图1B是根据另一实施例的具有扩展漏极的非平面晶体管102的等距视图。虽然在图1A中例示了平面半导体本体118，但是本文所述的扩展漏极结构也可以利用非平面晶体管以基本上相同的方式来实施。例如，在图1B中所示的非平面晶体管102包括平面晶体管101的所有的扩展漏极和场板属性和/或特征，以说明这些特征可以如何适于非平面半导体本体118的几何结构。如在图1B中进一步示出的，多个非平面半导体本体118中的每个都穿过设置在衬底105上方的隔离电介质120。在非平面晶体管102中的非平面半导体本体118的联组有利于较大的驱动电流，其可以用于高电压应用中，但也可以采用单个非平面半导体本体118。
参考图1A和图1B两者，半导体本体118设置在衬底105上方。衬底105可以是适于形成单片式集成的电气、光学或微机电(MEM)器件(通常在本文被称为IC)的任何衬底。示例性衬底包括半导体衬底、绝缘体上半导体(SOI)衬底、绝缘体衬底(例如，蓝宝石)等和/或其组合。在一个示例性实施例中，衬底105包括基本上单晶的半导体，例如但不限于硅。示例性半导体衬底组分还包括锗或第IV族合金系统，例如SiGe；第III-V族系统，例如GaAs、InP、InGaAs等；或第III-N族系统，例如GaN。半导体本体118可以具有与衬底105相同的基本上单晶的半导体(例如，硅)。
半导体本体118包括在第一端部处的源极区107，其与源极接触部金属114直接物理接触。对于非平面实施例，源极接触部金属114可以环绕在非平面半导体本体周围(例如，在纳米线实施例中完全围绕轴向长度)。半导体本体118还包括在第二端部处的漏极区108，其与漏极接触部金属115物理接触。对于非平面实施例，漏极接触部金属115可以环绕在非平面半导体本体周围(例如，在纳米线实施例中完全围绕轴向长度)。取决于晶体管的导电类型，源极区107和漏极区108可以被掺杂为n型(例如，NMOS)或p型(例如，PMOS)。在实施例中，源极接触部金属114和漏极接触部金属115具有基本上相同的组分，例如但不限于铜(Cu)、钴(Co)、钨(W)、钛(Ti)、铝(Al)、铂(Pt)、镍(Ni)、其合金及其硅化物、碳化物和锗化物。在所示的示例性实施例中，源极接触部114、漏极接触部115的顶部表面彼此基本成一平面(例如，至相同z高度的10％)。
半导体本体118还包括设置在源极区107与扩展漏极区109之间的沟道区106。沟道区107是可以基本上未掺杂(例如，未被有意地掺杂)的半导体或者可以被轻掺杂为与源极/漏极区互补的类型(例如，NMOS FET的p型沟道区、PMOS FET的n型沟道区)的半导体。扩展漏极区109是被掺杂为与源极区107和漏极区108相同的导电类型(例如，对于NMOS是n型)的半导体区域。扩展漏极区109在本文被称为“轻掺杂的”，因为它比漏极区108更轻地被掺杂。在一个示例性NMOS实施例中，扩展漏极区109被n型掺杂至1016cm-3-1020cm-3。扩展漏极109因此增加沟道区与漏极区之间的间隔，沿着其横向长度(例如，x维度)使得由于栅极电极150的电压电势Vg与漏极区108的电压电势Vd之间的电压差而产生的电场下降。在扩展漏极109内的电场的形状可以根据场板电极135的电压电势Vfp通过穿过场板电介质130的场效应来进行调制。如所示的，可以在扩展漏极晶体管101的操作期间将Vg、Vs、Vd和Vfp中的每个配置用于独立偏置。在本文其它地方描述的其它实施例中，可以对晶体管结构进行修改，以将场板电极135直接连接到器件的另一端子(例如，栅极电极150)，以使得场板电极135不必增加器件的互连端子计数。
场板电极135设置在扩展漏极区109的至少部分上方，并且通过场板电介质130与下层半导体电隔离。场板电极135还通过至少电介质间隔体121与栅极电极150电隔离，并且取决于所采用的制造技术，还可以通过栅极电介质140来隔离，如图1A所示。电介质间隔体121可以是任何公知的电介质材料，例如但不限于氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)或低k材料(例如，碳掺杂的二氧化硅(SiOC)、多孔电介质等)。在先进的CMOS技术中，电介质间隔体121具有标称厚度，例如20nm或更小。类似地，栅极电介质140可以是任何公知的电介质材料，例如但不限于氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)或任何高k材料(例如，HfO2、金属硅酸盐等)。在先进的CMOS技术中，栅极电介质140取决于其体相对电容率而具有标称厚度，以实现期望的等效氧化物厚度(EOT)，例如10nm或更小(例如，5nm)。
在实施例中，场板电介质130具有与栅极电介质140不同的EOT，该栅极电介质140设置在沟道区106与栅极电极150之间。可以改变EOT以调谐邻近栅极电极150的漏极边缘在扩展漏极区109内的电场形状。为了实现EOT差异，材料组分和膜厚度中的任一项或两者可以独立于栅极电介质140的材料组分和膜厚度而改变。在实施例中，场板电介质130具有与栅极电介质140的厚度(如在栅极电极150和沟道区106的最近表面之间测量的)不同的厚度(如在场板电极135和扩展漏极109的最近表面之间测量的)。在某些实施例中，场板电介质130具有比栅极电介质140的厚度明显更大的厚度。在有利的实施例中，场板电介质130具有比栅极电介质140的EOT厚3-10倍的EOT。在场板电介质130具有8或更小的体介电常数的特定示例中，场板电介质130具有范围从15到50nm的物理厚度。
在示例性实施例中，场板电介质130具有不同于栅极电介质140的组分。在有利的实施例中，场板电介质由具有比栅极电介质140的介电常数低的介电常数的材料制成。较低的相对电容率可以在任何给定电压Vfp下减小场板电极135的场效应。在有利的实施例中，场板电介质130由具有小于3.5、且更有利地小于3.0的介电常数的材料制成。示例性低k材料包括但不限于碳掺杂的二氧化硅(SiOC)和多孔电介质。在例如Vfp关联到(tie to)栅极电极电压Vg的某些实施例中，场板电介质130相对于栅极电介质140具有减小的相对电容率(即，低k)和增加的电介质厚度两者。
场板电极135可以由具有适当导电率的任何材料制成。在有利的实施例中，场板电极135由与栅极电极150不同的组分制成。不同的组分可以实现具有与栅极电极150的功函数不同的功函数的材料的选择。除了场板电介质130的组分和厚度的控制以外，场板电极功函数的调制也可以是以扩展漏极109内的特定电场形状为目标的另一手段。场板电极135的示例性材料包括被掺杂为期望导电类型的多晶半导体(例如，多晶硅)和/或一种或多种金属(即，合金)。在一个有利的实施例中，场板电极135具有与源极接触部金属114和漏极接触部金属115中的至少一个相同的组分。在某个这种实施例中，场板电极具有与源极漏极接触部金属114和漏极接触部金属115两者相同的组分。场板电极135可以因此包括任何公知组分的金属，以向源极区107和漏极区108提供欧姆接触，并且更具体而言可以包括上面针对接触部金属114、115所述的金属中的任何金属。在其它实施例中，场板电极135的顶部表面与源极接触部114的顶部表面基本上成一平面，并且与漏极接触部115的顶部表面基本上成一平面。
如在图1A中进一步例示的，栅极电极150设置在沟道区106上方，并可以与扩展漏极109的部分进一步重叠。栅极电极150可以由向晶体管101的导电类型提供适当的功函数的任何材料制成。例如，通过包括期望的功函数金属或通过掺杂由半导体(例如，多晶硅)构成的栅极电极，栅极电极组分可以改变以适应各种功函数目标。覆盖电介质155设置在栅极电极150上方，栅极电极150可以提供在栅极电极150的顶部表面上方的电隔离，并且在示例性实施例中，使栅极叠置体与源极接触部金属114、漏极接触部金属115和场板电极135基本上平坦化。栅极覆盖电介质155可以由与栅极电介质140、间隔体电介质121或场板电介质130中的一个或多个不同的组分制成，允许在材料之间选择性地进行任何期望蚀刻。在示例性实施例中，栅极覆盖电介质155包括以下各项中的一个或多个：SiO、SiON、SiN、SiCN、SiC、低k电介质(例如，碳掺杂的氧化物)等。
如在图1A中进一步例示的，场板电介质130和场板电极135通过标称厚度的间隔体121与栅极电极150横向间隔开(例如，在x维度上)，并且潜在地通过栅极电介质140进一步间隔开，其中的每一项在示例性实施例中均小于10nm。场板电介质130和场板电极135通过至少两个标称厚度的间隔体121与漏极接触部115横向间隔开，第一间隔体121设置在场板135的漏极侧上，而另一间隔体121设置在漏极接触部金属115的栅极侧上。此外，场板电介质130和场板电极135通过非零横向间隔141与漏极接触部115横向间隔开。虽然扩展漏极109沿着横向间隔141延伸，但是场板电介质130或场板电极135中至少一个从这个区域缺失。因此，场板电介质130或场板电极135中的至少一个设置成比到漏极接触部金属115更靠近栅极电极150。
图1C是根据其它实施例的具有扩展漏极的非平面扩展漏极晶体管103的等距视图。如所示的，虚设栅极电极151占据横向间隔141。在示例性实施例中，虚设栅极电极151具有与栅极电极150基本上相同的横向栅极长度Lg(例如，至10％内)。场板电极135和场板电介质130的漏极边缘因此与漏极接触部金属115间隔开至少一个栅极电极横向长度Lg。对于晶体管103，源极接触部金属114和场板电极135处于接触部金属间距Pc，接触部金属间距Pc在一个示例中可以是低电压逻辑晶体管源极/漏极接触部的标称设计规则间距。由于接触部尺寸和接触部间距随着技术而缩放，这些值可以被预期随着时间而改变，但Pc的示例性范围是30-300nm。对于扩展漏极晶体管103，源极接触部114和漏极接触部115处于大约两倍的间距Pc。换言之，对于扩展漏极晶体管103，源极接触部金属114与漏极接触部金属115间隔开栅极电极的横向长度Lg的至少两倍。由于栅极尺寸随着技术而缩放，这个值可以被预期随着时间而改变，但Lg的示例性范围是10-180nm。更具体而言，源极接触部金属114与漏极接触部金属115间隔开以下距离：两倍的Lg加上由场板叠置体(场板电介质130和场板电极135)和任何居间电介质(例如，电介质间隔体121)占据的扩展漏极109的横向长度Lc。在这个示例性实施例中，漏极接触部金属115也具有大约Lc的横向长度。源极接触部金属114也可以在横向长度Lc上方接合至源极区107。
虚设栅极电极151设置在扩展漏极区109上方并且在栅极电极150与漏极接触部115之间。场板电极135因此设置在栅极电极150与虚设栅极电极151之间。在示例性实施例中，虚设栅极电极151由与栅极电极150相同的组分制成，并通过虚设栅极电介质142与半导体本体118分隔。虚设栅极电极151可操作用于选通，如果其设置在沟道区上方并被恰当地偏置。然而，位于扩展漏极区109上方，虚设栅极偏置电压Vdg可以替代地操作为另一场板，以进一步调节扩展漏极109内的电场和外部电阻。在其它实施例中，虚设栅极电介质142可以通过电介质厚度和/或组分与栅极电介质140区分开，以成为有效场板电介质。对于图1C中所示的结构，虚设栅极电极151与栅极电极150电隔离，虽然它可以互连到在晶体管103外部的电路节点，该电路节点还耦合到栅极电极150(或晶体管103的任何端子)。虚设栅极电极151还被覆盖有栅极覆盖电介质155，以具有与场板电极135、源极接触部金属114和漏极接触部金属115基本上成一平面的顶部表面。
在实施例中，场板电极电耦合到栅极电极、虚设栅极电极或源极接触部金属中的至少一个。对于源极连接的场板实施例，虚设栅极电极也可以关联到源极接触部电势Vs或左浮置。这种耦合可以通过晶体管端子外部的互连(即，上部层级金属化)。在某些实施例中，场板电极在晶体管级处直接连接到栅极电极或虚设栅极电极中的任一个或两者。在这种实施例中，虚设栅极电极还可以通过晶体管端子外部的互连来耦合，例如以便以源极电势Vs被偏置，而场板电势Vfp通过直接连接而关联到栅极电极电势Vg。替代地，在仅在场板与虚设栅极电极之间存在直接连接的情况下，场板电势Vfp关联到虚设栅极电极电势Vdg，虚设栅极电极电势Vdg可以通过外部连接被控制至例如Vs。
图1C例示了一个示例性实施例，其中场板电极135直接连接到栅极电极150。在这个配置中，场板电压Vfp与栅极电压Vg基本上相同，并且一个外部端子可以用于控制两个电极。然而，如上面提及的，由于组分和结构差异，电极135和150可以在半导体本体108的其相应区域上施加不同的场效应。例如，可以预先确定场板电介质130的相对电容率和厚度，以便当以特定的栅极电压Vg被偏置时在扩展漏极109的栅极电极边缘附近的场上提供期望的效应。可以通过电介质间隔体121、栅极电介质140或栅极覆盖电介质155中的一个或多个的凹陷和/或选择性图案化来实现在场板电极135与栅极电极150之间的直接接触。在示例性实施例中，电介质间隔体121和电介质140均相对于栅极电极150的顶部表面被凹陷，暴露出栅极电极150的侧壁。栅极覆盖电介质155也被图案化，以具有比栅极电极150的横向尺寸小的横向尺寸(即，小于Lg)，以使得场板电极135至少部分地着陆在栅极电极150上。
图2A、图2B和图2C是根据其它实施例的具有扩展漏极结构的晶体管的横截面视图。这些横截面视图对应于图1A-1C中的截面视图和可应用于平面晶体管实施例和非平面晶体管实施例两者的区域。参考图2A，扩展漏极晶体管201包括与栅极电极150和虚设栅极电极151两者直接接触的场板电极135。对于这种实施例，栅极偏置电压Vg、场板偏置电压Vfp和虚设栅极偏置电压Vdg都关联在一起，而没有晶体管201外部的任何互连。在这个配置中，可以例如预先确定场板电介质130的相对电容率和厚度，例如当以特定的栅极电压Vg被偏置时在扩展漏极109的栅极电极边缘内的电场上提供期望的效应。在这个配置中也可以调谐虚设栅极电介质，以进一步扩展在扩展漏极区中的电场上的场板效应。虚设栅极电极151到栅极电压Vg的偏置将引起渐变的电场轮廓，这将潜在地增大晶体管的击穿电压，同时维持高性能。这也将减小由于高电场区域中的热载流子引起的时间相关的降级效应，从而提高高电压器件的寿命。
参考图2B，扩展漏极晶体管202包括设置在场板电极135与漏极接触部115之间的横向间隔141中的层间电介质(ILD)。在示例性实施例中，场板电介质130填充横向间隔141，其中场板电介质130的部分凹陷以容纳从扩展漏极109起z高度处的场板电极135，该扩展漏极109提供预定的EOT。如进一步例示的，场板电极135与栅极电极150直接接触用于相关偏置。然而，在其它实施例中，场板电极135可以通过至少电介质间隔体121与栅极电极150电隔离，允许独立的场板偏置。
在实施例中，扩展漏极晶体管包括设置在较重地掺杂的扩展漏极区与互补掺杂的半导体之间的半导体本体中的轻掺杂深阱。这种阱可以适当地被掺杂，以减小穿过较宽耗尽宽度的漏极-本体电容。漏极-本体电容否则可以相当大，给定扩展漏极的相对较大的横向长度(即，较大的结面积)和否则可以受另一参数(例如，外部电阻)约束的扩展漏极的中等掺杂水平。减小的漏极-本体电容可以提高高电压晶体管瞬变(例如，切换速度)。显著地，深阱实施例不依赖于场板的进一步集成，并且深阱结构可以减小任何扩展漏极晶体管的漏极-本体电容。
图2C例示了包括设置在扩展漏极区109(例如，n型)与半导体本体118的周围材料之间的深掺杂阱110的扩展漏极晶体管203，深掺杂阱110可以被掺杂至例如沟道区106的类型(例如，p型)。对于半导体本体118是从半导体衬底105延伸的非平面结构的实施例，深掺杂阱110可以设置在非平面本体118和衬底105的界面处，以使得深掺杂阱不在分隔相邻鳍部的隔离电介质下方延伸。在一个实施例中，深掺杂阱110被掺杂至与扩展漏极区109相同的有效导电类型，但被掺杂至比扩展漏极区109更低的有效杂质浓度。例如，深掺杂阱110可以被掺杂至比扩展漏极区109的杂质浓度低至少一个数量级的杂质浓度。在扩展漏极区109被n型掺杂至至少1018cm-3的一个这种实施例中，深掺杂阱110被n型掺杂至低于1018cm-3。
在其它实施例中，深掺杂阱可以与设置在扩展漏极区上方的场板电极组合，和/或与通过场板电介质耦合到扩展漏极区的场板电极组合，该场板电介质具有比栅极电介质更大的EOT。如例如在图2C中进一步例示的，设置成比漏极接触部115更靠近栅极电极150的场板电极130通过场板电介质130与扩展漏极区109分隔开，该场板电介质130具有比栅极电介质140更大的EOT。
可以利用各种技术来制造场板结构以及包含场板结构的扩展漏极晶体管。图3是例示了根据一个示例性实施例的用于形成扩展漏极晶体管的方法301的流程图。除非另外特别指出，在方法301中呈现的顺序并不重要，因为本领域技术人员可以修改操作排序。例如，可以实践方法301来制造在图1A中例示的晶体管101或者在图1B-1C和图2A-2C中例示的晶体管102、102、201、202或203。参考图4A-4H更详细地描述了在方法301的上下文中描述的某些操作，图4A-4H是根据有利实施例的随着方法301中的选定操作被执行而逐步形成的扩展漏极FET的横截面视图。在图1A、图1B、图1C、图2A、图2B和图2C中引入的附图标记被保留用于在图4A-4H中所示的相对应结构。
方法301在操作310处以在半导体本体内形成经掺杂的扩展漏极区或阱开始。经掺杂的深阱也可以在操作310处形成。输入到操作310的是在被设置在衬底上方的隔离电介质内的半导体本体。该本体可以是被蚀刻到衬底中的非平面“鳍部”或衬底的平面表面。半导体本体和衬底可以是例如基本上单晶的硅或适合于晶体管的形成的任何其它半导体材料系统，例如上面所述的半导体材料系统中的任何半导体材料系统。设置在半导体本体周围的隔离电介质可以沉积在半导体本体上方，并且与半导体本体的顶部表面被平坦化，并且然后使用常规技术使其凹陷以暴露出期望的鳍部z高度。
可以利用公知的任何掺杂工艺来提供期望的阱掺杂轮廓。例如，可以在操作310处执行一个或多个离子注入工艺。在图4A中所示的示例中，具有适用于沟道区106的第一杂质类型的半导体本体118(平面或非平面的)被掩蔽并被注入有互补类型的掺杂剂物质，以形成经掺杂的深阱110和扩展漏极区109。扩展漏极区109可以例如接收中等掺杂剂浓度，其为衰退源极/漏极扩散的掺杂剂浓度的数量级或正好该掺杂剂浓度，而深阱110可以具有与扩展漏极区109的杂质浓度相比较低数量级的杂质浓度。
返回到图3，在操作315处执行以牺牲栅极形成开始的栅极替代工艺。可以利用任何公知的技术来制造牺牲栅极或栅极叠置体。在一个实施例中，牺牲材料(例如，但不限于，多晶硅)沉积在衬底上方并被图案化以形成与半导体本体的扩展漏极区对齐的多个牺牲栅极特征。可以利用任何适当的沉积技术，例如但不限于化学气相沉积(CVD)或原子层沉积(ALD)。在一个示例性实施例中，多晶硅通过CVD来沉积。可以利用任何适当的各向异性蚀刻来图案化牺牲材料。在操作320处，源极区和漏极区然后例如通过离子注入或半导体蚀刻和再生长在半导体本体中形成，与界定沟道区的第一牺牲栅极特征以及界定横向间隔的第二牺牲栅极特征对齐，该横向间隔位于漏极区与随后制造的场板之间。在图4B中所示的示例中，牺牲栅极结构450界定源极107与扩展漏极109之间的分隔，并且牺牲栅极结构451界定漏极区108与开口435之间的横向间隔，该开口435位于牺牲栅极结构450和451之间。
返回到图3，方法301在操作325处以电介质间隔体的形成而继续。可以使用任何适当的技术(例如，但不限于，化学气相沉积(CVD)或原子层沉积(ALD))来沉积任何适当的电介质材料，例如但不限于SiO、SiON、SiN、SiOC等。沉积有利地是共形的。各向异性蚀刻然后可以清除电介质材料，而只留下与地形台阶自对齐的间隔体结构。在图4C中所示的示例性实施例中，电介质间隔体121与牺牲栅极结构450、451的边缘自对齐。
返回到图3，方法301在操作330处以电介质材料在牺牲栅极结构450、451周围的沉积而继续。在有利的实施例中，电介质的组分具有对场板电介质有利的相对电容率。在一个示例中，在操作330处的电介质沉积具有比二氧化硅(例如，但不限于，SiOC)低的相对电容率(即，低k)。可以在操作330处采用任何沉积工艺，例如但不限于CVD和旋涂工艺。对于非平坦化的沉积工艺，所沉积的电介质可以例如通过化学机械抛光(CMP)来平坦化，以暴露出牺牲栅极特征的顶部表面。在图4D所示的示例性实施例中，电介质430沉积在牺牲栅极结构450、451周围，并与牺牲栅极结构450、451被平坦化。
返回到图3，方法301在操作335处以利用栅极叠置体来替代牺牲栅极结构而继续，该栅极叠置体包括在沟道区上方的栅极电介质和设置在栅极电介质上方的栅极电极。可以利用任何常规蚀刻工艺来对周围电介质选择性地去除牺牲栅极结构并暴露出沟道区，该常规蚀刻工艺例如是，但不限于，湿法化学蚀刻或干法等离子体蚀刻。在沟道区上方例如利用沉积工艺(例如，但不限于，ALD)来沉积栅极电介质。在栅极电介质上方可以通过任何公知的技术(例如，但不限于，物理气相沉积(PVD)、CVD或ALD)来沉积一种或多种栅极电极材料，取决于所沉积的材料。如果沉积工艺不是自平坦化的，则平坦化工艺(例如，CMP)可以被执行以暴露出电介质的顶部表面。在图4E所示的示例性实施例中，栅极电极150和虚设栅极电极151沉积在栅极电介质140(和虚设栅极电介质，如果不同于栅极电介质)上方，与电介质430平坦化并且然后例如利用回蚀刻工艺使其凹陷。栅极覆盖电介质155例如通过CVD被沉积并被平坦化。
返回到图3，方法301在操作340处继续，其中场板图案化被执行且ILD被回蚀刻到期望的厚度。可以支持任何常规光刻和蚀刻工艺来使电介质材料在栅极电极与虚设栅极电极之间的间隔内凹陷以达到剩余电介质的期望EOT。在其它实施例中，在操作340处的蚀刻也暴露出一个或多个栅极电极表面或虚设栅极电极表面。在图4F所示的示例性实施例中，在未受牺牲掩模432保护的区域内，电介质430被回蚀刻以形成栅极电介质130。栅极150和虚设栅极151两者的表面也都被暴露出。可以做出对掩模432的调节以仅暴露出一个表面(例如，栅极电极150的表面)，如果需要。替代地，可以利用在电介质430与电介质间隔体121和栅极电介质140及栅极覆盖电介质155中的至少一个之间具有足够的选择性的蚀刻来避免暴露出栅极电极150或虚设栅极电极151中的任一个，如果需要。
返回到图3，方法301在操作345处继续，其中源极和漏极开口被图案化。可以在操作345处利用任何公知的接触部印刷和/或蚀刻工艺来在准备接触部金属化中暴露出源极和漏极半导体区域。在图4G所示的示例性实施例中，牺牲掩模435(例如，光敏掩模或硬掩模)保护电介质材料430(和场板电介质130)的区域。电介质材料430被蚀刻穿以暴露出源极区107和漏极区108。
返回到图3，方法301在操作350处继续，其中接触部金属和场板金属被沉积。在操作350处可以利用公知适合于期望的接触部金属的任何沉积工艺。在图4G中所示的示例性实施例中，沉积与源极金属114、漏极金属115和场板电极135相同的金属、相同的金属叠置体或相同的金属混合物。可以执行平坦化工艺以暴露出栅极覆盖电介质155。
完成图3的描述，方法301在操作355处以例如通过后端处理的执行来完成IC而结束，该后端处理将目前为止形成的扩展漏极晶体管与其它电路元件(例如，逻辑晶体管、电阻器等)的端子互连。
显著地，扩展漏极晶体管架构和技术适用于形成高电压(HV)CMOS电路，其支持符合上述实施例中的一个或多个实施例的多个扩展漏极晶体管。例如，具有p型沟道区、n掺杂的扩展漏极和n+掺杂的源极和漏极区的第一NMOS扩展漏极FET可以集成到具有PMOS扩展漏极FET的电路中，该PMOS扩展漏极FET具有n型沟道区、p掺杂的扩展漏极和p+掺杂的源极和漏极区。这些FET中的一个或多个还可以包括较轻地掺杂的深阱(例如，NMOS中的n-深阱或PMOS中的p-深阱)。
图5例示了系统1000，其中移动计算平台1005和/或数据服务器机器1006采用根据本发明的一个或多个实施例的包括一个或多个扩展漏极晶体管的IC结构。服务器机器1006可以是任何商业服务器，例如包括设置在机架内并联网在一起用于电子数据处理的任何数量的高性能计算平台，其在示例性实施例中包括封装的单片式IC 1050。移动计算平台1005可以是被配置用于电子数据显示、电子数据处理、无线电子数据传输等中的每个的任何便携式设备。例如，移动计算平台1005可以是平板计算机、智能电话、膝上型计算机等中的任一个，并且可以包括显示屏(例如，电容式、电感式、电阻式或光学触摸屏)、芯片级或封装级集成系统1010和电池1015。
无论是设置在展开视图1020中例示的集成系统1010内还是作为服务器机器1006内的独立封装芯片，封装的单片式IC 1050包括存储器芯片(例如，RAM)或处理器芯片(例如，微处理器、多核微处理器、图形处理器等)，其采用例如如本文其它地方描述的扩展漏极晶体管。单片式IC 1050还可以耦合到板、衬底，或者与以下各项中的一个或多个一起集成到片上系统(SoC)1060中：功率管理集成电路(PMIC)1030、包括宽带RF(无线)发送器和/或接收器(TX/RX)的RF(无线)集成电路(RFIC)1025(例如，包括数字基带，模拟前端模块还包括发送路径上的功率放大器和接收路径上的低噪声放大器)、及其控制器1035。
在功能上，PMIC 1030可以执行电池功率调节、DC-DC转换等等，并且因此具有耦合到电池1015的输入以及耦合到其它功能模块的提供电流供给的输出。如进一步说明的，在示例性实施例中，RFIC 1025具有耦合到天线(未示出)以实施多种无线标准或协议中的任何无线标准或协议的输出，该无线标准或协议包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物以及被指定为3G、4G、5G和更高的任何其它无线协议。在替代实施方式中，这些板级模块中的每一个都可以集成到与单片式IC 1050的封装衬底耦合的单独的IC上，或者集成到与单片式IC 1050的封装衬底耦合的单个IC内。
图6是根据本公开内容的至少一些实施方式布置的计算设备1100的功能框图。计算设备1100例如可以位于平台1005或服务器机器1006内部。设备1100还包括母板1102，其承载多个部件，例如但不限于处理器1104(例如，应用处理器)，其还可以包含根据本发明的一个或多个实施例的扩展漏极FET。处理器1104可以物理耦合和/或电耦合至母板1102。在一些示例中，处理器1104包括被封装在处理器1104内的集成电路管芯。通常，术语“处理器”或“微处理器”可以指代处理来自寄存器和/或存储器的电子数据以将该电子数据转换为还可以被存储在寄存器和/或存储器中的其它电子数据的任何设备或设备的部分。
在各个示例中，一个或多个通信芯片1106还可以物理耦合和/或电耦合至母板1102。在其它实施方式中，通信芯片1106可以是处理器1104的部分。取决于其应用，计算设备1100可以包括可以或可以不物理耦合和电耦合至母板1102的其它部件。这些其它部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存、图形处理器、数字信号存储器、密码处理器、芯片组、天线、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)设备、指南针、加速度计、陀螺仪、扬声器、相机、大容量储存设备(例如，硬盘驱动器、固态驱动器(SSD)、压缩盘(CD)、数字通用盘(DVD)等等)等等。
通信芯片1106可以实现用于往返于计算设备1100进行数据传送的无线通信。术语“无线”及其派生词可以用于描述可以通过使用穿过非固态介质的经调制电磁辐射来传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关联的设备不包含任何线，尽管在一些实施例中它们可能不包含。通信芯片1106可以实施多种无线标准或协议中的任何无线标准或协议，包括但不限于本文中其它地方所描述的这些无线标准或协议。如所讨论的，计算设备1100可以包括多个通信芯片706。例如，第一通信芯片可以专用于较短距离的无线通信，例如Wi-Fi和蓝牙，而第二通信芯片可以专用于较长距离的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它。
尽管本文中所阐述的某些特征已经参考各个实施方式进行了描述，但是此描述并非旨在以限制意义被解释。因此，本公开内容所涉及的对于本领域技术人员而言显而易见的对本文所描述的实施方式以及其它实施方式的各种修改被视为落在本公开内容的精神和范围内。
将认识到的是，本发明不限于如此描述的实施例，而是可以在修改和更改的情况下得以实践，而不脱离所附权利要求的范围。以上实施例可以包括特征的特定组合。例如：
在一个或多个第一实施例中，一种扩展漏极场效应晶体管(FET)，包括栅极电极，所述栅极电极设置在半导体本体的沟道区上方，其中，栅极电介质设置在所述栅极电极与所述沟道区之间。所述扩展漏极FET包括源极接触部金属，所述源极接触部金属与所述半导体本体的源极区耦合，所述源极区设置在所述沟道区的第一侧上。所述扩展漏极FET包括漏极接触部金属，所述漏极接触部金属与所述半导体本体的漏极区耦合，所述漏极区设置在所述沟道区的第二侧上。所述扩展漏极FET包括场板电极，所述场板电极设置在所述半导体本体中的扩展漏极区上方，所述扩展漏极区位于所述沟道区与所述漏极区之间。所述扩展漏极FET包括场板电介质，所述场板电介质设置在所述场板电极与所述扩展漏极区之间，并且被设置成比到所述漏极接触部金属更靠近所述栅极电极。
在第一实施例的深入中，所述源极接触部金属与所述漏极接触部金属被间隔开至少两倍的所述栅极电极的横向长度。所述场板电介质具有比所述栅极电介质大的等效氧化物厚度(EOT)。所述场板电介质与所述漏极接触部金属被间隔开至少一个栅极电极横向长度。
在紧接的上述实施例的深入中，所述扩展漏极FET还包括虚设栅极电极，所述虚设栅极电极与所述栅极电极电隔离并且具有与所述栅极电极基本上相同的横向长度，所述虚设栅极电极设置在所述扩展漏极区上方，并且所述虚设栅极电极设置在所述栅极电极与所述漏极接触部之间。所述场板电极设置在所述栅极电极与所述虚设栅极电极之间。所述场板电极电耦合到所述栅极电极、所述虚设栅极电极或所述源极接触部金属至少其中之一。
在紧接的上述实施例的深入中，所述场板电极与所述栅极电极物理接触。所述场板电极与所述栅极电极和所述虚设栅极电极物理接触。
在上述实施例的深入中，所述场板电极的顶部表面与所述源极接触部和所述漏极接触部两者的顶部表面基本上成一平面。
在紧接的上述实施例的深入中，所述场板电极具有与所述源极接触部和所述漏极接触部两者相同的组分。
在紧接的上述实施例的深入中，所述源极接触部金属和所述漏极接触部金属具有基本上相同的横向接触部长度并且限定了接触部金属间距；并且所述场板电介质的横向长度基本上等于所述接触部长度，并且所述场板电介质设置在所述接触部间距的一半处。
在第一实施例的深入中，所述扩展漏极FET还包括所述半导体本体中的经掺杂的深阱，所述经掺杂的深阱设置在所述扩展漏极区与互补掺杂的半导体之间，其中，所述深阱被掺杂以减小漏极-本体电容。
在紧接的上述实施例的深入中，所述深阱被掺杂为与所述扩展漏极区相同的有效导电类型，但是被掺杂至比所述扩展漏极区低的有效杂质浓度。
在上述实施例的深入中，所述半导体本体是从半导体衬底延伸的非平面结构，并且其中，所述深阱设置在所述非平面结构和所述衬底的界面处。
在一个或多个第二实施例中，一种扩展漏极场效应晶体管(FET)，包括栅极电极，所述栅极电极设置在半导体本体的沟道区上方，其中，栅极电介质设置在所述栅极电极与所述沟道区之间。所述扩展漏极FET还包括源极接触部金属，所述源极接触部金属与所述半导体本体的源极区耦合，所述源极区设置在所述沟道区的第一侧上。所述扩展漏极FET还包括漏极接触部金属，所述漏极接触部金属与所述半导体本体的漏极区耦合，所述漏极区设置在所述沟道区的第二侧上。所述扩展漏极FET还包括场板电极，所述场板电极设置在所述半导体本体中的经掺杂的扩展漏极区上方，所述经掺杂的扩展漏极区位于所述沟道区与所述漏极区之间。所述扩展漏极FET还包括场板电介质，所述场板电介质设置在所述场板电极与所述扩展漏极区之间。所述扩展漏极FET还包括所述半导体本体中的经掺杂的深阱，所述经掺杂的深阱设置在所述扩展漏极区与互补掺杂的半导体之间，其中，所述深阱被掺杂以减小漏极-本体电容。
在第二实施例的深入中，所述深阱被掺杂为与所述扩展漏极区相同的有效导电类型，但是被掺杂至比所述扩展漏极区低的有效杂质浓度。
在第二实施例的深入中，所述场板电介质具有比所述栅极电介质大的等效氧化物厚度(EOT)。在第二实施例的深入中，所述场板电介质与所述栅极漏极接触部金属被横向间隔开比距所述栅极电极大的距离。
在一个或多个第三实施例中，一种制造扩展漏极场效应晶体管(FET)的方法，所述方法包括在半导体本体内形成经掺杂的扩展漏极区，所述半导体本体设置在衬底上方。所述方法还包括在所述半导体本体内形成源极区和漏极区，所述源极区和所述漏极区被所述扩展漏极区的至少部分和沟道区分隔开。所述方法还包括形成栅极电介质，所述栅极电介质设置在所述扩展漏极区的部分和所述沟道区上方。所述方法还包括形成栅极电极，所述栅极电极设置在所述栅极电介质上方。所述方法还包括在所述扩展漏极区上方并且在所述沟道区与所述漏极区之间形成场板电介质，所述场板电介质比到所述漏极区更靠近所述栅极电极。所述方法还包括在所述场板电介质上方形成场板电极。所述方法还包括在所述源极区和所述漏极区上方形成金属接触部。
在第三实施例的深入中，比到所述漏极区更靠近所述栅极电极来制造所述扩展漏极FET的方法还包括：在所述扩展漏极区的部分上方形成虚设栅极电介质；在所述虚设栅极电介质上方形成虚设栅极电极；以及在所述栅极电极与所述虚设栅极电极之间的间隔中沉积低k电介质材料。形成所述场板电极还包括在所述低k电介质上方沉积金属。
在紧接的上述实施例的深入中，沉积所述低k电介质材料还包括在所述源极区和所述漏极区上方沉积所述低k电介质。形成所述场板电介质还包括：使得所述栅极电极与所述虚设栅极电极之间的所述低k电介质材料凹陷至比所述栅极电介质的等效氧化物厚度(EOT)大的等效氧化物厚度。在所述源极区和所述漏极区上方形成金属接触部还包括：相对于设置在所述栅极电极与所述虚设栅极电极之间的低k电介质材料有选择性地去除所述源极区和所述漏极区上方的低k电介质材料；以及在所述源极区和所述漏极区上方沉积接触部金属。形成所述场板电极还包括：在所述栅极电极与所述虚设栅极电极之间的低k电介质材料上方沉积所述接触部金属。
在第三实施例的深入中，所述方法还包括使所述栅极电极与所述虚设栅极电极之间的低k电介质材料凹陷，以暴露出所述栅极电极和虚设栅极电极至少其中之一的部分，并且在所述低k电介质上方沉积所述金属还包括沉积与所述栅极电极和虚设栅极电极至少其中之一的暴露出的部分接触的所述金属。
在上述实施例的深入中，通过将杂质物质注入到比所述扩展漏极区深的深度来在所述扩展漏极区下方形成经掺杂的深阱，所述扩展漏极区位于被设置在衬底上方的半导体本体内。
在紧接的上述实施例的深入中，注入所述杂质物质还包括：沉积与所述扩展漏极区中的物质相同的物质，但是沉积至较低的有效杂质浓度。
在第三实施例的深入中，所述方法还包括将所述半导体本体形成至所述衬底的非平面延伸部中。形成所述栅极电极和所述虚设栅极电极还包括：利用所述栅极电介质、所述栅极电介质上方的所述栅极电极以及所述栅极电介质上方的第一电介质覆盖件来替代第一牺牲栅极结构。形成所述栅极电极和所述虚设栅极电极还包括：利用所述虚设栅极电介质、所述虚设栅极电介质上方的所述虚设栅极电极以及所述虚设栅极电介质上方的第二电介质覆盖件来替代第二牺牲栅极结构。形成所述场板电介质还包括：使得所述栅极电极与所述虚设栅极电极之间的低k电介质凹陷至低于所述第一电介质覆盖件和所述第二电介质覆盖件的水平。形成所述场板电极还包括对所述栅极电极与所述虚设栅极电极之间的凹陷部进行回填。
在一个或多个第四实施例中，一种片上系统(SOC)，包括：处理器逻辑电路；存储器电路，所述存储器电路耦合到所述处理器逻辑电路；RF电路，所述RF电路耦合到所述处理器逻辑电路，并且包括无线电发射电路和无线电接收器电路；以及功率管理电路，所述功率管理电路包括用于接收DC电源的输入端以及输出端，所述输出端耦合到所述处理器逻辑电路、所述存储器电路或所述RF电路至少其中之一。所述RF电路或所述功率管理电路至少其中之一包括扩展漏极效应晶体管(FET)，还包括栅极电极，所述栅极电极设置在半导体本体的沟道区上方，其中，栅极电介质设置在所述栅极电极与所述沟道区之间。所述扩展漏极FET还包括源极接触部金属，所述源极接触部金属与所述半导体本体的源极区耦合，所述源极区设置在所述沟道区的第一侧上。所述扩展漏极FET还包括漏极接触部金属，所述漏极接触部金属与所述半导体本体的漏极区耦合，所述漏极区设置在所述沟道区的第二侧上。所述扩展漏极FET还包括场板电极，所述场板电极设置在所述半导体本体中的经掺杂的扩展漏极区上方，所述经掺杂的扩展漏极区位于所述沟道区与所述漏极区之间。所述扩展漏极FET还包括场板电介质，所述场板电介质设置在所述场板电极与所述扩展漏极区之间，并且被设置成比到所述漏极接触部金属更靠近所述栅极电极。
在第四实施例的深入中，所述扩展漏极FET还包括所述半导体本体中的经掺杂的深阱，所述经掺杂的深阱设置在所述扩展漏极区与互补掺杂的半导体之间，其中，所述深阱被掺杂至比所述扩展漏极区低的杂质浓度。
在第四实施例的深入中，所述SoC包括上述第一实施例中的任一实施例中的扩展漏极FET。
然而，上述实施例不限于这个方面，在各个实施方式中，上述实施例可包括仅这些特征的子集、不同顺序的这些特征、这些特征的不同组合和/或除明确列出的这些特征之外的附加特征。因此，实施例的范围应当参考所附权利要求书以及所附权利要求书的等同形式的整个范围来进行确定。

Claims (20)

1.一种扩展漏极场效应晶体管(FET)，包括：
栅极电极，所述栅极电极设置在半导体本体的沟道区上方，其中，栅极电介质设置在所述栅极电极与所述沟道区之间；
源极接触部金属，所述源极接触部金属与所述半导体本体的源极区耦合，所述源极区设置在所述沟道区的第一侧上；
漏极接触部金属，所述漏极接触部金属与所述半导体本体的漏极区耦合，所述漏极区设置在所述沟道区的第二侧上；
场板电极，所述场板电极设置在所述半导体本体中的扩展漏极区上方，所述扩展漏极区位于所述沟道区与所述漏极区之间；
场板电介质，所述场板电介质设置在所述场板电极与所述扩展漏极区之间，并且被设置成比到所述漏极接触部金属更靠近所述栅极电极；以及
虚设栅极电极，所述虚设栅极电极与所述栅极电极电隔离并且具有与所述栅极电极基本上相同的横向长度，所述虚设栅极电极设置在所述扩展漏极区上方，并且所述虚设栅极电极设置在所述栅极电极与漏极接触部之间。
2.根据权利要求1所述的扩展漏极FET，其中：
所述源极接触部金属与所述漏极接触部金属被间隔开至少两倍的所述栅极电极的横向长度；
所述场板电介质具有比所述栅极电介质大的等效氧化物厚度(EOT)；并且
所述场板电介质与所述漏极接触部金属被间隔开至少一个栅极电极横向长度。
3.根据权利要求2所述的扩展漏极FET，其中：
所述场板电极设置在所述栅极电极与所述虚设栅极电极之间；并且
所述场板电极电耦合到所述栅极电极、所述虚设栅极电极或所述源极接触部金属至少其中之一。
4.根据权利要求3所述的扩展漏极FET，其中：
所述场板电极与所述栅极电极物理接触；或者
所述场板电极与所述栅极电极和所述虚设栅极电极物理接触。
5.根据权利要求3所述的扩展漏极FET，其中，所述场板电极的顶部表面与所述源极接触部和所述漏极接触部两者的顶部表面基本上成一平面。
6.根据权利要求5所述的扩展漏极FET，其中，所述场板电极具有与所述源极接触部和所述漏极接触部两者相同的组分。
7.根据权利要求3所述的扩展漏极FET，其中：
所述源极接触部金属和所述漏极接触部金属具有基本上相同的横向接触部长度并且限定了接触部金属间距；并且
所述场板电介质的横向长度基本上等于所述接触部长度，并且所述场板电介质设置在所述接触部间距的一半处。
8.根据权利要求1所述的扩展漏极FET，还包括：
所述半导体本体中的经掺杂的深阱，所述经掺杂的深阱设置在所述扩展漏极区与互补掺杂的半导体之间，其中，所述深阱被掺杂以减小漏极-本体电容。
9.根据权利要求8所述的扩展漏极FET，其中，所述深阱被掺杂为与所述扩展漏极区相同的有效导电类型，但是被掺杂至比所述扩展漏极区低的有效杂质浓度。
10.根据权利要求8所述的扩展漏极FET，其中，所述半导体本体是从半导体衬底延伸的非平面结构，并且其中，所述深阱设置在所述非平面结构和所述衬底的界面处。
11.一种制造扩展漏极场效应晶体管(FET)的方法，所述方法包括：
在半导体本体内形成经掺杂的扩展漏极区，所述半导体本体设置在衬底上方；
在所述半导体本体内形成源极区和漏极区，所述源极区和所述漏极区被所述扩展漏极区的至少部分和沟道区分隔开；
形成栅极电介质，所述栅极电介质设置在所述扩展漏极区的部分和所述沟道区上方；
形成栅极电极，所述栅极电极设置在所述栅极电介质上方；
在所述扩展漏极区上方并且在所述沟道区与所述漏极区之间形成场板电介质，所述场板电介质比到所述漏极区更靠近所述栅极电极，其中，在所述扩展漏极区上方形成所述场板电介质还包括：在所述扩展漏极区的部分上方形成虚设栅极电介质；在所述虚设栅极电介质上方形成虚设栅极电极；以及在所述栅极电极与所述虚设栅极电极之间的间隔中沉积低k电介质材料；
在所述场板电介质上方形成场板电极；以及
在所述源极区和所述漏极区上方形成金属接触部。
12.根据权利要求11所述的方法，其中：
形成所述场板电极还包括在所述低k电介质上方沉积金属。
13.根据权利要求12所述的方法，其中：
沉积所述低k电介质材料还包括在所述源极区和所述漏极区上方沉积所述低k电介质；
形成所述场板电介质还包括：使得所述栅极电极与所述虚设栅极电极之间的所述低k电介质材料凹陷至比所述栅极电介质的等效氧化物厚度(EOT)大的等效氧化物厚度；
在所述源极区和所述漏极区上方形成金属接触部还包括：
相对于设置在所述栅极电极与所述虚设栅极电极之间的低k电介质材料有选择性地去除所述源极区和所述漏极区上方的低k电介质材料；以及
在所述源极区和所述漏极区上方沉积接触部金属；并且
形成所述场板电极还包括：
在所述栅极电极与所述虚设栅极电极之间的低k电介质材料上方沉积所述接触部金属。
14.根据权利要求12所述的方法，其中：
所述方法还包括：使所述栅极电极与所述虚设栅极电极之间的低k电介质材料凹陷，以暴露出所述栅极电极和虚设栅极电极至少其中之一的部分；并且
在所述低k电介质上方沉积所述金属还包括沉积与所述栅极电极和虚设栅极电极至少其中之一的暴露出的部分接触的所述金属。
15.根据权利要求11所述的方法，还包括：
通过将杂质物质注入到比所述扩展漏极区深的深度来在所述扩展漏极区下方形成经掺杂的深阱，所述扩展漏极区位于被设置在衬底上方的半导体本体内。
16.根据权利要求15所述的方法，其中，注入所述杂质物质还包括：沉积与所述扩展漏极区中的物质相同的物质，但是沉积至比所述扩展漏极区的杂质浓度低的有效杂质浓度。
17.根据权利要求12所述的方法，还包括：
将所述半导体本体形成至所述衬底的非平面延伸部中；并且其中：
形成所述栅极电极和所述虚设栅极电极还包括：
利用所述栅极电介质、所述栅极电介质上方的所述栅极电极以及所述栅极电介质上方的第一电介质覆盖件来替代第一牺牲栅极结构；
利用所述虚设栅极电介质、所述虚设栅极电介质上方的所述虚设栅极电极以及所述虚设栅极电介质上方的第二电介质覆盖件来替代第二牺牲栅极结构；
形成所述场板电介质还包括：
使得所述栅极电极与所述虚设栅极电极之间的低k电介质凹陷至低于所述第一电介质覆盖件和所述第二电介质覆盖件的水平；
形成所述场板电极还包括对所述栅极电极与所述虚设栅极电极之间的凹陷部进行回填。
18.一种片上系统(SOC)，包括：
处理器逻辑电路；
存储器电路，所述存储器电路耦合到所述处理器逻辑电路；
RF电路，所述RF电路耦合到所述处理器逻辑电路，并且包括无线电发射电路和无线电接收器电路；以及
功率管理电路，所述功率管理电路包括用于接收DC电源的输入端以及输出端，所述输出端耦合到所述处理器逻辑电路、所述存储器电路或所述RF电路至少其中之一，其中，所述RF电路或所述功率管理电路至少其中之一包括权利要求1-10中任一项所述的扩展漏极FET。
19.根据权利要求18所述的SOC，其中，所述SOC还包括：
处理器逻辑电路；
存储器电路，所述存储器电路耦合到所述处理器逻辑电路；
RF电路，所述RF电路耦合到所述处理器逻辑电路，并且包括无线电发射电路和无线电接收器电路；以及
功率管理电路，所述功率管理电路包括用于接收DC电源的输入端以及输出端，所述输出端耦合到所述处理器逻辑电路、所述存储器电路或所述RF电路至少其中之一，其中，所述RF电路或所述功率管理电路至少其中之一包括扩展漏极效应晶体管(FET)，还包括：
栅极电极，所述栅极电极设置在半导体本体的沟道区上方，其中，栅极电介质设置在所述栅极电极与所述沟道区之间；
源极接触部金属，所述源极接触部金属与所述半导体本体的源极区耦合，所述源极区设置在所述沟道区的第一侧上；
漏极接触部金属，所述漏极接触部金属与所述半导体本体的漏极区耦合，所述漏极区设置在所述沟道区的第二侧上；
场板电极，所述场板电极设置在所述半导体本体中的经掺杂的扩展漏极区上方，所述经掺杂的扩展漏极区位于所述沟道区与所述漏极区之间；以及
场板电介质，所述场板电介质设置在所述场板电极与所述扩展漏极区之间，并且被设置成比到所述漏极接触部金属更靠近所述栅极电极。
20.根据权利要求19所述的SOC，其中，所述扩展漏极FET还包括所述半导体本体中的经掺杂的深阱，所述经掺杂的深阱设置在所述扩展漏极区与互补掺杂的半导体之间，其中，所述深阱被掺杂至比所述扩展漏极区低的杂质浓度。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9564372B2 (en) * 2015-06-16 2017-02-07 International Business Machines Corporation Dual liner silicide
US20170033187A1 (en) * 2015-07-31 2017-02-02 Ohio State Innovation Foundation Enhancement mode field effect transistor with doped buffer and drain field plate
US10510601B2 (en) 2017-09-28 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method for reducing metal plug corrosion and device
DE102017130223B4 (de) 2017-12-15 2020-06-04 Infineon Technologies Ag Halbleitervorrichtung mit elektrisch parallel geschalteten planaren Feldeffekttransistorzellen und zugehöriger DC-DC-Wandler
US11205708B2 (en) * 2018-04-02 2021-12-21 Intel Corporation Dual self-aligned gate endcap (SAGE) architectures
US10446451B1 (en) * 2018-07-05 2019-10-15 Globalfoundries Inc. Method for forming replacement gate structures for vertical transistors
US11610887B2 (en) * 2019-01-09 2023-03-21 Intel Corporation Side-by-side integration of III-n transistors and thin-film transistors
JP7106476B2 (ja) 2019-03-19 2022-07-26 株式会社東芝 半導体装置およびその製造方法
US11127860B2 (en) * 2019-09-12 2021-09-21 Globalfoundries U.S. Inc. Extended-drain field-effect transistors including a floating gate
US10854604B1 (en) * 2019-09-20 2020-12-01 Qualcomm Incorporated Offset gate contact
US20210184032A1 (en) * 2019-12-13 2021-06-17 Intel Corporation High voltage extended-drain mos (edmos) nanowire transistors
EP4113626A4 (en) * 2020-03-26 2023-04-26 Huawei Technologies Co., Ltd. ENCLOSING GRID TRANSISTOR AND METHOD OF FABRICATION THEREOF, AND ELECTRONIC DEVICE
US11587935B2 (en) 2020-04-03 2023-02-21 Nanya Technology Corporation Semiconductor device with embedded storage structure and method for fabricating the same
US11552194B2 (en) * 2020-05-29 2023-01-10 metaMOS Solutions Inc. Low loss power device and method for fabricating thereof
US11211453B1 (en) * 2020-07-23 2021-12-28 Globalfoundries U.S. Inc. FinFET with shorter fin height in drain region than source region and related method
US20220037519A1 (en) * 2020-07-29 2022-02-03 Fu-Chang Hsu Transistor structures and associated processes
CN117727756B (zh) * 2024-02-08 2024-05-28 深圳天狼芯半导体有限公司 一种适用于高频应用的耐高压GaN HEMT及制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1399348A (zh) * 2002-08-29 2003-02-26 电子科技大学 用高介电系数膜的表面(横向)耐压结构
CN1992344A (zh) * 2005-12-29 2007-07-04 东部电子股份有限公司 半导体器件的晶体管及其制造方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0730107A (ja) * 1993-07-13 1995-01-31 Sony Corp 高耐圧トランジスタ及びその製造方法
KR100244282B1 (ko) * 1997-08-25 2000-02-01 김영환 고전압 트랜지스터의 구조 및 제조 방법
US6660603B2 (en) * 2000-09-21 2003-12-09 Texas Instruments Incorporated Higher voltage drain extended MOS transistors with self-aligned channel and drain extensions
KR100445904B1 (ko) * 2001-12-12 2004-08-25 한국전자통신연구원 소스 필드 플레이트를 갖는 드레인 확장형 모스 전계 효과트랜지스터 및그 제조방법
US7719054B2 (en) * 2006-05-31 2010-05-18 Advanced Analogic Technologies, Inc. High-voltage lateral DMOS device
US7235451B2 (en) * 2003-03-03 2007-06-26 Texas Instruments Incorporated Drain extended MOS devices with self-aligned floating region and fabrication methods therefor
US6710416B1 (en) 2003-05-16 2004-03-23 Agere Systems Inc. Split-gate metal-oxide-semiconductor device
US7279744B2 (en) * 2003-11-14 2007-10-09 Agere Systems Inc. Control of hot carrier injection in a metal-oxide semiconductor device
JP4801323B2 (ja) * 2004-02-13 2011-10-26 富士通セミコンダクター株式会社 半導体装置の製造方法
US7329922B2 (en) * 2004-11-30 2008-02-12 Agere Systems Inc. Dual-gate metal-oxide semiconductor device
US7208364B2 (en) * 2005-06-16 2007-04-24 Texas Instruments Incorporated Methods of fabricating high voltage devices
US8003504B2 (en) * 2006-09-01 2011-08-23 Bae Systems Information And Electronic Systems Integration Inc. Structure and method for fabrication of field effect transistor gates with or without field plates
US7888732B2 (en) * 2008-04-11 2011-02-15 Texas Instruments Incorporated Lateral drain-extended MOSFET having channel along sidewall of drain extension dielectric
US20110079848A1 (en) * 2008-05-28 2011-04-07 Nxp B.V. Semiconductor device with dummy gate electrode and corresponding integrated circuit and manufacturing method
EP2348642B8 (en) * 2010-01-26 2017-04-05 OCT Circuit Technologies International Limited Process for achieving spur mitigation in an integrated circuit including a wide band receiver
US8304831B2 (en) * 2010-02-08 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus of forming a gate
JP5457902B2 (ja) * 2010-03-26 2014-04-02 旭化成エレクトロニクス株式会社 半導体装置及びその製造方法
US8754469B2 (en) 2010-10-26 2014-06-17 Texas Instruments Incorporated Hybrid active-field gap extended drain MOS transistor
US20120175679A1 (en) * 2011-01-10 2012-07-12 Fabio Alessio Marino Single structure cascode device
US9543383B2 (en) * 2011-02-17 2017-01-10 Qualcomm Incorporated High-speed high-power semiconductor devices
US8610206B2 (en) * 2011-02-18 2013-12-17 Macronix International Co., Ltd. Split-gate lateral diffused metal oxide semiconductor device
US20120228704A1 (en) * 2011-03-07 2012-09-13 Dong-Hyuk Ju High-Voltage MOSFET with High Breakdown Voltage and Low On-Resistance and Method of Manufacturing the Same
US8680615B2 (en) * 2011-12-13 2014-03-25 Freescale Semiconductor, Inc. Customized shield plate for a field effect transistor
US9450056B2 (en) * 2012-01-17 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Lateral DMOS device with dummy gate
US9006811B2 (en) * 2012-12-03 2015-04-14 Infineon Technologies Austria Ag Semiconductor device including a fin and a drain extension region and manufacturing method
TWI470943B (zh) * 2013-02-18 2015-01-21 Shuenn Yuh Lee 用於無線感測系統之核心模組

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1399348A (zh) * 2002-08-29 2003-02-26 电子科技大学 用高介电系数膜的表面(横向)耐压结构
CN1992344A (zh) * 2005-12-29 2007-07-04 东部电子股份有限公司 半导体器件的晶体管及其制造方法

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