JP6440038B2 - 高電圧電界効果トランジスタのための延長型ドレイン構造 - Google Patents

高電圧電界効果トランジスタのための延長型ドレイン構造 Download PDF

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Description

本発明の複数の実施形態は、概して、複数のモノリシック集積回路（ＩＣ）の製造に関し、特に、複数の高電圧トランジスタのための複数の延長型ドレイン構造に関する。
複数のモノリシックＩＣは、概して、基板上に製造された、複数の抵抗器などの多数の受動デバイス、及び／又は、複数の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、又は同様のものなどの多数の能動デバイスを備える。現在の複数のシステムオンチップ（ＳｏＣ）技術では、ムーアの法則に従って性能及び面積スケーリングを提供するように、ＦＥＴゲート長（Ｌｇ）を積極的にスケーリングすることを中心にしている。横方向スケーリングの１つ不利な効果が、最小設計規則（公称）ロジックトランジスタの構造から分岐した高電圧トランジスタの構造に起因して、複数のＳｏＣ用途においては両方とも重要な低リークかつ高電圧デバイスへのサポートが、より難しくなってきたことである。横方向スケーリングはまた、ゲート‐コンタクト間の間隔を減少させ、このことは、ピーク電界を増加し、トランジスタの高電圧動作ウィンドウをさらに低減する。
いくつかのトランジスタが、より大きいゲート‐ドレイン間の間隔を有し、及び／又は、所与のゲート‐ドレイン間の分離に対してより高い降伏電圧に耐えることを可能にするデバイス構造は、複数の複雑なモノリシックＳＯＣ ＩＣ設計に有利である。
本明細書にて説明される材料は、複数の添付の図における限定としてではなく、例として示される。説明の簡略化及び明確性のために、図面に示されている複数の要素は必ずしも縮尺通りに示されていない。例えば、いくつかの要素の寸法は、明確性のために、他の要素に対して誇張される場合がある。さらに、適切であると見なされた場合には、対応する又は類似の要素を示すべく、複数の参照番号が、複数の図面の間で繰り返されている。複数の図面は以下の通りである。
一実施形態に係る延長型ドレインを有する平面トランジスタの等角図である。 一実施形態に係る延長型ドレインを有する非平面トランジスタの等角図である。 一実施形態に係る延長型ドレインを有する非平面トランジスタの等角図である。 一実施形態に係る延長型ドレイン構造を有するトランジスタの断面図である。 一実施形態に係る延長型ドレイン構造を有するトランジスタの断面図である。 一実施形態に係る延長型ドレイン構造を有するトランジスタの断面図である。 一実施形態に係る延長型ドレインを有するトランジスタを形成する方法を示すフロー図である。 一実施形態に係る、図３に示されている方法における選択された操作が実行されるように変化する延長型ドレイン構造をトランジスタの断面図である。 一実施形態に係る、図３に示されている方法における選択された操作が実行されるように変化する延長型ドレイン構造をトランジスタの断面図である。 一実施形態に係る、図３に示されている方法における選択された操作が実行されるように変化する延長型ドレイン構造をトランジスタの断面図である。 一実施形態に係る、図３に示されている方法における選択された操作が実行されるように変化する延長型ドレイン構造をトランジスタの断面図である。 一実施形態に係る、図３に示されている方法における選択された操作が実行されるように変化する延長型ドレイン構造をトランジスタの断面図である。 一実施形態に係る、図３に示されている方法における選択された操作が実行されるように変化する延長型ドレイン構造をトランジスタの断面図である。 一実施形態に係る、図３に示されている方法における選択された操作が実行されるように変化する延長型ドレイン構造をトランジスタの断面図である。 一実施形態に係る、図３に示されている方法における選択された操作が実行されるように変化する延長型ドレイン構造をトランジスタの断面図である。 本発明の複数の実施形態に係る、延長型ドレイン構造を有するトランジスタを含むＩＣ構造を用いるモバイル・コンピューティング・プラットフォーム及びデータサーバマシンを示す。 本発明の実施形態に係る、電子式計算機の機能ブロック図である。
１つ又は複数の実施形態は、複数の添付の図に関連して説明される。複数の特定の構成及び配置が詳細に示され説明されている一方で、これは単に例示の目的でなされていることが理解されるべきである。当業者であれば、本説明の趣旨及び範囲から逸脱することなく、複数の他の構成及び配置が可能であることを認識するであろう。本明細書にて説明される複数の技術及び／又は配置が、本明細書にて詳細に説明されるものの他に、様々な他のシステム及び用途に用いられ得ることが、当業者には明らかであろう。
複数の添付の図面の参照が以下の詳述された説明においてなされ、説明の一部を形成し、複数の例示的な実施形態を示す。さらに、複数の他の実施形態は利用されてよく、複数の構造的及び／又は論理的変化は、特許請求の範囲に記載された主題の範囲から逸脱することなくなされ得ることが理解されたい。例えば、上（ｕｐ）、下（ｄｏｗｎ）、上部（ｔｏｐ）、底部（ｂｏｔｔｏｍ）などの複数の方向及び基準が、単に図面における複数の特徴の説明を容易にするために用いられ得ることも、留意されるべきである。従って、以下の詳述された説明は、限定的な意味として用いられるものではなく、特許請求の範囲に記載された主題の範囲は、添付の特許請求の範囲及びそれらの均等物によりのみ画定される。
以下の説明において、多数の詳細が記述される。しかしながら、本発明はこれらの具体的な詳細なしで実施され得ることが、当業者にとっては明らかであろう。いくつかの例において、本発明を不明瞭にすることを回避するために、複数の周知の方法及びデバイスが、詳細にではなく、ブロック図の形式にて示されている。本明細書全体において、「一実施形態」、又は「１つの実施形態」の記載は、実施形態に関連して説明される特定の特徴、構造、機能、又は特性が、少なくとも本発明の１つの実施形態に含まれることを意味する。よって、本明細書全体の様々な箇所における「一実施形態において」又は「１つの実施形態において」という文言の出現は、必ずしも本発明の同じ実施形態を指すものではない。さらに、複数の特定の特徴、構造、機能、又は特性は、１つ又は複数の実施形態における任意の適した方式で組み合わせられてよい。例えば、第１実施形態は、第２実施形態と、その２つの実施形態に関連付けられている特定の特徴、構造、機能、又は特性が互いに排他的でない任意の箇所で組み合わせられてよい。
本発明の説明及び添付の特許請求の範囲に用いられているように、「一」（ａ）、「一」（ａｎ）、及び「その」（ｔｈｅ）という単数形は、明白に別段の記載がない限り、複数形も含むことを意図している。本明細書にて用いられているような「及び／又は」という用語が、関連の列挙された項目のうちの１つ又は複数の全て可能な組み合わせを指し、及び含むことも、理解されるであろう。
「連結」及び「接続」という用語、並びにそれらの派生語は、複数の構成要素間の機能的又は構造的な関係を説明するために、本明細書に用いられ得る。これらの用語が互いの同義語として意図されていないことが理解されるべきである。むしろ、複数の特定の実施形態において、「接続」は、２つ以上の要素が互いに直接物理的、光学的、又は電気的接触することを示すために用いられ得る。「連結」は、２つ以上の要素が互いに、直接又は間接（それらの間に他の介在要素を介して）のいずれかに物理的、光学的、又は電気的接触すること、及び／又は、２つ以上の要素が互いに、協働又は相互作用すること（例えば、因果関係にあるように）を示すために用いられ得る。
本明細書にて用いられている「上」（ｏｖｅｒ）、「下」（ｕｎｄｅｒ）、「間」（ｂｅｔｗｅｅｎ）、及び「上」（ｏｎ）という用語は、１つの構成要素又は材料の、他の構成要素又は材料に対して相対的な位置であって、そのような物理的関係が注目すべき位置を指す。例えば、複数の材料の文脈において、１つの材料又は別の材料上又は下に配置された材料は、直接接触してよく、１つ又は複数の介在材料を有してよい。さらに、２つの材料又は複数の材料の間に配置された１つの材料は、その２つの層に直接接触してよく、又は１つ又は複数介在層を有してよい。対照的に、第１材料、又は第２材料「上」の材料、若しくは材料が、その第２材料／材料に直接接触する。同様の区別は、複数の構成要素のアセンブリの文脈になされる。
本明細書全体、及び特許請求の範囲に用いられているように、「の少なくとも１つ」又は「の１つ又は複数」という用語により接合された項目の列挙は、その列挙された用語の任意の組み合わせを意味し得る。例えば、「Ａ、Ｂ、又はＣの少なくとも１つ」という文言は、Ａ、Ｂ、Ｃ、Ａ及びＢ、Ａ及びＣ、Ｂ及びＣ、又は、Ａ、Ｂ及びＣを意味し得る。
複数の延長型ドレイン構造を有する平面及び非平面電界効果トランジスタ、及び複数のそのような構造を製造する複数の技術は、本明細書にて説明されれる。一実施形態において、フィールドプレート電極は、延長型ドレイン上に配置される。フィールドプレート誘電体は、フィールドプレート電極間にあり、延長型ドレインは、トランジスタゲートよりもトランジスタドレインから遠く横方向に配置される。さらなる実施形態において、延長型ドレイントランジスタは、最小コンタクト金属ピッチの２倍のピッチで、ソース及びドレインコンタクト金属を有し、フィールドプレートは、ソース及びドレインコンタクト金属に対して最小コンタクト金属ピッチで配置される。言い換えれば、ソースコンタクトは、ゲート電極に対して最小コンタクト金属ピッチで配置され得る一方で、ドレインコンタクトは、最小接触ピッチの２倍のピッチで配置され、フィールドプレートは、ソースコンタクトに対向するゲート電極側上に最小コンタクト金属ピッチで配置される。さらなる実施形態において、延長型ドレイン内に所望の電界強度を設定するべく、ゲート誘電体とは別個の分離誘電体が、延長型ドレインとフィールドプレートとの間に配置された。さらなる実施形態において、フィールドプレートは、上層の相互接続を必要とせずに、トランジスタゲート電極又はダミーゲート電極のうちの１つ又は複数に直接接続され得る。一実施形態において、ドレイン‐本体間の接合静電容量を低減させ、トランジスタの性能を向上させるべく、深いウェル注入が、ドープされた延長型ドレインと基板との間に配置され得る。
一実施形態において、トランジスタは、延長型ドレイン領域上に配置されたフィールドプレート電極を含む。フィールドプレート電極と延長型ドレイン領域との間にあるのがフィールドプレート誘電体であり、フィールドプレート誘電体はドレイン電極よりもゲート電極の近くに配置されている。この位置にフィールドプレート構造を有する複数の高電圧デバイスについて、ゲート電極のドレイン縁部でのピーク電界が低減され、緩和されたホットキャリア効果に起因する電流低下をさせ得る。図１Ａは、そのような１つの実施形態に係る延長型ドレインを有する平面トランジスタ１０１の等角図である。図１Ｂは、別の実施形態に係る延長型ドレインを有する非平面トランジスタ１０２の等角図である。平面半導体本体１１８が図１Ａに例示されているが、本明細書にて説明されている複数の延長型ドレイン構造はまた、同じ方式で実質的に非平面トランジスタに実装され得る。例えば、図１Ｂに示されている非平面トランジスタ１０２は、平面トランジスタ１０１の延長型ドレイン及びフィールドプレートの全ての属性及び／又は特徴を含み、そのような特徴がどのように非平面半導体本体１１８の形状に適合され得るかを示す。さらに図１Ｂに示されているように、複数の非平面半導体本体１１８のそれぞれは、基板１０５上に配置された分離誘電体１２０を通過する。非平面トランジスタ１０２における複数の非平面半導体本体１１８の群は、複数の高電圧用途に利用され得るより大きい駆動電流を容易にするが、単一の非平面半導体本体１１８も、用いられ得る。
図１Ａ及び図１Ｂの両方に関連して、半導体本体１１８は、基板１０５上に配置される。基板１０５は、本明細書において、概して、ＩＣと称される、モノリシックに集積された電気的、光学的、又はマイクロ電気機械（ＭＥＭ）デバイスを形成するために適した任意の基板であってよい。複数の例示的な基板は、半導体基板、半導体オン絶縁体（ＳＯＩ）基板、絶縁体基板（例えば、サファイア）又は同様のもの、及び／又はこれらの組み合わせを含む。１つの例示的な実施形態において、基板１０５は、限定されるものではないが、シリコンのような実質的に単結晶半導体を有する。複数の例示的な半導体基板組成はまた、ゲルマニウム、又はＳｉＧｅなどのIV族合金系、ＧａＡｓ、ＩｎＰ、ＩｎＧａＡｓ、及び同様のものなどのIII‐Ｖ族系、若しくはＧａＮなどのIII‐Ｎ族系を含む。半導体本体１１８は、基板１０５（例えば、シリコン）と実質的に同じ単結晶半導体からなり得る。
半導体本体１１８は、第１端部において、ソースコンタクト金属１１４に直接物理的接触するソース領域１０７を含む。複数の非平面実施形態において、ソースコンタクト金属１１４は、非平面半導体本体の周りを包み込み得る（例えば、ナノワイヤの実施形態において、軸方向長を完全に囲み得る）。半導体本体１１８は、第２端部において、ドレインコンタクト金属１１５に物理的接触するドレイン領域１０８をさらに含む。複数の非平面実施形態において、ドレインコンタクト金属１１５は、非平面半導体本体の周りを包み込み得る（例えば、ナノワイヤの実施形態において、軸方向長を完全に囲み得る）。トランジスタの導電型に応じて、ソース及びドレイン領域１０７、１０８は、ｎ型（例えば、ＮＭＯＳ）又はｐ型（例えば、ＰＭＯＳ）のいずれかにドープされ得る。複数の実施形態において、ソースコンタクト金属１１４及びドレインコンタクト金属１１５は、これらに限定されるものではないが、銅（Ｃｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、プラチナ（Ｐｔ）、ニッケル（Ｎｉ）、これらの合金、及びこれらのケイ化物、炭化物、及びゲルマニウム化物などと実質的に同じ組成を有する。示されている例示的な実施形態において、ソース、ドレインコンタクト１１４、１１５の上面は、互いに実質的に平面的である（例えば、同じｚ方向の高さの１０％で）。
半導体本体１１８は、ソース領域１０７と延長型ドレイン領域１０９との間に配置されたチャネル領域１０６をさらに含む。チャネル領域１０７は、実質的にドープされない場合があり（例えば、意図的にドープされたものではない）、又は、ソース／ドレイン領域と相補的な型（例えば、ＮＭＯＳ ＦＥＴに対してはｐ型チャネル領域、ＰＭＯＳ ＦＥＴに対してはｎ型チャネル領域）に僅かにドープされた半導体である。延長型ドレイン領域１０９は、ソース及びドレイン領域１０７、１０８と同じ導電型（例えば、ＮＭＯＳに対してはｎ型）にドープされた半導体領域である。本明細書において、延長型ドレイン領域１０９は、ドレイン領域１０８より僅かにドープされたので、「僅かにドープされた」と称される。１つの例示的なＮＭＯＳ実施形態において、延長型ドレイン領域１０９は、１０１６ｃｍ−３〜１０２０ｃｍ−３までｎ型にドープされる。延長型ドレイン１０９は従って、チャネル領域とドレイン領域との間の間隔を増加し、その横方向長さ（例えば、ｘ方向）に沿って、ゲート電極１５０の電位Ｖｇと、ドレイン領域１０８の電位Ｖｄとの間の差動電圧から生じる電界を下げる。延長型ドレイン１０９内の電界の形状は、フィールドプレート電極１３５の電位Ｖｆｐの機能としてフィールドプレート誘電体１３０を介して電界効果により変調され得る。示されているように、Ｖｇ、Ｖｓ、Ｖｄ、及びＶｆｐのそれぞれは、延長型ドレイントランジスタ１０１の動作の間の独立のバイアスのために構成され得る。本明細書における他の箇所にて説明されている複数のさらなる実施形態において、トランジスタ構造は、フィールドプレート電極１３５を、デバイスの別の端子（例えば、ゲート電極１５０）に直接に接続するよう、変更され得、これにより、フィールドプレート電極１３５は、必ずしもデバイスに対して相互接続ターミナルカウントを増加しない。
フィールドプレート電極１３５は、少なくとも延長型ドレイン領域１０９の一部上に配置され、フィールドプレート誘電体１３０により、下にある半導体から電気的に分離される。フィールドプレート電極１３５はさらに、少なくとも誘電性スペーサ１２１により、ゲート電極１５０から電気的に分離され、かつ、用いられている製造技術に応じて、図１Ａに示されているように、さらにゲート誘電体１４０により分離され得る。誘電性スペーサ１２１は、これらに限定されるものではないが、酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、炭窒化ケイ素（ＳｉＣＮ）、又は複数の低誘電率の材料（例えば、炭素添加二酸化ケイ素（ＳｉＯＣ）、多孔性誘電体など）のような任意の既知の誘電性材料であってよい。誘電性スペーサ１２１は、例えば、２０ｎｍ、又はそれより小さい、先進ＣＭＯＳ技術における公称厚みを有する。同様に、ゲート誘電体１４０は、これらに限定されるものではないが、酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、炭窒化ケイ素（ＳｉＣＮ）、又は任意の高誘電率の材料（例えば、ＨｆＯ２、金属ケイ酸塩、又は同様のものなど）のような任意の既知の誘電性材料であってよい。ゲート誘電体１４０は、例えば、１０ｎｍ、又はそれより小さい（例えば、５ｎｍ）、先進ＣＭＯＳ技術における、所望の等価酸化膜厚（ＥＯＴ）を実現するように、そのバルク比誘電率に応じて公称厚みを有する。
複数の実施形態において、フィールドプレート誘電体１３０は、チャネル領域１０６とゲート電極１５０との間に配置されたゲート誘電体１４０と異なるＥＯＴを有する。ＥＯＴは、ゲート電極１５０のドレイン縁部に最も近い延長型ドレイン領域１０９内において電界の形状を調整するように変えられ得る。ＥＯＴにおける差異を実現するために、材料組成及び膜の厚みのいずれか又はその両方は、ゲート誘電体１４０のそれらとは別個に変えられ得る。複数の実施形態において、フィールドプレート誘電体１３０は、（ゲート電極１５０とチャネル領域１０６との最も近い面間で測定されたような）ゲート誘電体１４０の厚みと異なる（フィールドプレート電極１３５と延長型ドレイン１０９との最も近い面間で測定されたような）厚みを有する。複数の特定の実施形態において、フィールドプレート誘電体１３０は、ゲート誘電体１４０の厚みより顕著に大きい厚みを有する。複数の有利な実施形態において、フィールドプレート誘電体１３０は、ゲート誘電体１４０の厚みより３〜１０倍厚いＥＯＴを有する。フィールドプレート誘電体１３０が８、又はそれより低いバルク誘電率を有する複数の特定の例において、フィールドプレート誘電体１３０は、１５〜５０ｎｍの範囲の物理的厚みを有する。
例示的な実施形態において、フィールドプレート誘電体１３０は、ゲート誘電体１４０とは別個の組成を有する。複数の有利な実施形態において、フィールドプレート誘電体は、ゲート誘電体１４０の誘電率より低い誘電率を有する材料からなる。より低い比誘電率は、いかなる所与の電圧Ｖｆｐにおいてフィールドプレート電極１３５の電界効果を低減し得る。複数の有利な実施形態において、フィールドプレート誘電体１３０は、３．５より小さく、より有利には、３．０より小さい誘電率を有する材料からなる。複数の例示的な低誘電率の材料は、これらに限定されるものではないが、炭素添加二酸化ケイ素（ＳｉＯＣ）及び多孔性誘電体を含む。例えば、Ｖｆｐがゲート電極電圧Ｖｇに拘束されている複数の特定の実施形態において、フィールドプレート誘電体１３０は、ゲート誘電体１４０に対して、低減された比誘電率（すなわち、低誘電率）、及び、増加された誘電体の厚みの両方を有する。
フィールドプレート電極１３５は、適した導電率を有する任意の材料からなり得る。複数の有利な実施形態は、フィールドプレート電極１３５は、ゲート電極１５０と異なる組成からなる。その別個の組成は、ゲート電極１５０の仕事関数と異なる仕事関数を有する材料からの選択を可能にし得る。フィールドプレート電極動作機能の変調は、フィールドプレート誘電体１３０の組成及び厚みの制御に加えて、延長型ドレイン１０９内において特定の電界形状をターゲットとする別の手段であり得る。フィールドプレート電極１３５のための複数の例示的な材料は、所望の導電型にドープされた多結晶半導体（例えば、ポリシリコン）、及び／又は１つ又は複数の金属（すなわち、合金）を含む。１つの有利な実施形態において、フィールドプレート電極１３５は、ソースコンタクト金属１１４及びドレインコンタクト金属１１５のうちの少なくとも１つと同じ組成を有する。複数のそのような特定の実施形態において、フィールドプレート電極は、ソース及びドレインコンタクト金属１１４、１１５の両方と同じ組成を有する。フィールドプレート電極１３５は従って、ソース及びドレイン領域１０７、１０８にオーミックコンタクトを提供する既知の任意の組成からなる金属を含んでよく、より具体的には、コンタクト金属１１４、１１５について上述された複数の金属のいずれかを含んでよい。複数のさらなる実施形態において、フィールドプレート電極１３５の上面は、ソースコンタクト１１４の上面に対して実質的に平面であり、ドレインコンタクト１１５の上面と実質的に平面的である。
さらに図１Ａに示されているように、ゲート電極１５０は、チャネル領域１０６上に配置され、延長型ドレイン１０９の一部をさらにオーバーラップし得る。ゲート電極１５０は、トランジスタ１０１の導電型のため適した動作機能を提供する任意の材料からなり得る。例えば、ゲート電極組成は、所望の仕事関数金属を含むことによって、又は、ポリシリコンのような半導体から構成されたゲート電極をドープすることによって、様々な動作機能ターゲットに適応するように変わってよい。キャッピング誘電体１５５が、ゲート電極１５０上に配置され、ゲート電極１５０の上面上に電気的に分離を提供し得、例示的な実施形態においては、ソースコンタクト金属１１４、ドレインコンタクト金属１１５、及びフィールドプレート電極１３５に対して、ゲート積層体を実質的に平坦化し得る。ゲートキャップ誘電体１５５は、ゲート誘電体１４０、スペーサ誘電体１２１、又はフィールドプレート誘電体１３０のうちの１つ又は複数とは別個の組成からなり得、それらの複数の材料間で選択的に任意の所望のエッチングを可能にする。複数の例示的な実施形態において、ゲートキャップ誘電体１５５は、ＳｉＯ、ＳｉＯＮ、ＳｉＮ、ＳｉＣＮ、ＳｉＣ、低誘電率の誘電体（例えば、炭素添加酸化物）、又は同様のもののうちの１つ又は複数を含む。
図１Ａにさらに示されているように、フィールドプレート誘電体１３０及びフィールドプレート電極１３５は、スペーサ１２１の公称厚みで、ゲート電極１５０と横方向（例えば、ｘ方向）において離間され、潜在的にゲート誘電体１４０によりさらに離間され、複数の例示的な実施形態におけるそれらのそれぞれは、１０ｎｍより小さい。フィールドプレート誘電体１３０及びフィールドプレート電極１３５は、少なくともスペーサ１２１の２公称厚みで、ドレインコンタクト１１５と横方向において離間され、１つの第１スペーサ１２１がフィールドプレート１３５のドレイン側上に配置され、別のスペーサ１２１がドレインコンタクト金属１１５のゲート側上に配置される。更に、フィールドプレート誘電体１３０及びフィールドプレート電極１３５は、ゼロではない横方向間隔１４１により、ドレインコンタクト１１５と横方向において離間される。延長型ドレイン１０９が横方向間隔１４１に沿って延長する一方で、フィールドプレート誘電体１３０又はフィールドプレート電極１３５の少なくとも１つは、この領域には存在しない。そのように、フィールドプレート誘電体１３０又はフィールドプレート電極１３５の少なくとも１つは、ドレインコンタクト金属１１５よりもゲート電極１５０の近くに配置される。
図１Ｃは、さらなる実施形態に係る延長型ドレインを有する非平面延長型ドレイントランジスタ１０３の等角図である。示されているように、ダミーゲート電極１５１は、横方向間隔１４１を占める。その例示的な実施形態において、ダミーゲート電極１５１は、ゲート電極１５０と同じ横方向ゲート長Ｌｇを実質的に有する（例えば、１０％以内で）。フィールドプレート誘電体１３０及びフィールドプレート電極１３５のドレイン縁部が従って、少なくともゲート電極の１倍の横方向長さＬｇで、ドレインコンタクト金属１１５と離間される。トランジスタ１０３について、ソースコンタクト金属１１４及びフィールドプレート電極１３５は、コンタクト金属ピッチＰＣにあり、１つの例においては、それは低電圧ロジックトランジスタソース／ドレインコンタクト用の公称設計規則ピッチであってよい。技術による接触寸法及び接触ピッチスケーリングとして、これらの値は、経時的に変化することが予期できるが、ＰＣの例示的な範囲が３０〜３００ｎｍである。延長型ドレイントランジスタ１０３について、ソースコンタクト１１４及びドレインコンタクト１１５は、ピッチＰＣの約２倍のピッチにある。言い換えれば、延長型ドレイントランジスタ１０３について、ソースコンタクト金属１１４は、少なくともゲート電極の横方向長さＬｇの２倍の長さで、ドレインコンタクト金属１１５と離間される。技術によるゲート寸法及びスケーリングとして、この値は、経時的に変化することが予期できるが、Ｌｇの例示的な範囲が１０〜１８０ｎｍである。より具体的には、ソースコンタクト金属１１４は、フィールドプレート積層体（フィールドプレート誘電体１３０及びフィールドプレート電極１３５）及び任意の介在誘電体（例えば、誘電性スペーサ１２１）により占有された延長型ドレイン１０９の横方向長さＬｃに加えて、２倍のＬｇで、ドレインコンタクト金属１１５と離間される。この例示的な実施形態において、ドレインコンタクト金属１１５はまた、約Ｌｃの横方向長さを有する。ソースコンタクト金属１１４はまた、横方向長さＬｃにわたってソース領域１０７とインターフェースし得る。
ダミーゲート電極１５１は、ゲート電極１５０とドレインコンタクト１１５との間において、延長型ドレイン領域１０９上に配置される。フィールドプレート電極１３５は従って、ゲート電極１５０とダミーゲート電極１５１との間に配置される。例示的な実施形態において、ダミーゲート電極１５１は、ゲート電極１５０と同じ組成からなり、ダミーゲート誘電体１４２により半導体本体１１８から分離される。ダミーゲート電極１５１は、チャネル領域上に配置されて適切にバイアスされている場合に、ゲーティングするために動作可能な場合がある。しかしながら、延長型ドレイン領域１０９上に配置されているので、ダミーゲートバイアス電圧Ｖｄｇは、外部抵抗及び延長型ドレイン１０９内の電界をさらに変調するよう、代わりに、別のフィールドプレートとして動作し得る。複数のさらなる実施形態において、ダミーゲート誘電体１４２は、有効なフィールドプレート誘電体となる誘電体の厚み及び／又は組成により、分化されたゲート誘電体１４０であってよい。図１Ｃに示されている構造について、ダミーゲート電極１５１は、ゲート電極１５０（又はトランジスタ１０３のいずれかの端子）にさらに連結されるトランジスタ１０３の外部の回路ノードに相互接続され得るが、ゲート電極１５０から電気的に分離される。ダミーゲート電極１５１はさらに、フィールドプレート電極１３５、ソースコンタクト金属１１４、及びドレインコンタクト金属１１５と実質的に平面的である上面を有するように、ゲートキャップ誘電体１５５とキャップされる。
複数の実施形態において、フィールドプレート電極は、ゲート電極、ダミーゲート電極、又はソースコンタクト金属の少なくとも１つに電気的に連結される。ソース接続フィールドプレートの複数の実施形態において、ダミーゲート電極はまた、ソースコンタクト電位Ｖｓに拘束され、又はフローティングの状態であってよい。そのような連結は、複数のトランジスタ端子の外部の相互接続（すなわち、上部レベルの金属化処理）を介してよい。複数の特定の実施形態において、フィールドプレート電極は、トランジスタレベルで、ゲート電極又はダミーゲート電極のいずれか、又はその両方に直接接続される。そのような実施形態において、ダミーゲート電極は、例えば、ソース電位Ｖｓでバイアスされるように、複数のトランジスタ端子の外部の相互接続を介してさらに連結され得る一方、フィールドプレート電位Vfpは、直接接続を介することによって、ゲート電極電位Ｖｇに拘束される。あるいは、フィールドプレートとダミーゲート電極との間のみに直接接続がある場合、フィールドプレート電位Vfpは、ダミーゲート電極電位Ｖｄｇに拘束され、これは、例えば、Ｖｓへの外部接続により制御され得る。
図１Ｃは、フィールドプレート電極１３５がゲート電極１５０に直接接続される１つの例示的な実施形態を示す。この構成において、フィールドプレート電圧Vfpは、ゲート電圧Ｖｇと実質的に同じになり得、１つの外部端子が、両方の電極を制御するのに利用され得る。しかしながら、上にて記載されているように、構成的及び構造的差異により、電極１３５及び１５０は、半導体本体１０８におけるそれらのぞれぞれの領域において異なる電界効果を与え得る。例えば、フィールドプレート誘電体１３０の比誘電率及び厚みは、特定のゲート電圧Ｖｇでバイアスされたとき、延長型ドレイン１０９のゲート電極縁部付近において所望の電界効果を提供するよう予め定められてよい。フィールドプレート電極１３５とゲート電極１５０との間の直接接触が、誘電性スペーサ１２１、ゲート誘電体１４０、又はゲートキャップ誘電体１５５のうちの１つ又は複数の選択的なパターニング及び／又はリセス加工を介して実現され得る。例示的な実施形態において、誘電性スペーサ１２１及びゲート誘電体１４０は両方、ゲート電極１５０の上面に対してリセス加工され、ゲート電極１５０の側壁を露出させる。ゲートキャップ誘電体１５５はまた、ゲート電極１５０の横方向寸法より小さい（すなわち、Ｌｇより小さい）横方向寸法を有するようにパターニングされ、これにより、フィールドプレート電極１３５は、少なくとも部分的にゲート電極１５０上に着く。
図２Ａ、２Ｂ、及び２Ｃは、複数のさらなる実施形態に係る延長型ドレイン構造を有する複数のトランジスタの断面図である。これらの断面図は、図１Ａ〜１Ｃの断面図と、平面及び非平面トランジスタの実施形態の両方に適用されるエリアとに対応する。
図２Ａを参照すると、延長型ドレイントランジスタ２０１は、ゲート電極１５０及びダミーゲート電極１５１の両方に直接接触するフィールドプレート電極１３５を含む。そのような実施形態について、ゲートバイアス電圧Ｖｇ、フィールドプレートバイアス電圧Vfp、及びダミーゲートバイアス電圧Ｖｄｇは全て、トランジスタ２０１の外部のいかなる相互接続もなしで、共に拘束される。この構成において、フィールドプレート誘電体１３０の比誘電率及び厚みは、例えば、特定のゲート電圧Ｖｇでバイアスされたとき、延長型ドレイン１０９のゲート電極縁部内において所望の電界効果を提供するように、予め定められ得る。この構成において、ダミーゲート誘電体はまた、延長型ドレイン領域においてフィールドプレートの電界効果をさらに拡張するように、調整され得る。ダミーゲート電極１５１をゲート電圧Ｖｇまでバイアスすることは、高性能を維持する一方でトランジスタの降伏電圧を潜在的に増加する漸進的な電界プロファイルをもたらす。このことはまた、高電界領域におけるホットキャリアによりもたらされた時間依存の劣化効果を低減させ、それによって、高電圧デバイスの寿命を向上させる。
図２Ｂを参照すると、延長型ドレイントランジスタ２０２は、フィールドプレート電極１３５とドレインコンタクト１１５との間において、横方向間隔１４１に配置された中間層誘電体（ＩＬＤ）を含む。例示的な実施形態において、フィールドプレート誘電体１３０は、予め定められたＥＯＴを提供する延長型ドレイン１０９からｚ方向の高さでフィールドプレート電極１３５に適応するようにリセス加工される、フィールドプレート誘電体１３０の一部で横方向間隔１４１を充填する。さらに示されているように、フィールドプレート電極１３５は、依存バイアスのために、ゲート電極１５０に直接接触する。しかしながら、複数の他の実施形態において、フィールドプレート電極１３５は、少なくとも誘電性スペーサ１２１が独立フィールドプレートバイアスを可能にすることによって、ゲート電極１５０から電気的に分離され得る。
複数の実施形態において、延長型ドレイントランジスタは、より大量にドープされた延長型ドレイン領域と、相補的にドープされた半導体との間に配置された半導体本体において、僅かにドープされた深いウェルを含む。そのようなウェルは、より広い空乏幅にわたってドレイン‐本体間の静電容量を低減させるよう適切にドープされ得る。あるいは、外部抵抗などの別のパラメータにより制約され得る、延長型ドレインの比較的より大きい横方向長さ（すなわち、より大きい接合エリア）、及び延長型ドレインの中程度のドープレベルを考慮すると、ドレイン‐本体間の静電容量はあるいは、顕著であってよい。低減されたドレイン‐本体間の静電容量は、高電圧トランジスタのトランジェント（例えば、スイッチング速度）を向上させ得る。特に、複数の深いウェルの実施形態は、フィールドプレートのさらなる集積に依存せず、深いウェル構造は、任意の延長型ドレイントランジスタのドレイン‐本体間の静電容量を低減させ得る。
図２Ｃは、延長型ドレイン領域１０９（例えば、ｎ型）と、半導体本体１１８の周囲材料との間に配置された深くドープされたウェル１１０であって、例えば、チャネル領域１０６の種類（例えば、ｐ型）にドープされ得る深くドープされたウェル１１０を含む延長型ドレイントランジスタ２０３を示す。半導体本体１１８が半導体基板１０５から延長する非平面構造である複数の実施形態において、深くドープされたウェル１１０は、非平面本体１１８と基板１０５との接合部分に配置されてよく、これにより、深くドープされたウェルは、隣接するフィンを分離させる分離誘電体の下に延長しない。１つの実施形態において、深くドープされたウェル１１０は、延長型ドレイン領域１０９と同じ有効な導電型にドープされたものであるが、延長型ドレイン領域１０９より低い有効な不純物濃度までドープされたものである。例えば、深くドープされたウェル１１０は、延長型ドレイン領域１０９の不純物濃度より少なくとも１桁低い不純物濃度までドープされ得る。延長型ドレイン領域１０９が少なくとも１０１８ｃｍ−３までｎ型にドープされたそのような１つの実施形態において、深くドープされたウェル１１０は、１０１８ｃｍ−３未満のｎ型にドープされる。
複数のさらなる実施形態において、深くドープされたウェルは、延長型ドレイン領域上に配置されたフィールドプレート電極と組み合わせられてよく、及び／又は、ゲート誘電体より大きいＥＯＴを有するフィールドプレート誘電体を介して延長型ドレイン領域に連結するフィールドプレート電極と組み合わせされてよい。さらに図２Ｃに示されているように、例えば、ドレインコンタクト１１５よりもゲート電極１５０の近くに配置されたフィールドプレート電極１３０は、ゲート誘電体１４０より大きいＥＯＴを有するフィールドプレート誘電体１３０により延長型ドレイン領域１０９から分離される。
それらを組み込んだ複数のフィールドプレート構造及び延長型ドレイントランジスタは、多種多様な技術により製造され得る。図３は、１つの例示的な実施形態に係る、延長型ドレイントランジスタを形成する方法３０１を示すフロー図である。具体的に記載されていない限り、方法３０１に提示されている複数の操作の順序は、当業者であれば操作の順序付けを変更し得るので、重要ではない。方法３０１は、例えば、図１Ａに示されているトランジスタ１０１、又は、図１Ｂ〜図１Ｃ、及び図２Ａ〜図２Ｃに示されているトランジスタ１０２、１０３、２０１、２０２、は２０３を製造するよう実施されてよい。方法３０１の文脈に説明されている複数の特定の操作は、複数の有利な実施形態に従って、方法３０１の選択された操作が実行されるように変化する延長型ドレインＦＥＴの断面図である図４Ａ〜４Ｈに関連してさらに詳細に説明される。図１Ａ、１Ｂ、１Ｃ、２Ａ、２Ｂ、及び２Ｃに紹介されている複数の参照番号は、図４Ａ〜４Ｈに示されている複数の対応する構造に対して保持される。
方法３０１は、半導体本体内においてドープされた延長型ドレイン領域、又はウェルを形成する操作３１０から始まる。ドープされた深いウェルはまた、操作３１０において形成され得る。操作３１０への入力操作が、基板上に配置された分離誘電体内の半導体本体である。本体は、基板内にエッチングされた非平面「フィン」、又は基板の平面であってよい。半導体本体及び基板は、例えば、実質的に単結晶シリコン、又は、上述されているそれらのいずれかのようなトランジスタの形成に適した任意の他の半導体材料系であってよい。半導体本体の周りに配置された分離誘電体は、所望のフィンのｚ方向の高さを露出させるように、半導体本体上に堆積されていて、半導体本体の上面に対して平坦化され、次に、従来技術を用いてリセス加工されてよい。
所望のウェルドーププロファイルを提供する任意の既知ドープ処理は、利用されてよい。例えば、１つ又は複数のイオン注入処理は、操作３１０において実行され得る。図４Ａに示されている例において、チャネル領域１０６に適した第１不純物型を有する半導体本体１１８（平面又は非平面）は、ドープされた深いウェル１１０と延長型ドレイン領域１０９とを形成するべく、相補的な種類のドーパント種で、マスクされ注入される。延長型ドレイン領域１０９は、例えば、変質したソース／ドレイン拡散のドーパント濃度より一桁又はそれ以上に低い中程度のドーパント濃度を受け入れ得る一方、深いウェル１１０は、延長型ドレイン領域１０９の不純物濃度より一桁低い不純物濃度を有し得る。
図３に戻ると、ゲート置換処理が、操作３１５において犠牲ゲートの形成から始まって実行される。複数の犠牲ゲート又はゲート積層体は、任意の既知の技術により製造されてよい。１つの実施形態において、限定されるものではないが、ポリシリコンのような犠牲材料は、半導体本体の延長型ドレイン領域に位置合わせされた複数の犠牲ゲート特徴を形成するよう、基板上に堆積され、パターニングされる。これらに限定されるものではないが、化学気相成長法（ＣＶＤ）、又は原子層堆積法（ＡＬＤ）のような任意の適した堆積技術が、利用され得る。１つの例示的な実施形態において、ポリシリコンは、ＣＶＤにより堆積される。任意の適した異方性エッチングは、犠牲材料をパターニングするために利用され得る。操作３２０においては、ソース及びドレイン領域は次に、例えば、イオン注入、又は半導体エッチング及び再成長を介して、半導体本体に形成され、チャネル領域を画定する第１犠牲ゲート特徴と、ドレイン領域と次に製造されるフィールドプレートとの間の横方向間隔を画定する第２犠牲ゲート特徴とに位置合わせされる。図４Ｂに示されている例において、犠牲ゲート構造４５０は、ソース１０７と延長型ドレイン１０９との間の分離を画定し、犠牲ゲート構造４５１は、ドレイン領域１０８と、犠牲ゲート構造４５０及び４５１間の開口部４３５との間の横方向間隔を画定する。
図３に戻ると、方法３０１は、操作３２５において、続けて誘電性スペーサを形成する。これらに限定されるものではないが、ＳｉＯ、ＳｉＯＮ、ＳｉＮ、ＳｉＯＣなどのような任意の適した誘電性材料は、これらに限定されるものではないが、化学気相成長法（ＣＶＤ）、又は原子層堆積法（ＡＬＤ）のような任意の既知の技術を用いて堆積され得る。堆積は、有利に共形である。異方性エッチングは次に、誘電性材料を取り除き、トポグラフィ段階に自己整合された複数のスペーサ構造のみを残す。図４Ｃに示されている例示的な実施形態において、複数の誘電性スペーサ１２１は、犠牲ゲート構造４５０、４５１の縁部に自己整合される。
図３に戻ると、方法３０１は、操作３３０において、続けて犠牲ゲート構造４５０、４５１の周りに誘電性材料を堆積する。複数の有利な実施形態において、誘電体の組成は、フィールドプレート誘電体に対して有利な比誘電率を有する。１つの例において、操作３３０における誘電体堆積は、これに限定されるものではないが、ＳｉＯＣのような二酸化ケイ素より低比誘電率（すなわち、低誘電率）を有する。これらに限定されるものではないが、ＣＶＤ及びスピンオン処理のような任意の堆積処理は、操作３３０において用いられてよい。非平坦化する堆積処理について、堆積された誘電体は、複数の犠牲ゲート特徴の上面を露出させるために、例えば、化学機械的研磨法（ＣＭＰ）により平坦化され得る。図４Ｄに示されている例示的な実施形態において、誘電体４３０は、犠牲ゲート構造４５０、４５１の周りに堆積され、犠牲ゲート構造４５０、４５１に対して平坦化される。
図３に戻ると、方法３０１は続けて、操作３３５において、複数の犠牲ゲート構造を、チャネル領域上のゲート誘電体とゲート誘電体上に配置されたゲート電極とを含むゲート積層体に置換する。これらに限定されるものではないが、ウェット化学エッチング、又はドライプラズマエッチングのような任意の従来エッチング処理は、複数の犠牲ゲート構造を周りの誘電体に選択的に除去し、チャネル領域を露出させるために、利用されてよい。例えば、限定されるものではないが、ＡＬＤのような堆積処理により、ゲート誘電体が、チャネル領域上に堆積される。ゲート誘電体上において、１つ又は複数のゲート電極材料は、堆積されている材料に応じて、これらに限定されるものではないが、物理蒸着法（ＰＶＤ）、ＣＶＤ、又はＡＬＤのような任意の既知の技術により、堆積されてよい。堆積処理が自己平坦化ではない場合、ＣＭＰのような平坦化処理は、誘電体の複数の上面を露出させるよう実行されてよい。図４Ｅに示されている例示的な実施形態において、ゲート電極１５０及びダミーゲート電極１５１は、ゲート誘電体１４０（及びゲート誘電体と異なる場合のダミーゲート誘電体）上に堆積され、誘電体４３０に対して平坦化され、次に、例えば、エッチバック処理によりリセス加工される。ゲートキャップ誘電体１５５は、例えば、ＣＶＤ及び平坦化により堆積される。
図３に戻ると、方法３０１は、フィールドプレートのパターニングが実行され、ＩＬＤを所望の厚みにエッチバックする操作３４０を続ける。残りの誘電体のための所望のＥＯＴを達するべく、任意の従来のフォトリソグラフィック及びエッチング処理が、ゲート電極とダミーゲート電極との間のスペース内に誘電性材料をリセス加工するように用いられてよい。複数のさらなる実施形態において、操作３４０におけるエッチングはまた、１つ又は複数のゲート電極の面又はダミーゲート電極の面を露出させる。図４Ｆに示されている例示的な実施形態において、犠牲マスク４３２により保護されていない領域内に、誘電体４３０は、ゲート誘電体１３０を形成するべくエッチバックされる。ゲート１５０及びダミーゲート１５１の両方の面も露出される。マスク４３２に対する調整は、所望であれば、１つの面のみ（例えば、ゲート電極１５０の面）を露出させるためになされ得る。
あるいは、誘電体４３０と、誘電性スペーサ１２１、ゲート誘電体１４０、及びゲートキャップ誘電体１５５のうちの少なくとも１つとの間において十分な選択性を有するエッチングは、所望であれば、ゲート電極１５０又はダミーゲート電極１５１のいずれかの露出を回避するように利用され得る。
図３に戻ると、方法３０１は、ソース及びドレイン開口部をパターニングする操作３４５を続ける。任意の既知の接触印刷及び／又はエッチング処理は、コンタクト金属化処理のための準備において、ソース及びドレイン半導体領域を露出させるように、操作３４５において利用され得る。図４Ｇに示されている例示的な実施形態において、犠牲マスク４３５（例えば、感光性マスク又はハードマスク）が、誘電性材料４３０（及びフィールドプレート誘電体１３０）の領域を保護する。誘電性材料４３０は貫通するようにエッチングされ、ソース及びドレイン領域１０７、１０８を露出させる。
図３に戻ると、方法３０１は、コンタクト金属及びフィールドプレート金属を堆積する操作３５０を続ける。所望のコンタクト金属に適した既知の任意の堆積処理が、操作３５０において利用され得る。図４Ｇに示されている例示的な実施形態において、同じ金属、同じ金属の積層体、又は同じ金属の混合が、ソース金属１１４、ドレイン金属１１５、及びフィールドプレート電極１３５として堆積される。平坦化処理は、ゲートキャップ誘電体１５５を露出させるように実行され得る。
図３の説明を完了すると、方法３０１は、これまで形成された延長型ドレイントランジスタの複数の端子を、例えば、ロジックトランジスタ、抵抗器などのような複数の他の回路要素と相互接続するバックエンド処理の実行により、操作３５５においてＩＣの完成をもって終了する。
特に、複数の延長型ドレイントランジスタ構造及び技術は、上述された実施形態のうちの１つ又は複数に適合する複数の延長型ドレイントランジスタを得る高電圧（ＨＶ）ＣＭＯＳ回路を形成するのに適応し得る。例えば、ｐ型チャネル領域と、ｎ−ドープされた延長型ドレインと、ｎ＋ドープされたソース及びドレイン領域とを有する第１ＮＭＯＳ延長型ドレインＦＥＴは、ｎ型チャネル領域と、ｐ−ドープされた延長型ドレインと、ｐ＋ドープされたソース及びドレイン領域とを含むＰＭＯＳ延長型ドレインＦＥＴを有する回路に集積されてよい。これらのＦＥＴのうちの１つ又は複数は、より僅かにドープされた深いウェル（例えば、ＮＭＯＳにおけるｎ−深いウェル、又はＰＭＯＳにおけるｐ−深いウェル）をさらに含み得る。
図５は、本発明の１つ又は複数の実施形態に係るモバイル・コンピューティング・プラットフォーム１００５及び／又はデータサーバマシン１００６が、１つ又は複数延長型ドレイントランジスタを含むＩＣ構造を用いるシステム１０００を示す。サーバマシン１００６は、例えば、ラック内に配置され、電子データ処理のために共にネットワーク接続され、例示的な実施形態においては、パッケージ化されたモノリシックＩＣ１０５０を有する多数の高性能コンピューティングプラットフォームを含む任意の商用サーバであってよい。モバイル・コンピューティング・プラットフォーム１００５は、電子データディスプレイ、電子データ処理、無線電子データ送信、又は同様のもののうちのそれぞれのために、構成される任意のポータブルデバイスであってよい。例えば、モバイル・コンピューティング・プラットフォーム１００５は、タブレット、スマートフォン、ラップトップコンピュータなどのうちのいずれかであってよく、ディスプレイスクリーン（例えば、静電容量方式、電磁誘導方式、抵抗膜方式、又は光式タッチスクリーン）、チップレベル又はパッケージレベルの集積システム１０１０、及びバッテリ１０１５を含んでよい。
拡大部１０２０に示されているように集積システム１０１０内に配置されているか、又はサーバマシン１００６内の単体のパッケージ化されたチップとしてであるかに関係なく、パッケージ化されたモノリシックＩＣ１０５０は、メモリチップ（例えば、ＲＡＭ）、又は、例えば、本明細書の他の箇所にて説明されている延長型ドレイントランジスタを用いるプロセッサチップ（例えば、マイクロプロセッサ、マルチコアマイクロプロセッサ、グラフィックスプロセッサ、又は同様のもの）を含む。モノリシックＩＣ１０５０はさらに、ボード、基板に連結され、又は、電力管理集積回路（ＰＭＩＣ）１０３０、（例えば、デジタルベースバンド及びアナログフロント端部モジュールを含むことは、送信経路上の電力増幅器及び受信経路上の低ノイズ増幅器をさらに含む）ワイドバンドＲＦ（無線）送信機及び／又は受信機（Ｔｘ／Ｒｘ）を含むＲＦ（無線）集積回路（ＲＦＩＣ）１０２５、及びこれらのコントローラ１０３５のうちの１つ又は複数と共に、システムオンチップ（ＳｏＣ）１０６０に集積されてよい。
機能的に、ＰＭＩＣ１０３０は、バッテリ電力調整、ＤＣ‐ＤＣ変換などを実行し得、それにより、バッテリ１０１５に連結された入力部を有し、複数の他の機能的なモジュールに連結された電流供給を提供する出力部を有する。さらに示されているように、例示的な実施形態において、ＲＦＩＣ１０２５は、これらに限定されるものではないが、Ｗｉ−Ｆｉ（ＩＥＥＥ８０２．１１ファミリ）、ＷｉＭＡＸ（ＩＥＥＥ８０２．１６ファミリ）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ‐ＤＯ，ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、これらの派生物、並びに、３Ｇ、４Ｇ、５Ｇ、及びそれ以降のものとして指定された任意の他の無線プロトコルを含む多数の無線規格又はプロトコルのうちのいずれかを実装するべく、アンテナ（図示せず）に連結された出力部を有する。複数の代替的な実装において、これらのボードレベルのモジュールのそれぞれは、モノリシックＩＣ１０５０のパッケージ基板に連結された複数の別個のＩＣ上、又は、モノリシックＩＣ１０５０のパッケージ基板に連結された単一のＩＣ内に集積されてよい。複数の特定の実施形態において、プロセッサＩＣ、メモリＩＣ、ＲＦＩＣ、又はＰＭＩＣのうちの少なくとも１つは、本明細書の他の箇所にて説明されている構造的な特徴のうちの１つ又は複数を有する延長型ドレインＦＥＴを組み込む回路を含む。
図６は、本開示の少なくとも一部の実装に従って配置されたコンピューティングデバイス１１００の機能ブロック図である。コンピューティングデバイス１１００は、例えば、プラットフォーム１００５又はサーバマシン１００６の内側で見付けられ得る。デバイス１１００はさらに、限定されるものではないが、本発明の１つ又は複数の実施形態に係る、延長型ドレインＦＥＴをさらに組み込み得るプロセッサ１１０４（例えば、応用プロセッサ）のような多数の構成要素をホストするマザーボード１１０２を含む。プロセッサ１１０４は、マザーボード１１０２に物理的及び／又は電気的に連結され得る。いくつかの例において、プロセッサ１１０４は、プロセッサ１１０４内にパッケージ化された集積回路ダイを含む。概して、「プロセッサ」又は「マイクロプロセッサ」という用語は、レジスタ及び／又はメモリからの電子データを処理して、その電子データを、レジスタ及び／又はメモリにさらに格納され得る他の電子データに変換する、任意のデバイス、又は、デバイスの一部を指し得る。
様々な例において、１つ又は複数の通信チップ１１０６はまた、マザーボード１１０２に物理的に及び／又は電気的に連結され得る。複数のさらなる実装において、複数の通信チップ１１０６は、プロセッサ１１０４の一部であってよい。その用途に応じて、コンピューティングデバイス１１００は、マザーボード１１０２に物理的に及び電気的に連結されてよく、連結されていなくてもよい複数の他の構成要素を含んでよい。これらの他の構成要素は、これらに限定されるものではないが、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリ、グラフィックスプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、電力増幅器、全地球測位システム（ＧＰＳ）デバイス、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラ、及び大容量記憶装置（例えば、ハードディスクドライブ、固体ドライブ（ＳＳＤ）、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）など）、又は同様のものを含む。
通信チップ１１０６は、コンピューティングデバイス１１００から／へのデータ転送のための無線通信を可能にし得る。「無線」という用語及びその派生語は、非固体媒体を介して変調された電磁放射の使用を介してデータを通信し得る複数の回路、デバイス、システム、方法、技術、通信チャネルなどを説明するのに用いられてよい。用語は、いかなるワイヤも含まない関連デバイスを示唆していないが、いくつかの実施形態においては、含まなくてよい。複数の通信チップ１１０６は、限定されるものではないが、本明細書の他の箇所において説明されているそれらを含む多数の無線規格又はプロトコルのいずれかを実装し得る。説明されているように、コンピューティングデバイス１１００は、複数の通信チップ７０６を含み得る。例えば、第１通信チップは、Ｗｉ−Ｆｉ（登録商標）及びＢｌｕｅｔｏｏｔｈ（登録商標）などの複数の近距離無線通信に専用化されてもよく、第２の通信チップは、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ（登録商標）、ＬＴＥ、Ｅｖ‐ＤＯ、及び他のものなどの複数の長距離無線通信に専用化されてもよい。
本明細書にて記述されている複数の特定の特徴が様々な実装に関連して説明されている一方、本明細書は、限定的な意味で解釈されると意図されていない。従って、本明細書にて説明されている複数の実装の様々な変更、並びに複数の他の実装は、本開示が関する技術分野の当業者にとっては明らかであるように、本開示の趣旨及び範囲内含まれるとみなされる。
本発明は、そう説明されている複数の実施形態に限定されるものではないが、添付の特許請求の範囲の範囲から逸脱することなく、変更例及び代替例が実施され得ることが、認識されるであろう。複数の上述の実施形態は、複数の特徴の特定の組み合わせを含み得る。例えば、以下の通りである。
１つ又は複数の第１実施形態において、延長型ドレイン電界効果トランジスタ（ＦＥＴ）は、半導体本体のチャネル領域上に配置されたゲート電極であって、ゲート誘電体がその間に配置された、ゲート電極を備える。延長型ドレインＦＥＴは、チャネル領域の第１側面上に配置された半導体本体のソース領域に連結されたソースコンタクト金属を含む。延長型ドレインＦＥＴは、チャネル領域の第２側面上に配置された半導体本体のドレイン領域に連結されたドレインコンタクト金属を含む。延長型ドレインＦＥＴは、チャネル領域とドレイン領域との間において、半導体本体におけるドープされた延長型ドレイン領域上に配置されたフィールドプレート電極を含む。延長型ドレインＦＥＴは、フィールドプレート電極と、延長型ドレイン領域との間に配置され、ドレインコンタクト金属よりもゲート電極の近くに配置されたフィールドプレート誘電体を含む。
複数の第１実施形態に関連して、ソースコンタクト金属は、ゲート電極の横方向長さの少なくとも２倍の長さでドレインコンタクト金属と離間される。フィールドプレート誘電体は、ゲート誘電体より大きい等価酸化膜厚（ＥＯＴ）を有する。フィールドプレート誘電体は、少なくともゲート電極の１倍の横方向長さでドレインコンタクト金属と離間される。
直前の実施形態に関連して、延長型ドレインＦＥＴは、ゲート電極から電気的に分離され、ゲート電極と実質的に同じ横方向長さを有するダミーゲート電極をさらに含み、ダミーゲート電極は、延長型ドレイン領域上に、かつ、ゲート電極とドレインコンタクトとの間に配置された。フィールドプレート電極は、ゲート電極とダミーゲート電極との間に配置された。フィールドプレート電極は、ゲート電極、ダミーゲート電極、又はソースコンタクト金属のうちの少なくとも１つに電気的に連結される。
直前の実施形態に関連して、フィールドプレート電極は、ゲート電極に物理的接触する。フィールドプレート電極は、ゲート電極とダミーゲート電極とに物理的接触する。
上の実施形態に関連して、フィールドプレート電極の上面は、ソース及びドレインコンタクトの両方の上面と実質的に平面的である。
直前の実施形態に関連して、フィールドプレート電極は、ソース及びドレインコンタクトの両方と同じ組成を有する。
上の実施形態に関連して、ソースコンタクト金属及びドレインコンタクト金属は、実質的に同じ横方向の接触長さを有し、コンタクト金属ピッチを画定し、フィールドプレート誘電体の横方向長さは、接触長さと実質的に等しく、接触ピッチの半分のピッチで配置される。
複数の第１実施形態に関連して、延長型ドレインＦＥＴは、ドープされた延長型ドレイン領域と、相補的にドープされた半導体との間に配置された半導体本体の深くドープされたウェルをさらに含み、深くドープされたウェルは、ドレイン‐本体間の静電容量を低減させるようドープされる。
直前の実施形態に関連して、深くドープされたウェルは、ドープされた延長型ドレイン領域と同じ有効な導電型にドープされたものであるが、ドープされた延長型ドレイン領域より低い有効な不純物濃度までドープされたものである。
上の実施形態に関連して、半導体本体は、半導体基板から延長する非平面構造であり、深くドープされたウェルは、非平面構造と基板との接合部分に配置される。
１つ又は複数の第２実施形態において、延長型ドレイン電界効果トランジスタ（ＦＥＴ）は、半導体本体のチャネル領域上に配置されたゲート電極であって、ゲート誘電体がその間に配置された、ゲート電極を備える。延長型ドレインＦＥＴは、チャネル領域の第１側面上に配置された半導体本体のソース領域に連結されたソースコンタクト金属をさらに含む。延長型ドレインＦＥＴは、チャネル領域の第２側面上に配置された半導体本体のドレイン領域に連結されたドレインコンタクト金属をさらに含む。延長型ドレインＦＥＴは、チャネル領域とドレイン領域との間において、半導体本体におけるドープされた延長型ドレイン領域上に配置されたフィールドプレート電極をさらに含む。延長型ドレインＦＥＴは、フィールドプレート電極と延長型ドレイン領域との間において配置されたフィールドプレート誘電体をさらに含む。延長型ドレインＦＥＴは、延長型ドレイン領域と、相補的にドープされた半導体との間に配置された、半導体本体のドープされた深いウェルをさらに含み、深いウェルは、ドレイン‐本体間の静電容量を低減させるようにドープされる。
複数の第２実施形態に関連して、深いウェルは、延長型ドレイン領域と同じ有効な導電型にドープされたものであるが、延長型ドレイン領域より低い有効な不純物濃度までドープされたものである。
複数の第２実施形態に関連して、フィールドプレート誘電体は、ゲート誘電体より大きい等価酸化膜厚（ＥＯＴ）を有する。第２実施形態に関連して、フィールドプレート誘電体は、ゲート電極との距離より大きい距離で、ゲートドレインコンタクト金属と横方向において離間される。
１つ又は複数の第３実施形態において、延長型ドレイン電界効果トランジスタ（ＦＥＴ）を製造する方法は、基板上に配置される半導体本体内にドープされた延長型ドレイン領域を形成する段階を備える。方法は、半導体本体内にソース領域とドレイン領域とを形成する段階であって、ソース及びドレイン領域は、チャネル領域と、少なくとも延長型ドレイン領域の一部とにより、分離される、段階をさらに備える。方法は、延長型ドレイン領域の一部上とチャネル領域上に配置されるゲート誘電体を形成する段階をさらに備える。方法は、ゲート誘電体上に配置されるゲート電極を形成する段階をさらに備える。方法は、チャネル領域とドレイン領域との間において、延長型ドレイン領域上にフィールドプレート誘電体を、ドレイン領域よりもゲート電極の近くに形成する段階をさらに備える。方法は、フィールドプレート誘電体上にフィールドプレート電極を形成する段階をさらに備える。方法は、ソース及びドレイン領域上に複数の金属コンタクトを形成する段階をさらに備える。
複数の第３実施形態に関連して、ドレイン領域よりゲート電極の近くに延長型ドレインＦＥＴを製造する方法は、延長型ドレイン領域の一部上にダミーゲート誘電体を形成する段階と、ダミーゲート誘電体上にダミーゲート電極を形成する段階と、ゲート電極とダミーゲート電極との間におけるスペースに低誘電率の誘電性材料を堆積する段階とをさらに備える。フィールドプレート電極を形成する段階は、低誘電率の誘電体上に金属を堆積する段階をさらに含む。
直前の実施形態に関連して、低誘電率の誘電性材料を堆積する段階は、ソース及びドレイン領域上に低誘電率の誘電体を堆積する段階をさらに含む。フィールドプレート誘電体を形成する段階は、ゲート電極とダミーゲート電極との間において低誘電率の誘電性材料を、ゲート誘電体の等価酸化膜厚（ＥＯＴ）より大きい等価酸化膜厚にリセス加工する段階をさらに含む。ソース及びドレイン領域上に複数の金属コンタクトを形成する段階は、ソース及びドレイン領域上における低誘電率の誘電性材料を、ゲート電極とダミーゲート電極との間に配置された低誘電率の誘電性材料に選択的に除去する段階と、ソース及びドレイン領域上にコンタクト金属を堆積する段階とをさらに含む。フィールドプレート電極を形成する段階は、ゲート電極とダミーゲート電極との間において低誘電率の誘電性材料上にコンタクト金属を堆積する段階をさらに含む。
複数の第３実施形態に関連して、方法は、ゲート電極及びダミーゲート電極のうちの少なくとも１つの一部を露出させるべく、ゲート電極とダミーゲート電極との間における低誘電率の誘電性材料をリセス加工する段階とをさらに備え、低誘電率の誘電体上に金属を堆積する段階は、ゲート電極及びダミーゲート電極のうちの少なくとも１つの露出された一部に接触する金属を堆積する段階をさらに含む。
上述の実施形態において、延長型ドレイン領域より深い深さまで不純物種を注入する段階によって、基板上に配置された半導体本体内において延長型ドレイン領域下にドープされた深いウェルを形成する段階が備えられる。
直前の実施形態に関連して、不純物種を注入する段階は、延長型ドレイン領域と同じ種を堆積するが、延長型ドレイン領域より低い有効な不純物濃度まで堆積する段階をさらに含む。
複数の第３実施形態に関連して、方法は、基板の非平面延長部に半導体本体を形成する段階をさらに備える。ゲート電極とダミーゲート電極とを形成する段階は、第１犠牲ゲート構造をゲート誘電体に置換する段階であって、ゲート電極はゲート誘電体上にあり、第１誘電性キャップはゲート誘電体上にある、段階をさらに含む。ゲート電極とダミーゲート電極とを形成する段階は、第２犠牲ゲート構造をダミーゲート誘電体に置換する段階であって、ダミーゲート電極はダミーゲート誘電体上にあり、第２誘電性キャップはダミーゲート誘電体上にある、段階をさらに含む。フィールドプレート誘電体を形成する段階は、ゲート電極とダミーゲート電極との間に低誘電率の誘電体を、第１及び第２誘電性キャップより下となる高さまでリセス加工する段階をさらに含む。フィールドプレート電極を形成する段階は、ゲート電極とダミーゲート電極との間のリセス加工を埋め戻す段階をさらに含む。
１つ又は複数の第４実施形態において、システムオンチップ（ＳＯＣ）は、プロセッサ論理回路と、プロセッサ論理回路に連結されるメモリ回路と、プロセッサ論理回路に連結され、無線送信回路及び無線受信機回路を含むＲＦ回路と、ＤＣ電源を受信する入力部、及びプロセッサ論理回路、メモリ回路、又はＲＦ回路のうちの少なくとも１つに連結される出力部を有する電力管理回路とを備える。ＲＦ回路又は電力管理回路のうちの少なくとも１つは、半導体本体のチャネル領域上に配置されたゲート電極であって、ゲート誘電体がその間に配置された、ゲート電極をさらに含む延長型ドレイン電界効果トランジスタ（ＦＥＴ）を有する。延長型ドレインＦＥＴは、チャネル領域の第１側面上に配置された半導体本体のソース領域に連結されたソースコンタクト金属をさらに含む。延長型ドレインＦＥＴは、チャネル領域の第２側面上に配置された半導体本体のドレイン領域に連結されたドレインコンタクト金属をさらに含む。延長型ドレインＦＥＴは、チャネル領域とドレイン領域との間において、半導体本体におけるドープされた延長型ドレイン領域上に配置されたフィールドプレート電極をさらに含む。延長型ドレインＦＥＴは、フィールドプレート電極と延長型ドレイン領域との間に配置され、ドレインコンタクト金属よりもゲート電極の近くに配置されたフィールドプレート誘電体をさらに含む。
複数の第４実施形態に関連して、延長型ドレインＦＥＴは、延長型ドレイン領域と、相補的にドープされた半導体との間に配置された半導体本体のドープされた深いウェルをさらに含み、深いウェルは、延長型ドレイン領域より低い不純物濃度までドープされる。
複数の第４実施形態に関連して、ＳｏＣは、上の複数の第１実施形態のうちのいずれかの延長型ドレインＦＥＴを含む。
しかしながら、複数の上述の実施形態は、この関連に限定されるものではなく、様々な実装においては、複数の上述の実施形態は、複数のそのような特徴のサブセットのみを行うこと、複数のそのような特徴の異なる順序を行うこと、複数のそのような特徴の異なる組み合わせを行うこと、及び／又は、明示的に列挙されたそれらの特徴より複数の追加的な特徴を行うことを含んでよい。従って、本発明の範囲は、添付の特許請求の範囲を参照し、そのような特許請求の範囲が受けるのと同等の全範囲に沿って、発明の範囲が決定されるべきである。

Claims (22)

  1. 延長型ドレイン電界効果トランジスタ（延長型ドレインＦＥＴ）であって、
    半導体本体のチャネル領域上に配置されたゲート電極であって、ゲート誘電体がチャネル領域とゲート電極との間に配置された、ゲート電極と、
    前記チャネル領域の第１側面上に配置された前記半導体本体のソース領域に連結されたソースコンタクト金属と、
    前記チャネル領域の第２側面上に配置された前記半導体本体のドレイン領域に連結されたドレインコンタクト金属と、
    前記チャネル領域と前記ドレイン領域との間において、前記半導体本体の延長型ドレイン領域上に配置されたフィールドプレート電極と、
    前記フィールドプレート電極と前記延長型ドレイン領域との間に配置され、前記ドレインコンタクト金属よりも前記ゲート電極の近くに配置されたフィールドプレート誘電体と
    を備え、
    前記ソースコンタクト金属及び前記ドレインコンタクト金属は、同じ横方向の接触長さを有し、
    前記フィールドプレート誘電体の横方向長さは、前記ソースコンタクト金属及び前記ドレインコンタクト金属の前記横方向の接触長さと等しい、
    延長型ドレインＦＥＴ。
  2. 前記ソースコンタクト金属は、少なくとも前記ゲート電極の２倍の横方向長さで、前記ドレインコンタクト金属と離間され、
    前記フィールドプレート誘電体は、前記ゲート誘電体より大きい等価酸化膜厚（ＥＯＴ）を有し、
    前記フィールドプレート誘電体は、少なくともゲート電極の１倍の横方向長さで、前記ドレインコンタクト金属と離間される、
    請求項１に記載の延長型ドレインＦＥＴ。
  3. 前記ゲート電極から電気的に分離され、前記ゲート電極と同じ横方向長さを有するダミーゲート電極であって、前記延長型ドレイン領域上に配置され、前記ゲート電極と前記ドレインコンタクト金属との間に配置されたダミーゲート電極
    をさらに備え、
    前記フィールドプレート電極は、前記ゲート電極と前記ダミーゲート電極との間に配置され、
    前記フィールドプレート電極は、前記ゲート電極、前記ダミーゲート電極、又は前記ソースコンタクト金属のうちの少なくとも１つに電気的に連結される、
    請求項２に記載の延長型ドレインＦＥＴ。
  4. 前記フィールドプレート電極は、前記ゲート電極に物理的接触し、又は、
    前記フィールドプレート電極は、前記ゲート電極と前記ダミーゲート電極とに物理的接触する、
    請求項３に記載の延長型ドレインＦＥＴ。
  5. 前記フィールドプレート電極の上面が、前記ソースコンタクト金属及び前記ドレインコンタクト金属の両方の上面と平面的である、請求項３又は４に記載の延長型ドレインＦＥＴ。
  6. 前記フィールドプレート電極は、前記ソースコンタクト金属及び前記ドレインコンタクト金属の両方と同じ組成を有する、請求項５に記載の延長型ドレインＦＥＴ。
  7. 前記ソースコンタクト金属及び前記ドレインコンタクト金属は、コンタクト金属ピッチを画定し、
    前記フィールドプレート誘電体は、前記コンタクト金属ピッチの半分のピッチで配置される、
    請求項３から６のいずれか一項に記載の延長型ドレインＦＥＴ。
  8. 前記延長型ドレイン領域と、相補的にドープされた半導体との間に配置された前記半導体本体におけるドープされた深いウェルであって、ドレイン‐本体間の静電容量を低減するようにドープされた深いウェル
    をさらに備える請求項１から７のいずれか一項に記載の延長型ドレインＦＥＴ。
  9. 前記深いウェルは、前記延長型ドレイン領域と同じ有効な導電型にドープされたものであるが、前記延長型ドレイン領域より低い有効な不純物濃度までドープされたものである、請求項８に記載の延長型ドレインＦＥＴ。
  10. 前記半導体本体は、半導体基板から延長する非平面構造であり、前記深いウェルは、前記非平面構造と基板との接合部分に配置された、請求項８又は９に記載の延長型ドレインＦＥＴ。
  11. 延長型ドレイン電界効果トランジスタ（延長型ドレインＦＥＴ）であって、
    半導体本体のチャネル領域上に配置されたゲート電極であって、ゲート誘電体がその間に配置された、ゲート電極と、
    前記チャネル領域の第１側面上に配置された前記半導体本体のソース領域に連結されたソースコンタクト金属と、
    前記チャネル領域の第２側面上に配置された前記半導体本体のドレイン領域に連結されたドレインコンタクト金属と
    前記チャネル領域と前記ドレイン領域との間において前記半導体本体におけるドープされた延長型ドレイン領域上に配置されたフィールドプレート電極と、
    前記フィールドプレート電極と前記延長型ドレイン領域との間に配置されたフィールドプレート誘電体と
    前記延長型ドレイン領域と、相補的にドープされた半導体との間に配置された前記半導体本体におけるドープされた深いウェルであって、ドレイン‐本体間の静電容量を低減するようにドープされた深いウェルと
    を備え、
    前記延長型ドレイン領域は、前記ドレイン領域の横方向長さ全体を覆い、
    前記深いウェルは、前記延長型ドレイン領域と同じ有効な導電型にドープされたものであるが、前記延長型ドレイン領域より低い有効な不純物濃度までドープされたものであり、前記延長型ドレイン領域の横方向長さ全体を覆い、
    前記ドレイン領域、前記延長型ドレイン領域、および前記深いウェルは、前記半導体本体の側面まで達する
    延長型ドレインＦＥＴ。
  12. 前記フィールドプレート誘電体は、前記ゲート誘電体より大きい等価酸化膜厚（ＥＯＴ）を有し、
    前記フィールドプレート誘電体は、前記ゲート電極との距離より大きい距離で、前記ドレインコンタクト金属と横方向において離間される、
    請求項１１に記載の延長型ドレインＦＥＴ。
  13. 延長型ドレイン電界効果トランジスタ（延長型ドレインＦＥＴ）を製造する方法であって、前記方法は、
    基板上に配置された半導体本体内に、ドープされた延長型ドレイン領域を形成する段階と、
    前記半導体本体内に、ソース領域とドレイン領域とを形成する段階であって、前記ソース領域及び前記ドレイン領域は、チャネル領域と前記延長型ドレイン領域の少なくとも一部により分離される、段階と、
    前記延長型ドレイン領域の一部上及び前記チャネル領域上に配置されるゲート誘電体を形成する段階と、
    前記ゲート誘電体上に配置されるゲート電極を形成する段階と、
    前記チャネル領域と前記ドレイン領域との間において、前記ドレイン領域よりも前記ゲート電極の近くに、前記延長型ドレイン領域上にフィールドプレート誘電体を形成する段階と、
    前記フィールドプレート誘電体上にフィールドプレート電極を形成する段階と、
    前記ソース領域及び前記ドレイン領域上に、複数の金属コンタクトを形成する段階と
    を備え、
    前記複数の金属コンタクトは、前記フィールドプレート誘電体の横方向長さと等しい、同じ横方向の接触長さを有する、
    方法。
  14. 前記ドレイン領域よりも前記ゲート電極の近くに、前記フィールドプレート誘電体を前記延長型ドレイン領域上に形成する段階は、
    前記延長型ドレイン領域の一部上にダミーゲート誘電体を形成する段階と、
    前記ダミーゲート誘電体上にダミーゲート電極を形成する段階と、
    前記ゲート電極と前記ダミーゲート電極との間におけるスペースに低誘電率の誘電性材料を堆積する段階とをさらに含み、
    前記フィールドプレート電極を形成する段階は、前記低誘電率の誘電性材料上に金属を堆積する段階をさらに含む、
    請求項１３に記載の方法。
  15. 延長型ドレイン電界効果トランジスタ（延長型ドレインＦＥＴ）を製造する方法であって、前記方法は、
    基板上に配置された半導体本体内に、ドープされた延長型ドレイン領域を形成する段階と、
    前記半導体本体内に、ソース領域とドレイン領域とを形成する段階であって、前記ソース領域及び前記ドレイン領域は、チャネル領域と前記延長型ドレイン領域の少なくとも一部により分離される、段階と、
    前記延長型ドレイン領域の一部上及び前記チャネル領域上に配置されるゲート誘電体を形成する段階と、
    前記ゲート誘電体上に配置されるゲート電極を形成する段階と、
    前記チャネル領域と前記ドレイン領域との間において、前記ドレイン領域よりも前記ゲート電極の近くに、前記延長型ドレイン領域上にフィールドプレート誘電体を形成する段階と、
    前記フィールドプレート誘電体上にフィールドプレート電極を形成する段階と、
    前記ソース領域及び前記ドレイン領域上に、複数の金属コンタクトを形成する段階と
    を備え、
    前記ドレイン領域よりも前記ゲート電極の近くに、前記フィールドプレート誘電体を前記延長型ドレイン領域上に形成する段階は、
    前記延長型ドレイン領域の一部上にダミーゲート誘電体を形成する段階と、
    前記ダミーゲート誘電体上にダミーゲート電極を形成する段階と、
    前記ゲート電極と前記ダミーゲート電極との間におけるスペースに低誘電率の誘電性材料を堆積する段階とをさらに含み、
    前記フィールドプレート電極を形成する段階は、前記低誘電率の誘電性材料上に金属を堆積する段階をさらに含む、
    方法。
  16. 前記低誘電率の誘電性材料を堆積する段階は、前記ソース領域及び前記ドレイン領域上に前記低誘電率の誘電性材料を堆積する段階をさらに含み、
    前記フィールドプレート誘電体を形成する段階は、前記ゲート電極と前記ダミーゲート電極との間において、前記低誘電率の誘電性材料を、前記ゲート誘電体の等価酸化膜厚（ＥＯＴ）より大きい等価酸化膜厚（ＥＯＴ）までリセス加工する段階をさらに含み、
    前記ソース領域及び前記ドレイン領域上に複数の金属コンタクトを形成する前記段階は、
    前記ソース領域及び前記ドレイン領域上の前記低誘電率の誘電性材料を、前記ゲート電極と前記ダミーゲート電極との間に配置された前記低誘電率の誘電性材料に対して、選択的に除去する段階と、前記ソース領域及び前記ドレイン領域上にコンタクト金属を堆積する段階とをさらに含み、
    前記フィールドプレート電極を形成する段階は、前記ゲート電極と前記ダミーゲート電極との間において、前記低誘電率の誘電性材料上に前記コンタクト金属を堆積する段階をさらに含む、
    請求項１４または１５に記載の方法。
  17. 前記方法は、前記ゲート電極及び前記ダミーゲート電極のうちの少なくとも１つの一部を露出させるべく、前記ゲート電極と前記ダミーゲート電極との間において前記低誘電率の誘電性材料をリセス加工する段階をさらに備え、
    前記低誘電率の誘電性材料上に前記金属を堆積する段階は、前記ゲート電極及び前記ダミーゲート電極のうちの少なくとも１つの前記露出された一部に接触する前記金属を堆積する段階をさらに含む、
    請求項１４または１５に記載の方法。
  18. 前記延長型ドレイン領域より深い深さまで不純物種を注入する段階によって、基板上に配置された半導体本体内に、前記延長型ドレイン領域の下にドープされた深いウェルを形成する段階を
    さらに備える請求項１３から１７のいずれか一項に記載の方法。
  19. 前記不純物種を注入する段階は、前記延長型ドレイン領域における種と同じ種を堆積するが、前記延長型ドレイン領域より低い有効な不純物濃度まで堆積する段階をさらに含む、請求項１８に記載の方法。
  20. 前記基板の非平面延長部に前記半導体本体を形成する段階をさらに備え、
    前記ゲート電極及び前記ダミーゲート電極を形成する段階は、第１犠牲ゲート構造を前記ゲート誘電体に置換する段階であって、前記ゲート電極は前記ゲート誘電体上にあり、第１誘電性キャップは前記ゲート誘電体上にある、段階と、
    第２犠牲ゲート構造を前記ダミーゲート誘電体に置換する段階であって、前記ダミーゲート電極は前記ダミーゲート誘電体上にあり、第２誘電性キャップは前記ダミーゲート誘電体上にある、段階とをさらに含み、
    前記フィールドプレート誘電体を形成する段階は、前記ゲート電極と前記ダミーゲート電極との間において、前記低誘電率の誘電性材料を、前記第１誘電性キャップ及び前記第２誘電性キャップより下となる高さまでリセス加工する段階をさらに含み、
    前記フィールドプレート電極を形成する段階は、前記ゲート電極と前記ダミーゲート電極との間における前記リセス加工を埋め戻す段階をさらに含む、
    請求項１４または１５に記載の方法。
  21. システムオンチップ（ＳＯＣ）であって、
    プロセッサ論理回路と、
    前記プロセッサ論理回路に連結されるメモリ回路と、
    前記プロセッサ論理回路と連結され、無線送信回路及び無線受信機回路を有するＲＦ回路と、
    ＤＣ電源を受信する入力部と、前記プロセッサ論理回路、前記メモリ回路、又は前記ＲＦ回路のうちの少なくとも１つに連結される出力部とを有する電力管理回路と
    を備え、
    前記ＲＦ回路又は前記電力管理回路のうちの少なくとも１つは、請求項１から１２のいずれか一項に記載の延長型ドレイン電界効果トランジスタ（延長型ドレインＦＥＴ）を有する、
    ＳＯＣ。
  22. 前記延長型ドレインＦＥＴは、前記半導体本体において、前記延長型ドレイン領域と、相補的にドープされた半導体との間に配置されたドープされた深いウェルであって、前記延長型ドレイン領域より低い不純物濃度までドープされた深いウェルをさらに含む、請求項２１に記載のＳＯＣ。
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