KR20170016326A - 고전압 전계효과 트랜지스터들을 위한 확장된-드레인 구조체 - Google Patents

고전압 전계효과 트랜지스터들을 위한 확장된-드레인 구조체 Download PDF

Info

Publication number
KR20170016326A
KR20170016326A KR1020167031353A KR20167031353A KR20170016326A KR 20170016326 A KR20170016326 A KR 20170016326A KR 1020167031353 A KR1020167031353 A KR 1020167031353A KR 20167031353 A KR20167031353 A KR 20167031353A KR 20170016326 A KR20170016326 A KR 20170016326A
Authority
KR
South Korea
Prior art keywords
drain
gate electrode
extended
dielectric
field plate
Prior art date
Application number
KR1020167031353A
Other languages
English (en)
Other versions
KR102218366B1 (ko
Inventor
니디 니디
치아-홍 잔
왈리드 하페즈
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20170016326A publication Critical patent/KR20170016326A/ko
Application granted granted Critical
Publication of KR102218366B1 publication Critical patent/KR102218366B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

확장된-드레인 구조체들을 가진 평면 및 비-평면 전계효과 트랜지스터들, 및 그런 구조체들을 제조하는 기술들. 실시예에서, 필드 플레이트 전극은 확장된-드레인 위에 배치되고, 이들 사이에 필드 플레이트 유전체가 있다. 필드 플레이트는 트랜지스터 게이트보다 트랜지스터 드레인으로부터 더 멀리 배치된다. 추가 실시예에서, 확장된-드레인 트랜지스터는 필드 플레이트의 대략 2배의 피치에서의 소스 및 드레인 콘택 금속, 및 소스 및/또는 드레인 콘택 금속을 갖는다. 추가 실시예에서, 게이트 유전체와는 별개의 격리 유전체는 확장된-드레인과 필드 플레이트 사이에 배치된다. 추가 실시예에서, 필드 플레이트는 상부 레벨 상호접속을 요구함이 없이 트랜지스터 게이트 전극 또는 더미 게이트 전극 중 하나 이상에 직접 결합될 수 있다. 실시예에서, 디프 웰 임플란트(deep well implant)는 저농도로 도핑 확장된-드레인과 기판 사이에 배치되어, 드레인-바디 접합 커패시턴스를 감소시키고 트랜지스터 성능을 향상시킬 수 있다.

Description

고전압 전계효과 트랜지스터들을 위한 확장된-드레인 구조체{EXTENDED-DRAIN STRUCTURES FOR HIGH VOLTAGE FIELD EFFECT TRANSISTORS}
본 발명의 실시예들은 일반적으로 모놀리식 집적회로들(ICs)의 제조에 관한 것으로, 더 구체적으로 고전압 트랜지스터들을 위한 확장된-드레인 구조체들에 관한 것이다.
모놀리식 IC들은 기판 위에 제조되는, 저항기들과 같은 다수의 수동 디바이스, 금속-산화물-반도체 전계효과 트랜지스터(metal-oxide-semiconductor field-effect transistor)(MOSFET)들과 같은 다수의 능동 디바이스 등을 일반적으로 포함한다. 현재의 SoC(system on chip) 기술들은 무어의 법칙에 따라 성능 및 면적 스케일링을 제공하기 위해 FET 게이트 길이(Lg)를 공격적으로 스케일링하는 것에 중점을 둔다.
측방향 스케일링의 하나의 부작용은 낮은 누설전류 및 고전압 디바이스들 - 이들 양자는 SoC 애플리케이션에서 중요함 - 에 대한 지원이 최소 설계-규칙(공칭) 로직 트랜지스터의 아키텍처를 벗어나는 고전압 트랜지스터의 아키텍처에 기인하여 매우 어렵게 된다는 것이다. 측방향 스케일링은 또한, 게이트-콘택 간격(gate-contact spacing)을 감소시키고, 피크 전계를 증가시키며, 트랜지스터의 고전압 오퍼레이팅 윈도(operating window)를 추가로 감소시킨다.
일부 트랜지스터가 더 큰 게이트-드레인 간격을 가질 수 있고/있거나 주어진 게이트-드레인 분리를 위한 더 높은 항복 전압에 견딜 수 있는 디바이스 아키텍처는 복잡한 모노리식 SOC IC 설계에 유리하다.
본 명세서에 기술된 내용은 첨부 도면들에 제한이 아니라 예로서 도시되어 있다. 도시의 간결함 및 명확함을 위해, 도면에 도시된 요소들은 반드시 일정한 비율로 그려지지 않는다. 예컨대, 일부 요소들의 치수는 명확함을 위해 다른 요소들에 비해 과장될 수 있다. 또한, 적절하다고 여겨지는 곳에서는, 참조 부호들이 대응하는 또는 유사한 구성요소들을 나타내기 위해 도면들 중에서 반복되었다.
도 1a는 실시예에 따른 확장된-드레인을 가진 평면 트랜지스터의 등각 투영도이다;
도 1b 및 1c는 실시예에 따른 확장된-드레인을 가진 비-평면 트랜지스터들의 등각 투영도들이다;
도 2a, 2b 및 2c는 실시예에 따른 확장된-드레인 구조체들을 가진 트랜지스터들의 단면도들이다;
도 3은 실시예에 따른 확장된-드레인을 갖는 트랜지스터를 형성하는 방법을 설명하는 흐름도이다;
도 4a, 4b, 4c, 4d, 4e, 4f, 4g 및 4h는, 실시예에 따른, 도 3에 예시된 방법에서의 선택된 단계들이 수행됨에 따라 전개되는 확장된-드레인 구조체를 갖는 트랜지스터의 단면도들이다;
도 5는 본 발명의 실시예들에 따른, 확장된-드레인 구조체를 갖는 트랜지스터를 포함하는 IC 구조체를 이용하는 모바일 컴퓨팅 플랫폼 및 데이터 서버 머신을 예시한다;
도 6은 본 발명의 실시예에 따른, 전자 컴퓨팅 디바이스의 기능 블록도이다.
하나 이상의 실시예는 첨부된 도면들을 참조하여 기술된다. 특정 구성들 및 배열들이 상세히 도시되고 논의되지만, 이는 단지 예시의 목적으로 행해진 것임을 이해해야 한다. 관련 기술의 통상의 기술자라면 본 설명의 사상 및 범위로부터 벗어나지 않고 다른 구성들 및 배열들이 가능하다는 것을 인식할 것이다. 본 명세서에 기술된 기술들 및/또는 배열들이 본 명세서에 상세히 기술된 것과는 다른 다양한 다른 시스템들 및 애플리케이션들에 이용될 수 있음은 관련 기술의 통상의 기술자에게 명백할 것이다.
하기의 상세한 설명은 본 명세서의 일부를 형성하고 예시적 실시예들을 도시하는 첨부 도면을 참조한다. 또한, 다른 실시예들이 활용될 수 있고, 청구된 발명 대상의 범위로부터 벗어나지 않으면서 구조적 및/또는 논리적 변경들이 이루어질 수 있다는 것을 이해해야 한다. 예를 들어, 위, 아래, 상부, 하부 등의 방향들 및 참조들은 단지 도면들에서의 피처들의 설명을 용이하게 하기 위해 사용될 수 있다는 점을 또한 유의해야 한다. 따라서, 하기의 상세한 설명은 제한적인 의미로 받아들여서는 안 되며, 청구된 발명 대상의 범위는 오로지 첨부된 청구항들 및 그들의 균등물에 의해서만 정의된다.
하기의 설명에서, 다수의 상세가 제시된다. 그렇지만, 본 발명이 이러한 구체적인 상세 없이 실시될 수 있다는 것은 본 기술분야의 통상의 기술자에게는 명백할 것이다. 일부 경우에, 잘 알려진 방법들 및 디바이스들은 본 발명을 모호하게 하는 것을 회피하기 위해, 상세하게 보다는 블록도 형태로 도시된다. 본 명세서 전체에서 "실시예" 또는 "일 실시예"에 대한 지칭은 실시예와 함께 설명된 특정한 피처, 구조, 기능 또는 특성이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반의 다양한 곳에서 구문 "실시예에서" 또는 "일 실시예에서"의 출현은 반드시 본 발명의 동일 실시예를 지칭하는 것은 아니다. 또한, 특정한 피처, 구조, 기능 또는 특성은 하나 이상의 실시예에서 임의의 적절한 방식으로 결합될 수 있다. 예를 들어, 제1 실시예는 제2 실시예와 결합될 수 있으며, 어디에서든 2개의 실시예와 연관된 특정 피처들, 구조들, 기능들 또는 특성들은 서로 배타적이지 않다.
본 발명의 설명 및 첨부된 특허청구범위에서 사용될 때, 단수 형태들("한(a)", "하나의(an)", "그 하나의(the)")은, 문맥상 명확하게 달리 표시하지 않는 한, 복수 형태도 포함하는 것을 의도한 것이다. 본 명세서에서 사용되는 바와 같은 용어 "및/또는"은 연관된 열거 항목들 중 하나 이상의 임의 및 모든 가능한 조합들을 지칭하고 포함한다는 것도 이해될 것이다.
용어 "결합된(coupled)" 및 "접속된(connected)"은, 이들의 파생어와 함께, 본 명세서에서 컴포넌트들 간의 기능적 또는 구조적 관계들을 설명하는데 사용될 수 있다. 이 용어들은 서로 동의어로 의도된 것이 아님을 이해해야 한다. 오히려, 특별한 실시예들에서, "접속된"은 2개 이상의 요소가 서로 직접 물리적, 광학적, 또는 전기적으로 접촉하고 있음을 나타내는데 사용될 수 있다. "결합된"은 2개 이상의 요소가 서로 직접적으로 또는 간접적으로(이들 사이에 다른 개재하는 요소들을 가짐) 물리적, 광학적, 또는 전기적 접촉하는 것, 및/또는 2개 이상의 요소가 (예를 들어, 인과 관계에서와 같이) 서로 상호작용하거나 협력하는 것을 나타내는데 이용될 수 있다.
본 명세서에 사용되는 "위에(over)", "아래에(under)", "사이에(between)" 및 "상에(on)"라는 용어들은, 그러한 물리적인 관계가 주목할 만한 경우에 다른 컴포넌트들 또는 재료들에 대한 하나의 컴포넌트 또는 재료의 상대적인 위치를 지칭한다. 예로서, 재료들의 맥락에서, 다른 재료 위에 또는 아래에 배치된 하나의 재료 또는 재료는 직접 접촉할 수 있거나, 하나 이상의 개재 재료를 가질 수 있다. 또한, 2개의 재료 사이에 배치된 하나의 재료 또는 재료들은 2개의 층과 직접 접촉할 수 있거나, 하나 이상의 개재 층을 가질 수 있다. 이와 대조적으로, 제2 재료/재료 "상의" 제1 재료 또는 재료는 제2 재료/재료와 직접 접촉한다. 컴포넌트 어셈블리들의 맥락에서 유사한 차이들이 만들어질 것이다.
상세한 설명 및 특허청구범위 전체에 걸쳐 사용되는 바와 같이, 용어 "중 적어도 하나" 또는 "중 하나 이상"에 의해 결합되는 항목들의 목록은 임의의 조합의 열거된 항목들을 의미할 수 있다. 예를 들어, "A, B 또는 C 중 적어도 하나"의 문구는 A; B; C; A 및 B; A 및 C; B 및 C; 또는 A, B 및 C를 의미할 수 있다.
확장된-드레인 구조체들을 가진 평면 및 비-평면 전계효과 트랜지스터들, 및 그런 구조체들을 제조하는 기술들이 본 명세서에 기술된다. 실시예에서, 필드 플레이트 전극은 확장된-드레인 위에 배치된다. 필드 플레이트 전극과 확장된-드레인 사이의 측방향에 있는 필드 플레이트 유전체는 트랜지스터 게이트보다 트랜지스터 드레인으로부터 더 멀리 배치된다. 추가 실시예에서, 확장된-드레인 트랜지스터는 최소 콘택 금속 피치의 두 배에서 소스 및 드레인 콘택 금속을 가지며, 필드 플레이트는 소스 및 드레인 콘택 금속과 관련된 최소 콘택 금속 피치에 배치된다. 다시 말해서, 소스 콘택은 게이트 전극과 관련된 최소 콘택 금속 피치에 있을 수 있는 반면, 드레인 콘택은 최소 콘택 피치의 두 배에 있고, 필드 플레이트는 소스 콘택 반대편의 게이트 전극의 측면 상의 최소 콘택 금속 피치에 배치된다. 추가 실시예에서, 게이트 유전체와는 별개의 격리 유전체는 확장된-드레인과 필드 플레이트 사이에 배치되어, 확장된-드레인 내의 원하는 전계 강도를 설정한다. 추가 실시예에서, 필드 플레이트는 상부 레벨 상호접속을 요구함이 없이 트랜지스터 게이트 전극 또는 더미 게이트 전극 중 하나 이상에 직접 접속될 수 있다. 실시예에서, 디프 웰 임플란트(deep well implant)는 도핑된 확장된-드레인과 기판 사이에 배치되어, 드레인-바디 접합 커패시턴스를 감소시키고 트랜지스터 성능을 향상시킬 수 있다.
실시예에서, 트랜지스터는 확장된-드레인 영역 위에 배치된 필드 플레이트 전극을 포함한다. 필드 플레이트 전극과 확장된-드레인 영역 사이에는 필드 플레이트 유전체가 있으며, 이것은 드레인 전극보다 게이트 전극에 더 가깝게 배치된다. 이 위치에서 필드 플레이트 구조체를 갖는 고전압 디바이스에 대해, 게이트 전극의 드레인 에지에서의 피크 전계는 감소될 수 있고, 핫 캐리어 효과에 기인한 구동 전류 열화는 완화된다. 도 1a는 그런 일 실시예에 따른 확장된-드레인을 가진 평면 트랜지스터(101)의 등각 투영도이다. 도 1b는 다른 실시예에 따른 확장된-드레인을 가진 비-평면 트랜지스터(102)의 등각 투영도이다. 평면 반도체 바디(118)이 도 1a에 예시될지라도, 본 명세서에 기술된 확장된-드레인 구조체들은 또한, 실질적으로 동일한 방식으로 비-평면 트랜지스터로 구현될 수 있다. 예를 들어, 도 1b에 예시된 비-평면 트랜지스터(102)는 평면 트랜지스터(101)의 모든 확장된-드레인 및 필드 플레이트 속성들 및/또는 피처들을 포함하여, 그런 피처들이 비-평면 반도체 바디(118)의 지오메트리에 어떻게 적용될 수 있는지를 예시한다. 도 1b에 추가로 도시된 바와 같이, 복수의 비-평면 반도체 바디(118) 각각은 기판(105) 위에 배치된 격리 유전체(120)를 관통한다. 비-평면 트랜지스터(102) 내의 비-평면 반도체 바디들(118)의 무리(ganging)는 고전압 애플리케이션에서 이용될 수 있는 더 큰 구동 전류를 촉진하지만, 단일 비-평면 반도체 바디(118)도 물론 이용될 수 있다.
도 1a 및 1b 양자를 참조하면, 반도체 바디(118)는 기판(105) 위에 배치된다. 기판(105)은 일반적으로 본 명세서에서 IC로 지칭되는, 모놀리식 형태로 집적되는 전기적, 광학적, 또는 마이크로전자기계적(microelectromechanical)(MEM) 디바이스를 형성하는데 적합한 임의의 기판일 수 있다. 예시적인 기판들은, 반도체 기판, 반도체-온-절연체(SOI) 기판, 절연체 기판(예를 들어, 사파이어) 등, 및/또는 이들의 조합들을 포함한다. 하나의 예시적 실시예에서, 기판(105)은 실리콘과 같은, 그러나 이에 한정되지 않는, 실질적인 단결정 반도체를 포함한다. 예시적인 반도체 기판 조성물들은, 게르마늄, 또는 SiGe와 같은 Ⅳ족 합금 시스템; GaAs, InP, InGaAs 등과 같은 Ⅲ-Ⅴ족 시스템; 또는 GaN과 같은 Ⅲ-N족 시스템들을 또한 포함한다. 반도체 바디(118)는 기판(105)과 동일한 실질적인 단결정 반도체(예를 들어, 실리콘)로 이루어질 수 있다.
반도체 바디(118)는 소스 콘택 금속(114)과 직접 물리적으로 접촉하는 제1 단에서 소스 영역(107)을 포함한다. 비-평면 실시예에서, 소스 콘택 금속(114)은 비-평면 반도체 바디 주위를 둘러쌀 수 있다(예를 들어, 나노와이어 실시예에서는 축 방향 길이를 완전히 둘러싼다). 반도체 바디(118)는 드레인 콘택 금속(115)과 물리적으로 접촉하는 제2 단에서 드레인 영역(108)을 더 포함한다. 비-평면 실시예에서, 드레인 콘택 금속(115)은 비-평면 반도체 바디 주위를 둘러쌀 수 있다(예를 들어, 나노와이어 실시예에서는 축 방향 길이를 완전히 둘러싼다). 트랜지스터의 도전형에 따라, 소스 및 드레인 영역들(107, 108)은 n형(예를 들어, NMOS) 또는 p형(예를 들어, PMOS) 중 어느 하나로 도핑될 수 있다. 실시예들에서, 소스 콘택 금속(114) 및 드레인 콘택 금속(115)은, 예를 들어 구리(Cu), 코발트(Co), 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 백금(Pt), 니켈(Ni), 이들의 합금과, 규화물들, 탄화물들 및 이들의 게르마늄화물 등과 같지만, 이들로 제한되지 않는 실질적으로 동일한 조성물을 갖는다. 도시된 예시적인 실시예에서, 소스, 드레인 콘택들(114, 115)의 상부 표면들은 실질적으로 서로 같은 평면에 있다(예를 들어, 10%가 동일한 z-높이임).
반도체 바디(118)는 소스 영역(107)과 확장된-드레인 영역(109) 사이에 배치된 채널 영역(106)을 더 포함한다. 채널 영역(107)은 실질적으로 도핑되지 않을 수 있거나(예를 들어, 의도적으로 도핑되지 않을 수 있거나), 소스/드레인 영역(예를 들어, NMOS FET를 위한 p형 채널 영역, PMOS FET을 위한 n형 채널 영역)과 상보형으로 저농도로 도핑될 수 있는 반도체이다. 확장된-드레인 영역(109)은 소스 및 드레인 영역들(107, 108)과 동일한 도전형(예를 들어, NMOS를 위한 n형)으로 도핑된 반도체 영역이다. 확장된-드레인 영역(109)은 드레인 영역(108)보다 저농도로 도핑되기 때문에 "저농도-도핑된(lightly-doped)" 영역으로 본 명세서에서 지칭된다. 하나의 예시적 NMOS 실시예에서, 확장된-드레인 영역(109)은 1016cm-3- 1020cm- 3로 도핑된 n형이다. 확장된-드레인(109)은 이에 따라 채널 영역과 드레인 영역 사이의 간격을 증가시키고, 그것의 측방향 길이(예를 들어, x-치수)를 따라, 게이트 전극(150)의 전압 전위 Vg와 드레인 영역(108)의 전압 전위 Vd 사이의 차동 전압으로부터 발생하는 전계를 떨어뜨린다. 확장된-드레인(109) 내의 전계의 형상은 필드 플레이트 전극(135)의 전압 전위 Vfp의 함수로서 필드 플레이트 유전체(130)를 통한 전계에 의해 변조될 수 있다. 도시된 바와 같이, Vg, Vs, Vd, 및 Vfp 각각은 확장된-드레인 트랜지스터(101)의 동작 중에 독립적인 바이어싱을 위해 구성될 수 있다. 본 명세서의 다른 곳에 설명된 추가 실시예에서, 트랜지스터 구조체는 필드 플레이트 전극(135)이 반드시 디바이스를 위한 인터커넥트 단자 총수를 증가시키지 않도록, 필드 플레이트 전극(135)을 디바이스의 다른 단자(예를 들어, 게이트 전극(150))에 직접 접속되게 수정될 수 있다.
필드 플레이트 전극(135)은 확장된-드레인 영역(109)의 적어도 일부 위에 배치되고, 필드 플레이트 유전체(130)에 의해 기본 반도체로부터 전기적으로 격리된다. 필드 플레이트 전극(135)은 적어도 유전체 스페이서(121)에 의해 게이트 전극(150)으로부터 전기적으로 격리되고, 도 1a에 도시된 바와 같이, 이용된 제조 기술에 따라 게이트 유전체(140)에 의해 추가로 격리될 수 있다. 유전체 스페이서(121)는, 예를 들어 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 카보니트라이드(SiCN) 또는 로우-k 재료들(예를 들어, 탄소 도핑된 실리콘 이산화물(SiOC), 다공성 유전체들 등) 등과 같지만, 이에 제한되지 않는 임의의 알려진 유전성 재료일 수 있다. 유전체 스페이서(121)는 진보된 CMOS 기술에서, 예를 들어 20nm 이하의 공칭 두께로 이루어진다. 유사하게, 게이트 유전체(140)는, 예를 들어 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 카보니트라이드(SiCN) 또는 임의의 하이-k 재료(예를 들어, Hf02, 금속 실리케이트 등) 등과 같지만, 이에 제한되지 않는 임의의 알려진 유전성 재료일 수 있다. 게이트 유전체(140)는 진보된 CMOS 기술에서 원하는 등가 산화물 두께(equivalent oxide thickness)(EOT), 예를 들어, lOnm 이하(예를 들어, 5nm)를 달성하기 위해 그것의 벌크 비유전율에 종속하는 공칭 두께로 이루어진다.
실시예에서, 필드 플레이트 유전체(130)는 채널 영역(106)과 게이트 전극(150) 사이에 배치된 게이트 유전체(140)와는 상이한 EOT을 갖는다. EOT은 게이트 전극(150)의 드레인 에지에 근접한 확장된-드레인 영역(109) 내의 전계 형상을 조정하기 위해 변경될 수 있다. EOT의 차이를 달성하기 위해, 재료 조성 및 막 두께 중 어느 하나 또는 양쪽 모두는 게이트 유전체(140)의 것들과 독립적으로 변경될 수 있다. 실시예에서, 필드 플레이트 유전체(130)는 (확장된-드레인(109)과 필드 플레이트 전극(135)의 가장 가까운 표면들 사이에서 측정된 바와 같은) 두께를 가지며, 이것은 게이트 유전체(140)의 두께(채널 영역(106)과 게이트 전극(150)의 가장 가까운 표면들 사이에서 측정된 바와 같은)와는 상이하다. 소정 실시예에서, 필드 플레이트 유전체(130)는 게이트 유전체(140)의 것보다 훨씬 큰 두께를 갖는다. 유리한 실시예에서, 필드 플레이트 유전체(130)는 게이트 유전체(140) 것보다 3-10배 두꺼운 EOT를 갖는다. 필드 플레이트 유전체(130)가 8 이하의 벌크 유전 상수를 갖는 특정 예에서, 필드 플레이트 유전체(130)는 15-50 nm 범위의 물리적 두께를 갖는다.
예시적인 실시예에서, 필드 플레이트 유전체(130)는 게이트 유전체(140)와는 상이한 조성물을 갖는다. 유리한 실시예에서, 필드 플레이트 유전체는 게이트 유전체(140)보다 더 낮은 유전 상수를 갖는 재료로 이루어진다. 더 낮은 비유전율은 임의의 주어진 전압 Vfp에서 필드 플레이트 전극(135)의 전계 효과를 감소시킬 수 있다. 유리한 실시예에서, 필드 플레이트 유전체(130)는 3.5보다 작은, 더 유리하게는 3.0보다 작은 유전 상수를 갖는 재료로 이루어진다. 예시적인 로우-k 재료들은, 탄소 도핑된 실리콘 이산화물(SiOC) 및 다공성 유전체를 포함하지만 이에 제한되지 않는다. 예를 들어, Vfp가 게이트 전극 전압 Vg와 결부되는 소정 실시예에서, 필드 플레이트 유전체(130)는 게이트 유전체(140)에 비해 증가된 유전체 두께, 및 감소된 비유전율(즉, 로우-k) 둘 다를 갖는다.
필드 플레이트 전극(135)은 적절한 도전율(conductivity)의 임의의 재료로 이루어질 수 있다. 유리한 실시예에서, 필드 플레이트 전극(135)은 게이트 전극(150)과는 상이한 조성물로 이루어진다. 별개의 조성물은 게이트 전극(150)의 것과 상이한 일함수를 갖는 재료의 선택을 가능하게 할 수 있다. 필드 플레이트 전극 일함수의 변조는 필드 플레이트 유전체(130)의 조성 및 두께의 제어뿐만 아니라, 확장된-드레인(109) 내에 특정한 전계 형상을 목표로 하는 다른 수단일 수 있다. 필드 플레이트 전극(135)을 위한 예시적인 재료들은 원하는 도전형으로 도핑된 다결정질 반도체(예를 들면, 폴리실리콘), 및/또는 하나 이상의 금속(즉, 합금)을 포함한다. 하나의 유리한 실시예에서, 필드 플레이트 전극(135)은 소스 콘택 금속(114) 및 드레인 콘택 금속(115) 중 적어도 하나와 동일한 조성물을 갖는다. 그러한 소정 실시예에서, 필드 플레이트 전극은 소스 및 드레인 콘택 금속들(114, 115) 양쪽 모두와 동일한 조성물을 갖는다. 따라서, 필드 플레이트 전극(135)은 오믹 콘택을 소스 및 드레인 영역들(107, 108)에 제공하는 것으로 알려진 임의의 조성물의 금속을 포함할 수 있고, 보다 상세하게는 콘택 금속(114, 115)을 위한 상술한 금속들 중 임의의 금속을 포함할 수 있다. 추가 실시예에서, 필드 플레이트 전극(135)의 상부 표면은 소스 콘택(114)의 상부 표면과 실질적으로 평면이고, 드레인 콘택(115)의 상부 표면과 실질적으로 평면이다.
도 1a에 추가로 예시된 바와 같이, 게이트 전극(150)은 채널 영역(106) 위에 배치되고, 확장된-드레인(109)의 일부와 추가로 중첩할 수 있다. 게이트 전극(150)은 트랜지스터(101)의 도전형을 위한 적절한 일함수를 제공하는 임의의 재료로 이루어질 수 있다. 예를 들어, 게이트 전극 조성물은 원하는 일함수 금속을 포함하거나 폴리실리콘과 같은 반도체로 구성되는 게이트 전극을 도핑함으로써 다양한 일함수 타겟들을 수용하도록 변경될 수 있다. 캡핑 유전체(155)는 게이트 전극(150) 위에 배치되고, 게이트 전극(150)의 상부 표면 위에 전기적 격리를 제공할 수 있고, 예시적 실시예에서는 소스 콘택 금속(114), 드레인 콘택 금속(115), 및 필드 플레이트 전극(135)을 가진 게이트 스택을 실질적으로 평탄화한다. 게이트 캡핑 유전체(155)는 게이트 유전체(140), 스페이서 유전체(121) 또는 필드 플레이트 유전체(130) 중 하나 이상과 별개의 조성물로 이루어질 수 있으며, 재료들 사이에서 임의의 원하는 에칭을 선택적으로 허용한다. 예시적인 실시예에서, 게이트 캡핑 유전체(155)는, SiO, SiON, SiN, SiCN, SiC, 로우-k 유전체(예를 들어, 탄소-도핑된 산화물) 또는 유사한 것 중 하나 이상을 포함한다.
도 1a에 추가로 예시된 바와 같이, 필드 플레이트 유전체(130) 및 필드 플레이트 전극(135)은 스페이서(121)의 공칭 두께만큼 게이트 전극(150)으로부터 측방향으로(예를 들어, x-치수에서) 이격되고, 게이트 유전체(140)에 의해 잠재적으로 추가로 이격되며, 이들 이격 각각은 예시적인 실시예에서 10nm보다 작다. 필드 플레이트 유전체(130) 및 필드 플레이트 전극(135)은 스페이서(121)의 적어도 2개의 공칭 두께만큼 드레인 콘택(115)과 측방향으로 이격되고, 제1 스페이서(121)는 필드 플레이트(135)의 드레인 측 상에 배치되고, 다른 스페이서(121)는 드레인 콘택 금속(115)의 게이트 측 상에 배치된다. 또한, 필드 플레이트 유전체(130) 및 필드 플레이트 전극(135)은 비-제로 측방향 간격(141)만큼 드레인 콘택(115)과 측방향으로 이격된다. 확장된-드레인(109)은 측방향 간격(141)을 따라 확장되는 반면, 필드 플레이트 유전체(130) 또는 필드 플레이트 전극(135) 중 적어도 하나는 이 영역에 없다. 이와 같이, 필드 플레이트 유전체(130) 또는 필드 플레이트 전극(135) 중 적어도 하나는 드레인 콘택 금속(115)보다 게이트 전극(150)에 더 가깝게 배치된다.
도 1c는 추가 실시예에 따른, 확장된-드레인을 가진 비-평면 확장된-드레인 트랜지스터(103)의 등각 투영도이다. 예시된 바와 같이, 더미 게이트 전극(151)은 측방향 간격(141)을 차지한다. 예시적인 실시예에서, 더미 게이트 전극(151)은 게이트 전극(150)과 실질적으로 동일한 측방향 게이트 길이 Lg를 갖는다(예를 들어, 10% 내까지). 따라서, 필드 플레이트 전극(135) 및 필드 플레이트 유전체(130)의 드레인 에지는 적어도 하나의 게이트 전극 측방향 길이 Lg만큼 드레인 콘택 금속(115)으로부터 이격된다. 트랜지스터(103)에서, 소스 콘택 금속(114) 및 필드 플레이트 전극(135)은 콘택 금속 피치 Pc에 있으며, 이것은 일례에서, 저전압 로직 트랜지스터 소스/드레인 콘택들을 위한 공칭 설계 규칙 피치일 수 있다. 콘택 치수 및 콘택 피치가 기술에 따라 조정되기 때문에, 이들 값은 시간에 걸쳐 변할 것으로 예상되지만, Pc의 예시적 범위는 30-300nm이다. 확장된-드레인 트랜지스터(103)에서, 소스 콘택(114) 및 드레인 콘택(115)은 피치 Pc의 대략 2배에 있다. 다시 말해서, 확장된-드레인 트랜지스터(103)에서, 소스 콘택 금속(114)은 게이트 전극 Lg의 측방향 길이의 적어도 2배만큼 드레인 콘택 금속(115)으로부터 이격된다. 게이트 치수가 기술에 따라 조정되기 때문에, 이 값은 시간에 걸쳐 변할 것으로 예상될 수 있지만, Lg의 예시적 범위는 10-180nm이다. 보다 상세하게, 소스 콘택 금속(114)은, 필드 플레이트 스택(필드 플레이트 유전체(130) 및 필드 플레이트 전극(135)) 및 임의의 중간 유전체(예를 들어, 유전체 스페이서(121))에 의해 점유된 확장된-드레인(109)의 측방향 길이 Lc뿐만 아니라 Lg의 2배만큼 드레인 콘택 금속(115)으로부터 이격된다. 이런 예시적인 실시예에서, 드레인 콘택 금속(115)은 대략 Lc의 측방향 길이를 또한 갖는다. 소스 콘택 금속(114)도 물론 측방향 길이 Lc를 넘어 소스 영역(107)과 연결(interface)될 수 있다.
더미 게이트 전극(151)은 게이트 전극(150)과 드레인 접촉(115) 사이의 확장된-드레인 영역(109) 위에 배치된다. 따라서, 필드 플레이트 전극(135)은 게이트 전극(150)과 더미 게이트 전극(151) 사이에 배치된다. 예시적인 실시예에서, 더미 게이트 전극(151)은 게이트 전극(150)과 동일한 조성으로 이루어지고, 더미 게이트 유전체(142)에 의해 반도체 바디(118)로부터 분리된다. 더미 게이트 전극(151)은 그것이 채널 영역 위에 배치되고 적절히 바이어싱되었다면 게이팅을 위해 동작 가능했을 것이다. 그러나, 확장된-드레인 영역(109) 위에 배치된다면, 더미 게이트 바이어스 전압 Vdg는 오히려 확장된-드레인(109) 내의 전계 및 외인성 저항(extrinsic resistance)을 추가로 변조하는 다른 필드 플레이트로서 동작할 수 있다. 추가 실시예에서, 더미 게이트 유전체(142)는 유효 필드 플레이트 유전체가 될 유전체 두께 및/또는 조성에 의해 게이트 유전체(140)와 차별화될 수 있다. 도 1c에 예시된 구조체에서, 더미 게이트 전극(151)은, 이것이 게이트 전극(150)(또는 트랜지스터(103)의 임의의 단자)에 추가로 결합되는 트랜지스터(103)의 외부의 회로 노드에 상호접속될 수 있을지라도, 게이트 전극(150)으로부터 전기적으로 격리된다. 더미 게이트 전극(151)은 필드 플레이트 전극(135), 소스 콘택 금속(114) 및 드레인 콘택 금속(115)과 실질적으로 평면인 상부 표면을 갖도록 게이트 캡핑 유전체(155)로 추가로 캡핑된다.
실시예에서, 필드 플레이트 전극은 게이트 전극, 더미 게이트 전극 또는 소스 콘택 금속 중 적어도 하나와 전기적으로 결합된다. 소스 접속된 필드 플레이트 실시예들에서, 더미 게이트 전극은 또한 소스 접촉 전위 Vs와 결부되거나, 플로팅 상태에 남겨질 수 있다. 그런 결합은 트랜지스터 단자들 외부의 상호접속(즉, 상부 레벨 금속화)을 통해 이루어질 수 있다. 소정 실시예에서, 필드 플레이트 전극은 게이트 전극 또는 더미 게이트 전극 중 어느 하나 또는 양쪽 모두에 트랜지스터-레벨로 직접 접속된다. 그런 실시예에서, 더미 게이트 전극은, 예를 들어 소스 전위 Vs에서 바이어싱될 트랜지스터 단자들 외부의 상호접속을 통해 추가로 결합될 수 있는 반면, 필드 플레이트 전위 Vfp는 직접 접속을 통해 게이트 전극 전위 Vg와 결부된다. 선택적으로, 필드 플레이트와 더미 게이트 전극 사이에만 직접 접속이 있는 경우에, 필드 플레이트 전위 Vfp는 더미 게이트 전극 전위 Vdg와 결부되고, 이것은 외부 접속에 의해, 예를 들어 Vs로 제어될 수 있다.
도 1c는 필드 플레이트 전극(135)이 게이트 전극(150)에 직접 접속되는 하나의 예시적 실시예를 도시한다. 이런 구성에서, 필드 플레이트 전압 Vfp는 게이트 전압 Vg와 실질적으로 동일할 것이고, 하나의 외부 단자는 양쪽 전극을 제어하는 데 이용될 수 있다. 그러나 위에 언급한 바와 같이, 조성 및 구조적 차이 때문에, 전극들(135 및 150)은 반도체 바디(108)의 이들 각각의 영역에 상이한 필드 효과를 줄 수 있다. 예를 들어, 필드 플레이트 유전체(130)의 비유전율 및 두께는, 특정한 게이트 전압 Vg에서 바이어싱될 때, 확장된-드레인(109)의 게이트 전극 에지 근처의 필드에 원하는 효과를 제공하도록 미리 결정될 수 있다. 필드 플레이트 전극(135)과 게이트 전극(150) 사이의 직접 접촉은 유전체 스페이서(121), 게이트 유전체(140) 또는 게이트 캡핑 유전체(155) 중 하나 이상의 선택적 패터닝 및/또는 리세싱을 통해 달성될 수 있다. 예시적인 실시예에서, 유전체 스페이서(121) 및 게이트 유전체(140)는 둘 다 게이트 전극(150)의 상부 표면에 대해 리세스되어, 게이트 전극(150)의 측벽을 노출시킨다. 게이트 캡핑 유전체(155)는 필드 플레이트 전극(135)이 게이트 전극(150) 상에 적어도 부분적으로 랜딩하도록 게이트 전극(150)의 것보다 작은 측방향 치수(즉, Lg보다 작은)를 갖도록 또한 패터닝된다.
도 2a, 2b 및 2c는 추가 실시예들에 따른 확장된-드레인 구조체들을 가진 트랜지스터들의 단면도들이다. 이들 단면도는 도 1a-1c의 단면도에 대응하고, 면적은 평면 및 비-평면 트랜지스터 실시예들 양쪽에 적용 가능하다. 도 2a를 참조하면, 확장된-드레인 트랜지스터(201)는 게이트 전극(150) 및 더미 게이트 전극(151) 둘 다와 직접 접촉하는 필드 플레이트 전극(135)을 포함한다. 그런 실시예에서, 게이트 바이어스 전압 Vg, 필드 플레이트 바이어스 전압 Vfp, 및 더미 게이트 바이어스 전압 Vdg는 모두 트랜지스터(201) 외부와 어떠한 상호접속 없이 함께 결부된다. 이 구성에서, 필드 플레이트 유전체(130)의 비유전율 및 두께는, 예를 들어, 특정한 게이트 전압 Vg에서 바이어싱될 때 확장된-드레인(109)의 게이트 전극 에지 내의 전계에 대한 원하는 효과를 제공하도록 미리 결정될 수 있다. 더미 게이트 유전체는 이 구성에서, 확장된-드레인 영역 내의 전계에 대한 필드 플레이트 효과를 추가로 확대하기 위해 또한 조정될 수 있다. 더미 게이트 전극(151)을 게이트 전압 Vg로 바이어싱하는 것은 잠재적으로 트랜지스터의 항복 전압을 증가시키면서 고성능을 유지하게 하는 점진적 전계 프로파일을 유발할 것이다. 이것은 또한, 고 전계 영역들 내의 핫 캐리어들에 의해 유발되는 시간-의존적 열화 효과들을 감소시킬 것이며, 그로 인해 고전압 디바이스의 수명을 향상시킨다.
도 2b를 참조하면, 확장된-드레인 트랜지스터(202)는 필드 플레이트 전극(135)과 드레인 콘택(115) 사이의 측방향 간격(141)에 배치된 층간 유전체(interlayer dielectric)(ILD)를 포함한다. 예시적인 실시예에서, 필드 플레이트 유전체(130)는 미리 결정된 EOT를 제공하는 확장된-드레인(109)으로부터의 z-높이에서 필드 플레이트 전극(135)을 수용하도록 리세스된 필드 플레이트 유전체(130)의 일부로 측방향 간격(141)을 충전한다. 추가로 예시된 바와 같이, 필드 플레이트 전극(135)은 종속적 바이어싱을 위해 게이트 전극(150)과 직접 접촉한다. 그러나 다른 실시예들에서, 필드 플레이트 전극(135)은 독립적 필드 플레이트 바이어싱을 허용하는 적어도 유전체 스페이서(121)에 의해 게이트 전극(150)으로부터 전기적으로 격리될 수 있다.
실시예에서, 확장된-드레인 트랜지스터는 더 높은 농도로 도핑된 확장된-드레인 영역과 상보형으로 도핑된 반도체 사이에 배치된 반도체 바디에서 저 농도로 도핑된 디프 웰을 포함한다. 그러한 웰은 더 넓은 공핍 폭을 통해 드레인-바디 커패시턴스를 감소시키도록 적절히 도핑될 수 있다. 드레인-바디 커패시턴스는 이와는 달리, 확장된-드레인의 상대적으로 더 큰 측방향 길이(즉, 더 큰 접합 면적), 및 외인성 저항과 같은 다른 파라메트릭에 의해 달리 제한될 수 있는 확장된-드레인의 적당한 도핑 레벨을 고려할 때 중요해질 수 있다. 감소된 드레인-바디 커패시턴스는 고전압 트랜지스터 트랜션트(transient)(예를 들어, 스위칭 속도)를 향상시킬 수 있다. 분명히, 디프 웰 실시예는 필드 플레이트의 추가적인 통합에 종속하지 않고, 디프 웰 구조체는 임의의 확장된-드레인 트랜지스터의 드레인-바디 커패시턴스를 감소시킬 수 있다.
도 2c는 반도체 바디(118)의 주변 재료와 확장된-드레인 영역(109)(예를 들어, n형) 사이에 배치된 디프 도핑된 웰(110)을 포함하는 확장된-드레인 트랜지스터(203)를 예시하며, 이것은, 예를 들어 채널 영역(106)의 타입(예를 들어, p형)으로 도핑될 수 있다. 반도체 바디(118)가 반도체 기판(105)으로부터 확장되는 비-평면 구조체인 실시예들에서, 디프 도핑된 웰(110)은 디프 도핑된 웰이 인접 핀들을 분리하는 격리 유전체 아래로 확장되지 않도록, 비-평면 바디(118)와 기판(105)의 계면에 배치될 수 있다. 일 실시예에서, 디프 도핑된 웰(110)은 확장된-드레인 영역(109)과 동일한 유효 도전형이지만, 확장된-드레인 영역(109)보다 더 낮은 유효 불순물 농도로 도핑된다. 예를 들어, 디프 도핑된 웰(110)은 확장된-드레인 영역(109)의 것보다 낮은 적어도 한자릿수의 크기의 불순물 농도로 도핑될 수 있다. 확장된-드레인 영역(109)이 적어도 1018cm- 3로 도핑된 n형인 그런 일 실시예에서, 디프 도핑된 웰(110)은 1018cm-3 아래로 도핑된 n형이다.
추가 실시예에서, 디프 도핑된 웰은 확장된-드레인 영역 위에 배치된 필드 플레이트 전극과 결합될 수 있고/있거나, 게이트 유전체보다 큰 EOT을 갖는 필드 플레이트 유전체를 통해 확장된-드레인 영역에 결합되는 필드 플레이트 전극과 결합될 수 있다. 도 2c에 추가로 예시된 바와 같이, 예를 들어, 드레인 콘택(115)보다 게이트 전극(150)에 더 가까이 배치된 필드 플레이트 전극(130)은 게이트 유전체(140)보다 큰 EOT을 갖는 필드 플레이트 유전체(130)에 의해 확장된-드레인 영역(109)에서 분리된다.
필드 플레이트 구조체들 및 확장된-드레인 트랜지스터들은 매우 다양한 기술로 제조될 수 있다. 도 3은 하나의 예시적 실시예에 따른, 확장된-드레인 트랜지스터를 형성하기 위한 방법(301)을 설명하는 흐름도이다. 특별히 언급되지 않는 한, 방법(301)에 제시된 동작의 순서는 통상의 기술자들 중 하나가 동작 시퀀싱을 수정할 수 있기 때문에 중요하지 않다. 방법(301)은, 예를 들어 도 1a에 예시된 트랜지스터(101), 또는 도 1b-1c 및 2a-2c에 예시된 트랜지스터들(102, 102, 201, 202 또는 203)을 제조하기 위해 실행될 수 있다. 방법(301)의 맥락에서 설명된 소정 동작들은 도 4a-4h를 참조하여 더 상세히 설명되고, 이것은 유리한 실시예에 따르는, 방법(301) 내의 선택된 동작이 수행될 때 전개되는 확장된-드레인 FET의 단면도들이다. 도 1a, 1b, 1c, 2a, 2b 및 2c에 소개된 참조 부호는 도 4a-4h에 예시된 대응 구조체들에 대해 유지된다.
방법(301)은 반도체 바디 내에 도핑된 확장된-드레인 영역 또는 웰을 형성하는 동작 310에서 시작한다. 도핑된 디프 웰은 또한, 동작 310에서 형성될 수 있다. 동작 310에서의 입력은 기판 위에 배치된 격리 유전체 내의 반도체 바디이다. 그 바디는 기판에 에칭된 비-평면 "핀" 또는 기판의 평면 표면일 수 있다. 반도체 바디 및 기판은, 예를 들어 실질적인 단결정 실리콘, 또는 상술한 것들 중 임의의 것과 같은, 트랜지스터의 형성에 적합한 임의의 다른 반도체 재료 시스템일 수 있다. 반도체 바디 주위에 배치된 격리 유전체는 반도체 바디 위에 배치될 수 있고, 반도체 바디의 상부 표면을 이용하여 평탄화될 수 있고, 이후 원하는 핀 z-높이를 노출시키기 위해 종래의 기술을 이용하여 리세스될 수 있다.
원하는 웰 도핑 프로파일(들)을 제공한다고 알려진 임의의 도핑 프로세스가 이용될 수 있다. 예를 들어, 하나 이상의 이온 주입 프로세스는 동작 310에서 수행될 수 있다. 도 4a에 도시된 예에서, 채널 영역(106)에 적합한 제1 불순물 타입을 갖는 반도체 바디(118)(평면 또는 비-평면)가 마스킹되고, 도핑된 디프 웰(110) 및 확장된-드레인 영역(109)을 형성하기 위해 상보형의 도펀트 종(dopant species)으로 주입된다. 확장된-드레인 영역(109)은, 예를 들어 적당한 도펀트 농도, 축퇴(degenerate) 소스/드레인 확산의 것 이하의 한자릿수 크기를 수신할 수 있는 반면, 디프 웰(110)은 확장된-드레인 영역(109)의 것보다 낮은 한자릿수 크기의 불순물 농도를 가질 수 있다.
도 3을 참조하면, 게이트 교체 프로세스는 동작 315에서 희생 게이트 형성으로 시작하여 수행된다. 희생 게이트들 또는 게이트 스택들은 임의의 알려진 기술로 제조될 수 있다. 하나의 실시예에서, 예를 들어 폴리실리콘과 같지만 이에 제한되지 않는 희생 재료는 기판 위에 퇴적되고, 반도체 바디의 확장된-드레인 영역과 정렬되는 복수의 희생 게이트 피처를 형성하기 위해 패터닝된다. 화학 기상 증착(chemical vapor deposition)(CVD) 또는 원자층 퇴적(atomic layer deposition)(ALD)과 같지만 이에 제한되지 않는 임의의 적절한 퇴적 기술이 이용될 수 있다. 하나의 예시적인 실시예에서, 폴리실리콘은 CVD에 의해 퇴적된다. 임의의 적당히 이방성 에칭은 희생 재료를 패터닝하기 위해 이용될 수 있다. 동작 320에서, 소스 및 드레인 영역들은 그 후, 예를 들어 이온 주입 또는 반도체 에칭 및 재성장을 통해, 채널 영역을 정의하는 제1 희생 게이트 피처, 및 드레인 영역과 후속 제조될 필드 플레이트 사이의 측방향 간격을 정의하는 제2 희생 게이트 피처와 정렬되어, 반도체 바디에 형성된다. 도 4b에 도시된 예에서, 희생 게이트 구조체(450)는 소스(107)와 확장된-드레인(109) 사이의 분리를 정의하고, 희생 게이트 구조체(451)는 드레인 영역(108)과, 희생 게이트 구조체들(450 및 451) 간의 개구(435) 사이의 측방향 간격을 정의한다.
도 3을 참조하면, 방법(301)은 동작 325에서 유전체 스페이서(들)의 형성으로 재개한다. 예를 들어, SiO, SiON, SiN, SiOC 등과 같지만 이에 제한되지 않는 임의의 적절한 유전성 재료는, 예를 들어 화학 기상 증착(CVD) 또는 원자층 퇴적(ALD)과 같지만 이에 제한되지 않는 임의의 알려진 기술을 이용하여 퇴적될 수 있다. 퇴적은 유리하게 등각(conformal)이다. 이방성 에칭은 이후 유전성 재료를 제거하여, 토폴로지 스텝들로 자기 정렬된 스페이서 구조체들만을 남겨둘 수 있다. 도 4c에 도시된 예시적 실시예에서, 유전체 스페이서들(121)은 희생 게이트 구조체들(450, 451)의 에지들에 자기 정렬된다.
도 3을 참조하면, 방법(301)은 희생 게이트 구조체들(450, 451) 주위에 유전성 재료를 퇴적하는 동작 330에서 재개된다. 유리한 실시예에서, 유전체의 조성은 필드 플레이트 유전체에 유리한 비유전율을 갖는다. 일례에서, 동작 330에서의 유전체 퇴적은, SiOC와 같지만 이에 제한되지 않는 실리콘 이산화물보다 낮은 비유전율(즉, 로우-k)를 갖는다. CVD 및 스핀-온 프로세스들과 같지만 이에 제한되지 않는 임의의 퇴적 프로세스가 동작 330에서 이용될 수 있다. 평탄화가 아닌 퇴적 프로세스들에서, 퇴적된 유전체는, 예를 들어 희생 게이트 피처들의 상부 표면을 노출시키기 위해 화학-기계적 폴리시(chemical-mechanical polish)(CMP)에 의해 평탄화될 수 있다. 도 4d에 도시된 예시적인 실시예에서, 유전체(430)는 희생 게이트 구조체들(450, 451) 주위에 퇴적되고 이것을 이용하여 평탄화된다.
도 3을 다시 참조하면, 방법(301)은 희생 게이트 구조체들을, 채널 영역 위의 게이트 유전체, 및 게이트 유전체 위에 배치된 게이트 전극을 포함하는 게이트 스택으로 대체하는 동작 335에서 재개된다. 임의의 종래의 에칭 프로세스는 희생 게이트 구조체를 주변 유전체까지 선택적으로 제거하고, 습식 화학 에칭 또는 건식 플라즈마 에칭과 같지만 이에 제한되지 않는 것으로 채널 영역을 노출시키는 데 이용될 수 있다. 채널 영역 위에서, 게이트 유전체는, 예를 들어 ALD와 같지만 이에 제한되지 않는 퇴적 프로세스를 이용하여 퇴적된다. 게이트 유전체 위에서, 하나 이상의 게이트 전극 재료는 퇴적되는 재료에 따라, 물리적 기상 증착(physical vapor deposition)(PVD), CVD 또는 ALD와 같지만 이에 제한되지 않는 임의의 알려진 기술에 의해 퇴적될 수 있다. 퇴적 프로세스가 자기-평탄화가 아닌 경우, CMP와 같은 평탄화 프로세스는 유전체의 상부 표면을 노출시키기 위해 수행될 수 있다. 도 4e에 도시된 예시적인 실시예에서, 게이트 전극(150) 및 더미 게이트 전극(151)은 게이트 유전체(140)(및, 게이트 유전체와 상이한 경우에는 더미 게이트 유전체) 위에 퇴적되고, 유전체(430)를 이용하여 평탄화되고, 그 후, 예를 들어 에치백 프로세스를 이용하여 리세스된다. 게이트 캡핑 유전체(155)는, 예를 들어 CVD에 의해 퇴적되고 평탄화된다.
도 3을 다시 참조하면, 방법(301)은 필드 플레이트 패터닝이 수행되고 ILD가 원하는 두께로 다시 에칭되는 동작 340에서 재개된다. 임의의 종래 포토리소그래픽 및 에칭 프로세스는 게이트 전극과 더미 게이트 전극 사이의 공간 내의 유전성 재료를 리세스하여 남아있는 유전체를 위해 원하는 EOT에 도달하도록 참여될 수 있다. 추가 실시예에서, 동작 340에서의 에칭은 하나 이상의 게이트 전극 표면 또는 더미 게이트 전극 표면을 또한 노출시킨다. 도 4f에 도시된 예시적 실시예에서, 희생 마스크(432)에 의해 보호되지 않은 영역 내에서, 유전체(430)는 게이트 유전체(130)를 형성하기 위해 다시 에칭된다. 게이트(150)와 더미 게이트(151) 양자의 표면들도 노출된다. 원한다면, 단지 하나의 표면(예를 들어, 게이트 전극(150)의 표면)을 노출시키기 위해 마스크(432)에 대한 조정이 이루어질 수 있다. 선택적으로, 유전체(430)와, 유전체 스페이서(121) 및 게이트 유전체(140) 중 적어도 하나와, 게이트 캡핑 유전체(155) 사이에서 충분한 선택도를 갖는 에칭이 원한다면, 게이트 전극(150) 또는 더미 게이트 전극(151) 중 어느 하나의 노출을 회피하기 위해 이용될 수 있다.
도 3을 다시 참조하면, 방법(301)은 소스와 드레인 개구들이 패터닝되는 동작 345에서 재개된다. 임의의 알려진 콘택 프린팅 및/또는 에칭 프로세스는 콘택 금속화를 준비하기 위해 소스 및 드레인 반도체 영역들을 노출시키는 동작 345에서 이용될 수 있다. 도 4g에 도시된 예시적인 실시예에서, 희생 마스크(435)(예를 들어, 감광성 마스크 또는 하드 마스크)는 유전성 재료(430)(및, 필드 플레이트 유전체(130))의 영역들을 보호한다. 유전성 재료(430)는 소스 및 드레인 영역들(107, 108)을 노출시키기 위해 완전히 에칭된다.
도 3을 다시 참조하면, 방법(301)은 콘택 금속(들) 및 필드 플레이트 금속이 퇴적되는 동작 350에서 재개된다. 원하는 콘택 금속에 적합하다고 알려진 임의의 퇴적 프로세스는 동작 350에서 이용될 수 있다. 도 4g에 도시된 예시적인 실시예에서, 동일한 금속, 동일한 금속의 스택 또는 동일한 금속의 혼합물은 소스 금속(114), 드레인 금속(115), 및 필드 플레이트 전극(135)으로서 퇴적된다. 평탄화 프로세스는 게이트 캡핑 유전체(155)를 노출시키기 위해 수행될 수 있다.
도 3의 설명의 끝에서, 방법(301)은, 예를 들어 로직 트랜지스터들, 저항기들 등과 같은 다른 회로 요소들과 함께 결국 형성되는 확장된-드레인 트랜지스터의 단자들을 상호접속하는 벡엔드 프로세스의 성능을 이용하여, 동작 355에서 IC를 완성하여 종료한다.
분명히, 확장된-드레인 트랜지스터 아키텍처들 및 기술들은 상술한 실시예들 중 하나 이상에 적합한 복수의 확장된-드레인 트랜지스터를 포함하는 고전압(HV) CMOS 회로를 형성하도록 수정 가능하다. 예를 들어, p-형 채널 영역, n- 도핑된 연장된 드레인, 및 n+ 도핑된 소스 및 드레인 영역들을 갖는 제1 NMOS 확장된-드레인 FET는 n-형 채널 영역, p- 도핑된 확장된-드레인, 및 p+ 도핑된 소스 및 드레인 영역들을 갖는 PMOS 확장된-드레인 FET을 가진 회로에 통합될 수 있다. 이러한 FET들 중 하나 이상은 더 낮은 농도로 도핑된 디프 웰(예를 들어, N-MOS 내의 n- 디프 웰 또는 PMOS 내의 p- 디프 웰)을 더 포함할 수 있다.
도 5는 모바일 컴퓨팅 플랫폼(1005) 및/또는 데이터 서버 머신(1006)이 본 발명의 하나 이상의 실시예에 따른 하나 이상의 확장된-드레인 트랜지스터를 포함하는 IC 구조체를 이용하는 시스템(1000)을 도시한다. 서버 머신(1006)은, 예를 들어 예시적 실시예에서 패키징된 모놀리식 IC(1050)를 포함하는, 전자 데이터 처리를 위해 함께 네트워킹되고 랙(rack) 내에 배치되는 임의의 수의 고성능 컴퓨팅 플랫폼들을 포함하는 임의의 상용 서버일 수 있다. 모바일 컴퓨팅 플랫폼(1005)은 전자 데이터 디스플레이, 전자 데이터 처리, 무선 전자 데이터 송신 등의 각각을 위해 구성되는 임의의 휴대용 디바이스일 수 있다. 예를 들어, 모바일 컴퓨팅 플랫폼(1005)은 태블릿, 스마트폰, 랩톱 컴퓨터 등 중 임의의 것일 수 있으며, 디스플레이 스크린(예를 들어, 용량성, 유도성, 저항성, 또는 광학 터치스크린), 칩-레벨 또는 패키지-레벨 통합 시스템(1010), 및 배터리(1015)를 포함할 수 있다.
확대도(1020)에서 예시된 통합된 시스템(1010) 내에 배치되거나, 서버 머신(1006) 내의 독립형 패키징된 칩으로서 배치되든지 간에, 패키징된 모노리식 IC(1050)는, 예를 들어 본 명세서의 어딘가에서 설명된 바와 같이, 확장된-드레인 트랜지스터를 이용하는, 메모리 칩(예컨대, RAM) 또는 프로세서 칩(예컨대, 마이크로프로세서, 멀티-코어 마이크로프로세서, 그래픽 프로세서 등)을 포함한다. 모놀리식 IC(1050)는 전력 관리 집적 회로(PMIC)(1030), 광대역 RF(무선) 송신기 및/또는 수신기(TX/RX)를 포함하는 RF(무선) 집적 회로(RFIC)(1025)(예를 들어, 디지털 기저대역을 포함하고, 아날로그 프론트 엔드 모듈은 전송 경로 상의 전력 증폭기 및 수신 경로 상의 저잡음 증폭기를 더 포함함), 및 그 제어기(1035) 중 하나 이상과 함께, 시스템-온-칩(SoC)(1060)에 추가로 통합되거나, 보드, 기판에 추가로 결합될 수 있다.
기능적으로, PMIC(1030)는 배터리 전력 조절, DC-DC 변환 등을 수행할 수 있고, 따라서 배터리(1015)에 결합되는 입력, 및 다른 기능 모듈들에 결합되는 전류 공급을 제공하는 출력을 갖는다. 추가로 예시된 바와 같이, 예시적 실시예에서, RFIC(1025)는, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생어뿐만 아니라, 3G, 4G, 5G 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들을 포함하지만, 이에 제한되지 않는 복수의 무선 표준 또는 프로토콜 중 임의의 것을 구현하도록 안테나(도시 생략)에 결합되는 출력을 갖는다. 대안적 구현들에서, 이들 보드-레벨 모듈들 각각은 모놀리식 IC(1050)의 패키지 기판에 결합되는 단일 IC 상에 또는 모놀리식 IC(1050)의 패키지 기판에 결합되는 개별 IC들 내에 통합될 수 있다. 특정한 실시예에서, 프로세서 IC, 메모리 IC, RFIC, 또는 PMIC 중 적어도 하나는 본 명세서의 다른 곳에서 설명되는 구조적 피처들 중 하나 이상을 갖는 확장된-드레인 FET를 통합하는 회로를 포함한다.
도 6은 본 개시내용의 적어도 일부 구현들에 따라 배열되는 컴퓨팅 디바이스(1100)의 기능 블록도이다. 컴퓨팅 디바이스(1100)는, 예를 들어 플랫폼(1005) 또는 서버 머신(1006) 내부에서 발견될 수 있다. 디바이스(1100)는 본 발명의 하나 이상의 실시예들에 따른, 확장된-드레인 FET를 추가로 통합할 수 있는, 프로세서(1104)(예를 들어, 애플리케이션 프로세서)와 같지만 이에 제한되지 않는 다수의 컴포넌트를 호스팅하는 마더보드(1102)를 더 포함한다. 프로세서(1104)는 마더보드(1102)에 물리적 및/또는 전기적으로 결합될 수 있다. 일부 예들에서, 프로세서(1104)는 프로세서(1104) 내에 패키징된 집적 회로 다이를 포함한다. 일반적으로, 용어 "프로세서" 또는 "마이크로프로세서"는 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수도 있는 다른 전자 데이터로 변환하기 위해 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
다양한 예들에서, 하나 이상의 통신 칩(1106)은 또한, 마더보드(1102)에 물리적 및/또는 전기적으로 결합될 수 있다. 추가 구현들에서, 통신 칩들(1106)은 프로세서(1104)의 일부일 수 있다. 그 애플리케이션들에 따라, 컴퓨팅 디바이스(1100)는 마더보드(1102)에 물리적 및 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은, 휘발성 메모리(예로서, DRAM), 비휘발성 메모리(예로서, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(GPS) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라 및 (하드 디스크 드라이브, 솔리드-스테이트 드라이브(SSD), 콤팩트디스크(CD), 디지털 다기능 디스크(DVD) 등과 같은) 대용량 저장 디바이스 등을 포함하지만 이에 한정되지 않는다.
통신 칩(1106)은 컴퓨팅 디바이스(1100)로/로부터 데이터의 전송을 위한 무선 통신을 가능하게 할 수 있다. 용어 "무선(wireless)" 및 그 파생어들은, 논-솔리드 매체를 통한 변조된 전자기 복사(electromagnetic radiation)를 이용하여 데이터를 통신할 수 있는, 회로, 디바이스, 시스템, 방법, 기술, 통신 채널 등을 기술하는데 이용될 수 있다. 그 용어는 연관된 디바이스들이 임의의 배선을 포함하지 않음을 내포하지 않지만, 일부 실시예들에서는 그렇지 않을 수도 있다. 통신 칩들(1106)은 본 명세서의 다른 곳에서 설명되는 것들을 포함하지만 이에 제한되지는 않는 복수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 논의된 바와 같이, 컴퓨팅 디바이스(1100)는 복수의 통신 칩(706)을 포함할 수 있다. 예를 들어, 제1 통신 칩은 단거리 무선 통신, 예컨대 Wi-Fi 및 블루투스에 전용일 수 있고, 제2 통신 칩은 장거리 무선 통신, 예컨대 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 다른 것들에 전용일 수 있다.
본 명세서에 제시된 특정 피처들은 다양한 구현들에 관련하여 설명되었지만, 이 설명은 제한적인 의미에서 해석되어서는 안 된다. 그런 이유로, 본 명세서에 기술된 구현들뿐만 아니라, 본 개시 내용과 관련된 기술 분야의 통상의 기술자에게 명백한 다른 구현들의 다양한 수정들은 본 개시내용의 진의 및 범위 안에 있는 것으로 간주된다.
본 발명은 이와 같이 설명되는 실시예들에 제한되지는 않으며, 첨부된 청구항들의 범위로부터 벗어나지 않으면서 수정 및 변형되어 실시될 수 있다는 것이 인식될 것이다. 위의 실시예들은 피처들의 특정 조합을 포함할 수 있다. 예를 들면:
하나 이상의 제1 실시예에서, 확장된-드레인 전계효과 트랜지스터(FET)는 반도체 바디의 채널 영역 위에 배치되는 게이트 전극을 포함하고, 게이트 유전체가 이들 사이에 배치된다. 확장된-드레인 FET는 채널 영역의 제1 측면 상에 배치된 반도체 바디의 소스 영역과 결합되는 소스 콘택 금속을 포함한다. 확장된-드레인 FET는 채널 영역의 제2 측면 상에 배치된 반도체 바디의 드레인 영역과 결합되는 드레인 콘택 금속을 포함한다. 확장된-드레인 FET는 채널 영역과 드레인 영역 사이에서 반도체 바디 내의 도핑된 확장된-드레인 영역 위에 배치되는 필드 플레이트 전극을 포함한다. 확장된-드레인 FET는 필드 플레이트 전극과 확장된-드레인 영역 사이에 배치되고, 드레인 콘택 금속보다 게이트 전극에 더 가깝게 배치되는 필드 플레이트 유전체를 포함한다.
제1 실시예의 추가에서, 소스 콘택 금속은 게이트 전극의 측방향 길이의 적어도 2배만큼 드레인 콘택 금속으로부터 이격된다. 필드 플레이트 유전체는 게이트 유전체보다 큰 등가 산화물 두께(equivalent oxide thickness)(EOT)를 갖는다. 필드 플레이트 유전체는 적어도 하나의 게이트 전극 측방향 길이만큼 드레인 콘택 금속으로부터 이격된다.
상술한 바로 이전 실시예의 추가에서, 확장된-드레인 FET는 게이트 전극으로부터 전기적으로 격리되고 게이트 전극과 실질적으로 동일한 측방향 길이를 갖는 더미 게이트 전극을 더 포함하고, 더미 게이트 전극은 확장된-드레인 영역 위에서, 게이트 전극과 드레인 콘택 사이에 배치된다. 필드 플레이트 전극은 게이트 전극과 더미 게이트 전극 사이에 배치된다. 필드 플레이트 전극은 게이트 전극, 더미 게이트 전극 또는 소스 콘택 금속 중 적어도 하나에 전기적으로 결합된다.
상술한 바로 이전 실시예의 추가에서, 필드 플레이트 전극은 게이트 전극과 물리적으로 접촉하고 있다. 필드 플레이트 전극은 게이트 전극 및 더미 게이트 전극과 물리적으로 접촉하고 있다.
상기 실시예의 추가에서, 필드 플레이트 전극의 상부 표면은 소스 콘택 및 드레인 콘택 둘 다의 상부 표면과 실질적으로 평면이다.
상술한 바로 이전 실시예의 추가에서, 필드 플레이트 전극은 소스 콘택 및 드레인 콘택 둘 다와 동일한 조성을 갖는다.
상기 실시예의 추가에서, 소스 콘택 금속 및 드레인 콘택 금속은 실질적으로 동일한 측방향 콘택 길이를 갖고, 콘택 금속 피치를 정의하며; 필드 플레이트 유전체의 측방향 길이는 콘택 길이와 실질적으로 동일하고, 콘택 피치의 절반에 배치된다.
제1 실시예의 추가에서, 확장된-드레인 FET는 도핑된 확장된-드레인 영역과 상보형으로 도핑된 반도체 사이에 배치되는 반도체 바디 내의 디프 도핑된 웰(deep doped well)을 더 포함하고, 디프 도핑된 웰은 드레인-바디 커패시턴스를 감소시키도록 도핑된다.
상술한 바로 이전 실시예의 추가에서, 디프 도핑된 웰은 도핑된 확장된-드레인 영역과 동일한 유효 도전형이지만 도핑된 확장된-드레인 영역보다 낮은 유효 불순물 농도로 도핑된다.
상기 실시예의 추가에서, 반도체 바디는 반도체 기판으로부터 확장되는 비-평면 구조체이고, 디프 도핑된 웰은 비-평면 구조체와 기판의 계면에 배치된다.
하나 이상의 제2 실시예에서, 확장된-드레인 전계효과 트랜지스터(FET)는 반도체 바디의 채널 영역 위에 배치되는 게이트 전극을 포함하고, 게이트 유전체가 이들 사이에 배치된다. 확장된-드레인 FET는 채널 영역의 제1 측면 상에 배치된 반도체 바디의 소스 영역과 결합되는 소스 콘택 금속을 더 포함한다. 확장된-드레인 FET는 채널 영역의 제2 측면 상에 배치된 반도체 바디의 드레인 영역과 결합되는 드레인 콘택 금속을 더 포함한다. 확장된-드레인 FET는 채널 영역과 드레인 영역 사이에서 반도체 바디 내의 도핑된 확장된-드레인 영역 위에 배치되는 필드 플레이트 전극을 더 포함한다. 확장된-드레인 FET는 필드 플레이트 전극과 확장된-드레인 영역 사이에 배치된 필드 플레이트 유전체를 더 포함한다. 확장된-드레인 FET는 확장된-드레인 영역과 상보형으로 도핑된 반도체 사이에 배치된 반도체 바디 내의 도핑된 디프 웰을 더 포함하고, 디프 웰은 드레인-바디 커패시턴스를 감소시키도록 도핑된다.
제2 실시예의 추가에서, 디프 웰은 확장된-드레인 영역과 동일한 유효 도전형이지만 확장된-드레인 영역보다 낮은 유효 불순물 농도로 도핑된다.
제2 실시예의 추가에서, 필드 플레이트 유전체는 게이트 유전체보다 큰 등가 산화물 두께(EOT)를 갖는다. 제2 실시예의 추가에서, 필드 플레이트 유전체는 게이트 전극으로부터의 거리보다 큰 거리만큼 게이트 드레인 콘택 금속으로부터 측방향으로 이격된다.
하나 이상의 제3 실시예에서, 확장된-드레인 전계효과 트랜지스터(FET)를 제조하는 방법은 기판 위에 배치된 반도체 바디 내에 도핑된 확장된-드레인 영역을 형성하는 단계를 포함한다. 이 방법은 반도체 바디 내에 소스 영역 및 드레인 영역을 형성하는 단계를 더 포함하고, 소스 및 드레인 영역들은 채널 영역, 및 확장된-드레인 영역의 적어도 일부에 의해 분리된다. 이 방법은 채널 영역 및 확장된-드레인 영역의 일부 위에 배치되는 게이트 유전체를 형성하는 단계를 더 포함한다. 이 방법은 게이트 유전체 위에 배치되는 게이트 전극을 형성하는 단계를 더 포함한다. 이 방법은 채널 영역과 드레인 영역 사이에서 확장된-드레인 영역 위에, 드레인 영역보다 게이트 전극에 더 가깝게 필드 플레이트 유전체를 형성하는 단계를 더 포함한다. 이 방법은 필드 플레이트 유전체 위에 필드 플레이트 전극을 형성하는 단계를 더 포함한다. 이 방법은 소스 및 드레인 영역들 위에 금속 콘택들을 형성하는 단계를 더 포함한다.
제3 실시예의 추가에서, 드레인 영역보다 게이트 전극에 더 가깝게 확장된-드레인 FET를 제조하는 방법은, 확장된-드레인 영역의 일부 위에 더미 게이트 유전체를 형성하는 단계, 및 더미 게이트 유전체 위에 더미 게이트 전극을 형성하는 단계, 및 게이트 전극과 더미 게이트 전극 사이의 공간에 로우-k 유전체 재료를 퇴적하는 단계를 더 포함한다. 필드 플레이트 전극을 형성하는 단계는 로우-k 유전체 위에 금속을 퇴적하는 더 단계를 포함한다.
상술한 바로 이전 실시예의 추가에서, 로우-k 유전체 재료를 퇴적하는 단계는 소스 및 드레인 영역들 위에 로우-k 유전체를 퇴적하는 단계를 더 포함한다. 필드 플레이트 유전체를 형성하는 단계는 게이트 전극과 더미 게이트 전극 사이의 로우-k 유전체 재료를 게이트 유전체의 두께보다 큰 등가 산화물 두께(EOT)로 리세싱(recessing)하는 단계를 더 포함한다. 소스 및 드레인 영역들 위에 금속 콘택들을 형성하는 단계는 소스 및 드레인 영역들 위의 로우-k 유전체 재료를 게이트 전극과 더미 게이트 전극 사이에 배치된 로우-k 유전체 재료에 대해 선택적으로 제거하는 단계, 및 소스 및 드레인 영역들 위에 콘택 금속을 퇴적하는 단계를 더 포함한다. 필드 플레이트 전극을 형성하는 단계는 게이트 전극과 더미 게이트 전극 사이의 로우-k 유전체 재료 위에 콘택 금속을 퇴적하는 단계를 더 포함한다.
제3 실시예의 추가에서, 방법은 게이트 전극 및 더미 게이트 전극 중 적어도 하나의 부분을 노출시키기 위해 게이트 전극과 더미 게이트 전극 사이의 로우-k 유전체 재료를 리세싱하는 단계를 더 포함하고, 로우-k 유전체 위에 금속을 퇴적하는 단계는 게이트 전극 및 더미 게이트 전극 중 적어도 하나의 노출된 부분과 접촉하여 금속을 퇴적하는 단계를 더 포함한다.
상기 실시예의 추가에서, 확장된-드레인 영역보다 깊은 깊이로 불순물 종(impurity species)을 주입하는 것에 의해 기판 위에 배치된 반도체 바디 내의 확장된-드레인 영역 아래에 도핑된 디프 웰을 형성하는 단계를 포함한다.
상술한 바로 이전 실시예의 추가에서, 불순물 종을 주입하는 것은 확장된-드레인 영역과 동일한 종이지만 더 낮은 유효 불순물 농도로 퇴적하는 것을 더 포함한다.
제3 실시예의 추가에서, 이 방법은 반도체 바디를 기판의 비-평면 확장부 내로 형성하는 단계를 더 포함한다. 게이트 전극 및 더미 게이트 전극을 형성하는 단계는 제1 희생 게이트 구조체를 게이트 유전체, 게이트 유전체 위의 게이트 전극, 및 게이트 유전체의 위의 제1 유전체 캡으로 대체하는 단계를 더 포함한다. 게이트 전극 및 더미 게이트 전극을 형성하는 단계는 제2 희생 게이트 구조체를 더미 게이트 유전체, 더미 게이트 유전체 위의 더미 게이트 전극, 및 더미 게이트 유전체 위의 제2 유전체 캡으로 대체하는 단계를 더 포함한다. 필드 플레이트 유전체를 형성하는 단계는 게이트 전극과 더미 게이트 전극 사이의 로우-k 유전체를 제1 유전체 캡 및 제2 유전체 캡 아래의 레벨로 리세싱하는 단계를 더 포함한다. 필드 플레이트 전극을 형성하는 단계는 게이트 전극과 더미 게이트 전극 사이의 리세스를 백필링(backfilling)하는 단계를 더 포함한다.
하나 이상의 제4 실시예에서, 시스템 온 칩(SOC)은, 프로세서 로직 회로, 프로세서 로직 회로에 결합되는 메모리 회로, 프로세서 로직 회로에 결합되며 무선 송신 회로 및 무선 수신기 회로를 포함하는 RF 회로, 및 DC 전원을 수신하는 입력, 및 프로세서 로직 회로, 메모리 회로 또는 RF 회로 중 적어도 하나에 결합되는 출력을 포함하는 전력 관리 회로를 포함한다. RF 회로 또는 전력 관리 회로 중 적어도 하나는 확장된-드레인 전계효과 트랜지스터(FET)를 포함하고, 확장된-드레인 FET는 반도체 바디의 채널 영역 위에 배치되는 게이트 전극을 포함하고, 게이트 유전체가 이들 사이에 배치된다. 확장된-드레인 FET는 채널 영역의 제1 측면 상에 배치된 반도체 바디의 소스 영역과 결합되는 소스 콘택 금속을 더 포함한다. 확장된-드레인 FET는 채널 영역의 제2 측면 상에 배치된 반도체 바디의 드레인 영역과 결합되는 드레인 콘택 금속을 더 포함한다. 확장된-드레인 FET는 채널 영역과 드레인 영역 사이에서 반도체 바디 내의 도핑된 확장된-드레인 영역 위에 배치되는 필드 플레이트 전극을 더 포함한다. 확장된-드레인 FET는 필드 플레이트 전극과 확장된-드레인 영역 사이에 배치되고, 드레인 콘택 금속보다 게이트 전극에 더 가깝게 배치되는 필드 플레이트 유전체를 더 포함한다.
제4 실시예의 추가에서, 확장된-드레인 FET는 확장된-드레인 영역과 상보형으로 도핑된 반도체 사이에 배치된 반도체 바디 내의 도핑된 디프 웰을 더 포함하고, 디프 웰은 확장된-드레인 영역보다 낮은 불순물 농도로 도핑된다.
제4 실시예의 추가에서, SoC는 상기 제1 실시예들 중 임의의 실시예에서의 확장된-드레인 FET를 포함한다.
그러나, 상기 실시예들은 이와 관련하여 제한되지 않고, 다양한 구현들에서, 상기 실시예들은 그러한 피처들의 서브세트만을 행하는 것, 그러한 피처들의 상이한 순서를 행하는 것, 그러한 피처들의 상이한 조합을 행하는 것, 및/또는 명시적으로 열거된 그러한 피처들 외에 부가적인 피처들을 행하는 것을 포함할 수 있다. 따라서, 발명의 범위는 첨부된 청구항들을 참고하여 이러한 청구항들에 의해 주어지는 균등한 범위 전체와 함께 결정되어야 한다.

Claims (22)

  1. 확장된-드레인(extended-drain) 전계효과 트랜지스터(FET)로서,
    반도체 바디의 채널 영역 위에 배치되는 게이트 전극 - 게이트 유전체가 이들 사이에 배치됨 -;
    상기 채널 영역의 제1 측면 상에 배치된 상기 반도체 바디의 소스 영역과 결합되는 소스 콘택 금속;
    상기 채널 영역의 제2 측면 상에 배치된 상기 반도체 바디의 드레인 영역과 결합되는 드레인 콘택 금속;
    상기 채널 영역과 상기 드레인 영역 사이에서 상기 반도체 바디 내의 확장된-드레인 영역 위에 배치되는 필드 플레이트 전극(field plate electrode); 및
    상기 필드 플레이트 전극과 상기 확장된-드레인 영역 사이에 배치되고, 상기 드레인 콘택 금속보다 상기 게이트 전극에 더 가깝게 배치되는 필드 플레이트 유전체
    를 포함하는 확장된-드레인 FET.
  2. 제1항에 있어서,
    상기 소스 콘택 금속은 상기 게이트 전극의 측방향 길이의 적어도 2배만큼 상기 드레인 콘택 금속으로부터 이격되고;
    상기 필드 플레이트 유전체는 상기 게이트 유전체보다 큰 등가 산화물 두께(equivalent oxide thickness; EOT)를 가지며;
    상기 필드 플레이트 유전체는 적어도 하나의 게이트 전극 측방향 길이만큼 상기 드레인 콘택 금속으로부터 이격되는 확장된-드레인 FET.
  3. 제2항에 있어서,
    상기 게이트 전극으로부터 전기적으로 격리되고, 상기 게이트 전극과 실질적으로 동일한 측방향 길이를 갖는 더미 게이트 전극을 더 포함하고, 상기 더미 게이트 전극은 상기 확장된-드레인 영역 위에서, 상기 게이트 전극과 상기 드레인 콘택 사이에 배치되고,
    상기 필드 플레이트 전극은 상기 게이트 전극과 상기 더미 게이트 전극 사이에 배치되고;
    상기 필드 플레이트 전극은 상기 게이트 전극, 상기 더미 게이트 전극 또는 상기 소스 콘택 금속 중 적어도 하나에 전기적으로 결합되는 확장된-드레인 FET.
  4. 제3항에 있어서,
    상기 필드 플레이트 전극은 상기 게이트 전극과 물리적으로 접촉하거나; 또는
    상기 필드 플레이트 전극은 상기 게이트 전극 및 상기 더미 게이트 전극과 물리적으로 접촉하는 확장된-드레인 FET.
  5. 제3항에 있어서, 상기 필드 플레이트 전극의 상부 표면은 상기 소스 콘택 및 상기 드레인 콘택 둘 다의 상부 표면과 실질적으로 평면인 확장된-드레인 FET.
  6. 제5항에 있어서, 상기 필드 플레이트 전극은 상기 소스 콘택 및 상기 드레인 콘택 둘 다와 동일한 조성을 갖는 확장된-드레인 FET.
  7. 제3항에 있어서,
    상기 소스 콘택 금속 및 상기 드레인 콘택 금속은 실질적으로 동일한 측방향 콘택 길이를 가지며, 콘택 금속 피치를 정의하고;
    상기 필드 플레이트 유전체의 측방향 길이는 상기 콘택 길이와 실질적으로 동일하고, 상기 콘택 피치의 절반에 배치되는 확장된-드레인 FET.
  8. 제1항에 있어서,
    상기 확장된-드레인 영역과 상보형으로(complementarily) 도핑된 반도체 사이에 배치된 상기 반도체 바디 내의 도핑된 디프 웰(doped deep well)을 더 포함하고, 상기 디프 웰은 드레인-바디 커패시턴스를 감소시키도록 도핑되는 확장된-드레인 FET.
  9. 제8항에 있어서, 상기 디프 웰은 상기 확장된-드레인 영역과 동일한 유효 도전형(conductivity type)이지만 상기 확장된-드레인 영역보다 낮은 유효 불순물 농도로 도핑되는 확장된-드레인 FET.
  10. 제8항에 있어서, 상기 반도체 바디는 반도체 기판으로부터 확장되는 비-평면 구조체이고, 상기 디프 웰은 상기 비-평면 구조체와 기판의 계면에 배치되는 확장된-드레인 FET.
  11. 확장된-드레인 전계효과 트랜지스터(FET)로서,
    반도체 바디의 채널 영역 위에 배치되는 게이트 전극 - 게이트 유전체가 이들 사이에 배치됨 -;
    상기 채널 영역의 제1 측면 상에 배치된 상기 반도체 바디의 소스 영역과 결합되는 소스 콘택 금속;
    상기 채널 영역의 제2 측면 상에 배치된 상기 반도체 바디의 드레인 영역과 결합되는 드레인 콘택 금속;
    상기 채널 영역과 상기 드레인 영역 사이에서 상기 반도체 바디 내의 도핑된 확장된-드레인 영역 위에 배치되는 필드 플레이트 전극;
    상기 필드 플레이트 전극과 상기 확장된-드레인 영역 사이에 배치되는 필드 플레이트 유전체; 및
    상기 확장된-드레인 영역과 상보형으로 도핑된 반도체 사이에 배치된 상기 반도체 바디 내의 도핑된 디프 웰 - 상기 디프 웰은 드레인-바디 커패시턴스를 감소시키도록 도핑됨 -
    을 포함하는 확장된-드레인 FET.
  12. 제11항에 있어서, 상기 디프 웰은 상기 확장된-드레인 영역과 동일한 유효 도전형이지만 상기 확장된-드레인 영역보다 낮은 유효 불순물 농도로 도핑되는 확장된-드레인 FET.
  13. 제11항에 있어서,
    상기 필드 플레이트 유전체는 상기 게이트 유전체보다 큰 등가 산화물 두께(EOT)를 가지며;
    상기 필드 플레이트 유전체는 상기 게이트 전극으로부터의 거리보다 큰 거리만큼 상기 게이트 드레인 콘택 금속으로부터 측방향으로 이격되는 확장된-드레인 FET.
  14. 확장된-드레인 전계효과 트랜지스터(FET)를 제조하는 방법으로서,
    기판 위에 배치된 반도체 바디 내에 도핑된 확장된-드레인 영역을 형성하는 단계;
    상기 반도체 바디 내에 소스 영역 및 드레인 영역을 형성하는 단계 - 상기 소스 영역 및 상기 드레인 영역은 상기 확장된-드레인 영역의 적어도 일부 및 채널 영역에 의해 분리됨 - ;
    상기 채널 영역 및 상기 확장된-드레인 영역의 일부 위에 배치되는 게이트 유전체를 형성하는 단계;
    상기 게이트 유전체 위에 배치되는 게이트 전극을 형성하는 단계;
    상기 채널 영역과 상기 드레인 영역 사이에서 상기 확장된-드레인 영역 위에, 상기 드레인 영역보다 상기 게이트 전극에 더 가깝게 필드 플레이트 유전체를 형성하는 단계;
    상기 필드 플레이트 유전체 위에 상기 필드 플레이트 전극을 형성하는 단계; 및
    상기 소스 영역 및 상기 드레인 영역 위에 금속 콘택들을 형성하는 단계
    를 포함하는 방법.
  15. 제14항에 있어서,
    상기 확장된-드레인 영역 위에, 상기 드레인 영역보다 상기 게이트 전극에 더 가깝게 상기 필드 플레이트 유전체를 형성하는 단계는
    상기 확장된-드레인 영역의 일부 위에 더미 게이트 유전체를 형성하는 단계;
    상기 더미 게이트 유전체 위에 더미 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극과 상기 더미 게이트 전극 사이의 공간에 로우-k 유전체 재료를 퇴적하는 단계를 더 포함하고;
    상기 필드 플레이트 전극을 형성하는 단계는 상기 로우-k 유전체 위에 금속을 퇴적하는 단계를 더 포함하는 방법.
  16. 제15항에 있어서,
    상기 로우-k 유전체 재료를 퇴적하는 단계는 상기 소스 영역 및 상기 드레인 영역 위에 상기 로우-k 유전체를 퇴적하는 단계를 더 포함하고;
    상기 필드 플레이트 유전체를 형성하는 단계는 상기 게이트 전극과 상기 더미 게이트 전극 사이의 상기 로우-k 유전체 재료를 상기 게이트 유전체의 것보다 큰 등가 산화물 두께(EOT)로 리세싱(recessing)하는 단계를 더 포함하고;
    상기 소스 영역 및 상기 드레인 영역 위에 금속 콘택들을 형성하는 단계는,
    상기 소스 영역 및 상기 드레인 영역 위의 상기 로우-k 유전체 재료를, 상기 게이트 전극과 상기 더미 게이트 전극 사이에 배치된 상기 로우-k 유전체 재료에 대해 선택적으로 제거하는 단계; 및
    상기 소스 영역 및 상기 드레인 영역 위에 콘택 금속을 퇴적하는 단계
    를 더 포함하고,
    상기 필드 플레이트 전극을 형성하는 단계는,
    상기 게이트 전극과 상기 더미 게이트 전극 사이의 상기 로우-k 유전체 재료 위에 상기 콘택 금속을 퇴적하는 단계를 더 포함하는 방법.
  17. 제15항에 있어서,
    상기 방법은, 상기 게이트 전극 및 상기 더미 게이트 전극 중 적어도 하나의 부분을 노출시키기 위해 상기 게이트 전극과 상기 더미 게이트 전극 사이의 상기 로우-k 유전체 재료를 리세싱하는 단계를 더 포함하고;
    상기 로우-k 유전체 위에 상기 금속을 퇴적하는 단계는 상기 게이트 전극 및 상기 더미 게이트 전극 중 적어도 하나의 상기 노출된 부분과 접촉하여 상기 금속을 퇴적하는 단계를 더 포함하는 방법.
  18. 제14항에 있어서,
    상기 확장된-드레인 영역보다 깊은 깊이로 불순물 종들(impurity species)을 주입하는 것에 의해 기판 위에 배치된 반도체 바디 내의 상기 확장된-드레인 영역 아래에 도핑된 디프 웰을 형성하는 단계를 더 포함하는 방법.
  19. 제18항에 있어서, 상기 불순물 종들을 주입하는 것은 상기 확장된-드레인 영역과 동일한 종들이지만 더 낮은 유효 불순물 농도로 퇴적하는 것을 더 포함하는 방법.
  20. 제15항에 있어서,
    상기 반도체 바디를 상기 기판의 비-평면 확장부 내로 형성하는 단계를 더 포함하고;
    상기 게이트 전극 및 상기 더미 게이트 전극을 형성하는 단계는,
    제1 희생 게이트 구조체를, 상기 게이트 유전체, 상기 게이트 유전체 위의 상기 게이트 전극, 및 상기 게이트 유전체의 위의 제1 유전체 캡으로 대체하는 단계; 및
    제2 희생 게이트 구조체를, 상기 더미 게이트 유전체, 상기 더미 게이트 유전체 위의 상기 더미 게이트 전극, 및 상기 더미 게이트 유전체의 위의 제2 유전체 캡으로 대체하는 단계를 더 포함하고;
    상기 필드 플레이트 유전체를 형성하는 단계는,
    상기 게이트 전극과 상기 더미 게이트 전극 사이의 상기 로우-k 유전체를 상기 제1 유전체 캡 및 상기 제2 유전체 캡 아래의 레벨로 리세싱하는 단계를 더 포함하고;
    상기 필드 플레이트 전극을 형성하는 단계는 상기 게이트 전극과 상기 더미 게이트 전극 사이의 리세스를 백필링(backfilling)하는 단계를 더 포함하는 방법.
  21. 시스템 온 칩(system on a chip; SOC)으로서,
    프로세서 로직 회로;
    상기 프로세서 로직 회로에 결합된 메모리 회로;
    상기 프로세서 로직 회로에 결합되며 무선 송신 회로 및 무선 수신기 회로를 포함하는 RF 회로; 및
    DC 전원을 수신하는 입력, 및 상기 프로세서 로직 회로, 상기 메모리 회로 또는 상기 RF 회로 중 적어도 하나에 결합되는 출력을 포함하는 전력 관리 회로
    를 포함하고, 상기 RF 회로 또는 상기 전력 관리 회로 중 적어도 하나는 확장된-드레인 전계효과 트랜지스터(FET)를 포함하고, 상기 확장된-드레인 FET는,
    반도체 바디의 채널 영역 위에 배치되는 게이트 전극 - 게이트 유전체가 이들 사이에 배치됨 - ;
    상기 채널 영역의 제1 측면 상에 배치된 상기 반도체 바디의 소스 영역과 결합되는 소스 콘택 금속;
    상기 채널 영역의 제2 측면 상에 배치된 상기 반도체 바디의 드레인 영역과 결합되는 드레인 콘택 금속;
    상기 채널 영역과 상기 드레인 영역 사이에서 상기 반도체 바디 내의 도핑된 확장된-드레인 영역 위에 배치되는 필드 플레이트 전극; 및
    상기 필드 플레이트 전극과 상기 확장된-드레인 영역 사이에 배치되고, 상기 드레인 콘택 금속보다 상기 게이트 전극에 더 가깝게 배치되는 필드 플레이트 유전체를 더 포함하는 SOC.
  22. 제21항에 있어서, 상기 확장된-드레인 FET는 상기 확장된-드레인 영역과 상보형으로 도핑된 반도체 사이에 배치된 상기 반도체 바디 내의 도핑된 디프 웰을 더 포함하고, 상기 디프 웰은 상기 확장된-드레인 영역보다 낮은 불순물 농도로 도핑되는 SOC.
KR1020167031353A 2014-06-18 2014-06-18 고전압 전계효과 트랜지스터들을 위한 확장된-드레인 구조체 KR102218366B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2014/042925 WO2015195116A1 (en) 2014-06-18 2014-06-18 Extended-drain structures for high voltage field effect transistors

Publications (2)

Publication Number Publication Date
KR20170016326A true KR20170016326A (ko) 2017-02-13
KR102218366B1 KR102218366B1 (ko) 2021-02-22

Family

ID=54935926

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020167031353A KR102218366B1 (ko) 2014-06-18 2014-06-18 고전압 전계효과 트랜지스터들을 위한 확장된-드레인 구조체

Country Status (7)

Country Link
US (1) US9911815B2 (ko)
EP (2) EP3158587B1 (ko)
JP (1) JP6440038B2 (ko)
KR (1) KR102218366B1 (ko)
CN (1) CN106463532B (ko)
TW (1) TWI575738B (ko)
WO (1) WO2015195116A1 (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9564372B2 (en) * 2015-06-16 2017-02-07 International Business Machines Corporation Dual liner silicide
US20170033187A1 (en) * 2015-07-31 2017-02-02 Ohio State Innovation Foundation Enhancement mode field effect transistor with doped buffer and drain field plate
US10510601B2 (en) 2017-09-28 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method for reducing metal plug corrosion and device
DE102017130223B4 (de) 2017-12-15 2020-06-04 Infineon Technologies Ag Halbleitervorrichtung mit elektrisch parallel geschalteten planaren Feldeffekttransistorzellen und zugehöriger DC-DC-Wandler
US11205708B2 (en) * 2018-04-02 2021-12-21 Intel Corporation Dual self-aligned gate endcap (SAGE) architectures
US10446451B1 (en) * 2018-07-05 2019-10-15 Globalfoundries Inc. Method for forming replacement gate structures for vertical transistors
US11610887B2 (en) * 2019-01-09 2023-03-21 Intel Corporation Side-by-side integration of III-n transistors and thin-film transistors
JP7106476B2 (ja) 2019-03-19 2022-07-26 株式会社東芝 半導体装置およびその製造方法
US11127860B2 (en) * 2019-09-12 2021-09-21 Globalfoundries U.S. Inc. Extended-drain field-effect transistors including a floating gate
US10854604B1 (en) * 2019-09-20 2020-12-01 Qualcomm Incorporated Offset gate contact
US20210184032A1 (en) * 2019-12-13 2021-06-17 Intel Corporation High voltage extended-drain mos (edmos) nanowire transistors
EP4113626A4 (en) * 2020-03-26 2023-04-26 Huawei Technologies Co., Ltd. ENCLOSING GRID TRANSISTOR AND METHOD OF FABRICATION THEREOF, AND ELECTRONIC DEVICE
US11587935B2 (en) 2020-04-03 2023-02-21 Nanya Technology Corporation Semiconductor device with embedded storage structure and method for fabricating the same
US11552194B2 (en) * 2020-05-29 2023-01-10 metaMOS Solutions Inc. Low loss power device and method for fabricating thereof
US11211453B1 (en) * 2020-07-23 2021-12-28 Globalfoundries U.S. Inc. FinFET with shorter fin height in drain region than source region and related method
US20220037519A1 (en) * 2020-07-29 2022-02-03 Fu-Chang Hsu Transistor structures and associated processes
CN117727756B (zh) * 2024-02-08 2024-05-28 深圳天狼芯半导体有限公司 一种适用于高频应用的耐高压GaN HEMT及制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0730107A (ja) * 1993-07-13 1995-01-31 Sony Corp 高耐圧トランジスタ及びその製造方法
US20040041237A1 (en) * 2002-08-29 2004-03-04 The University Of Electronic Science And Technology Of China. Lateral high-voltage semiconductor devices with surface covered by thin film of dielectric material with high permittivity
US20050156234A1 (en) * 2003-11-14 2005-07-21 Gammel Peter L. Control of hot carrier injection in a metal-oxide semiconductor device
US20090256212A1 (en) * 2008-04-11 2009-10-15 Texas Instruments, Inc. Lateral drain-extended mosfet having channel along sidewall of drain extension dielectric
US20120211832A1 (en) * 2011-02-18 2012-08-23 Macronix International Co., Ltd. Split-gte lateral diffused metal oxide semiconductor devise

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100244282B1 (ko) * 1997-08-25 2000-02-01 김영환 고전압 트랜지스터의 구조 및 제조 방법
US6660603B2 (en) * 2000-09-21 2003-12-09 Texas Instruments Incorporated Higher voltage drain extended MOS transistors with self-aligned channel and drain extensions
KR100445904B1 (ko) * 2001-12-12 2004-08-25 한국전자통신연구원 소스 필드 플레이트를 갖는 드레인 확장형 모스 전계 효과트랜지스터 및그 제조방법
US7719054B2 (en) * 2006-05-31 2010-05-18 Advanced Analogic Technologies, Inc. High-voltage lateral DMOS device
US7235451B2 (en) * 2003-03-03 2007-06-26 Texas Instruments Incorporated Drain extended MOS devices with self-aligned floating region and fabrication methods therefor
US6710416B1 (en) 2003-05-16 2004-03-23 Agere Systems Inc. Split-gate metal-oxide-semiconductor device
JP4801323B2 (ja) * 2004-02-13 2011-10-26 富士通セミコンダクター株式会社 半導体装置の製造方法
US7329922B2 (en) * 2004-11-30 2008-02-12 Agere Systems Inc. Dual-gate metal-oxide semiconductor device
US7208364B2 (en) * 2005-06-16 2007-04-24 Texas Instruments Incorporated Methods of fabricating high voltage devices
KR100729122B1 (ko) * 2005-12-29 2007-06-14 동부일렉트로닉스 주식회사 반도체 소자의 트랜지스터 및 그 제조방법
US8003504B2 (en) * 2006-09-01 2011-08-23 Bae Systems Information And Electronic Systems Integration Inc. Structure and method for fabrication of field effect transistor gates with or without field plates
US20110079848A1 (en) * 2008-05-28 2011-04-07 Nxp B.V. Semiconductor device with dummy gate electrode and corresponding integrated circuit and manufacturing method
EP2348642B8 (en) * 2010-01-26 2017-04-05 OCT Circuit Technologies International Limited Process for achieving spur mitigation in an integrated circuit including a wide band receiver
US8304831B2 (en) * 2010-02-08 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus of forming a gate
JP5457902B2 (ja) * 2010-03-26 2014-04-02 旭化成エレクトロニクス株式会社 半導体装置及びその製造方法
US8754469B2 (en) 2010-10-26 2014-06-17 Texas Instruments Incorporated Hybrid active-field gap extended drain MOS transistor
US20120175679A1 (en) * 2011-01-10 2012-07-12 Fabio Alessio Marino Single structure cascode device
US9543383B2 (en) * 2011-02-17 2017-01-10 Qualcomm Incorporated High-speed high-power semiconductor devices
US20120228704A1 (en) * 2011-03-07 2012-09-13 Dong-Hyuk Ju High-Voltage MOSFET with High Breakdown Voltage and Low On-Resistance and Method of Manufacturing the Same
US8680615B2 (en) * 2011-12-13 2014-03-25 Freescale Semiconductor, Inc. Customized shield plate for a field effect transistor
US9450056B2 (en) * 2012-01-17 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Lateral DMOS device with dummy gate
US9006811B2 (en) * 2012-12-03 2015-04-14 Infineon Technologies Austria Ag Semiconductor device including a fin and a drain extension region and manufacturing method
TWI470943B (zh) * 2013-02-18 2015-01-21 Shuenn Yuh Lee 用於無線感測系統之核心模組

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0730107A (ja) * 1993-07-13 1995-01-31 Sony Corp 高耐圧トランジスタ及びその製造方法
US20040041237A1 (en) * 2002-08-29 2004-03-04 The University Of Electronic Science And Technology Of China. Lateral high-voltage semiconductor devices with surface covered by thin film of dielectric material with high permittivity
US20050156234A1 (en) * 2003-11-14 2005-07-21 Gammel Peter L. Control of hot carrier injection in a metal-oxide semiconductor device
US20090256212A1 (en) * 2008-04-11 2009-10-15 Texas Instruments, Inc. Lateral drain-extended mosfet having channel along sidewall of drain extension dielectric
US20120211832A1 (en) * 2011-02-18 2012-08-23 Macronix International Co., Ltd. Split-gte lateral diffused metal oxide semiconductor devise

Also Published As

Publication number Publication date
CN106463532B (zh) 2020-12-15
CN106463532A (zh) 2017-02-22
KR102218366B1 (ko) 2021-02-22
US9911815B2 (en) 2018-03-06
JP2017522719A (ja) 2017-08-10
WO2015195116A9 (en) 2016-06-23
US20170092726A1 (en) 2017-03-30
EP4024474A2 (en) 2022-07-06
JP6440038B2 (ja) 2018-12-19
TWI575738B (zh) 2017-03-21
EP4024474A3 (en) 2022-10-26
EP3158587A1 (en) 2017-04-26
WO2015195116A1 (en) 2015-12-23
EP3158587B1 (en) 2022-03-30
EP3158587A4 (en) 2018-05-16
TW201607037A (zh) 2016-02-16

Similar Documents

Publication Publication Date Title
KR102218366B1 (ko) 고전압 전계효과 트랜지스터들을 위한 확장된-드레인 구조체
JP6533237B2 (ja) 高電圧トランジスタ及び低電圧非プレーナ型トランジスタのモノリシック集積
KR101738738B1 (ko) Mosfet 디바이스를 위한 구조 및 방법
KR102176513B1 (ko) Finfet 아키텍처용 고체-상태 확산 소스를 갖는 분리 웰 도핑
US10243034B2 (en) Pillar resistor structures for integrated circuitry
US10192969B2 (en) Transistor gate metal with laterally graduated work function
CN113471147A (zh) 制造半导体器件的方法和静电放电器件
US9887100B2 (en) Methods of forming semiconductor devices and structures thereof
US9548317B2 (en) FDSOI semiconductor structure and method for manufacturing the same
US10340220B2 (en) Compound lateral resistor structures for integrated circuitry
WO2018063397A1 (en) Gate trench precision resistors with high-k rmg gan transistor

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant