TWI575738B - 用於高壓場效應電晶體的延伸汲極結構 - Google Patents

用於高壓場效應電晶體的延伸汲極結構 Download PDF

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Description

用於高壓場效應電晶體的延伸汲極結構
本發明之實施例一般關於單片積體電路(IC)之製造，尤其是關於用於高電壓電晶體的延伸汲極結構。
單片IC通常包含在基板上方所製造的一些被動裝置(如電阻器)、及/或主動裝置(如金屬氧化物半導體場效應電晶體(MOSFET))或之類。目前的系統晶片(SoC)技術將重點放在積極地縮放FET閘極長度(Lg)以依照莫耳定律提供效能和面積縮放。
側向縮放的一個不利效果是支援低洩漏和高電壓裝置，這兩者在SoC應用中都是重要的，由於從最小設計規則(標稱)邏輯電晶體發散之高電壓電晶體的架構而變得更加困難。側向縮放也減少閘極接觸間隔，其增加峰值電場，進一步減少電晶體的高電壓操作視窗。
使一些電晶體能具有較大閘極-汲極間隔及/或承受用於給定閘極-汲極間隔之較高鑿穿電壓的裝置架構 對於複雜的單片SOC IC設計而言係有利的。
101‧‧‧平面電晶體
102‧‧‧非平面電晶體
118‧‧‧半導體主體
105‧‧‧基板
120‧‧‧隔離介電質
107‧‧‧源極區
108‧‧‧汲極區
114‧‧‧源極接觸金屬
115‧‧‧汲極接觸金屬
106‧‧‧通道區
109‧‧‧延伸汲極區
150‧‧‧閘極電極
130‧‧‧場板介電質
135‧‧‧場板電極
121‧‧‧介電質間隔物
140‧‧‧閘極介電質
145‧‧‧場板電極
155‧‧‧覆蓋介電質
141‧‧‧側向間隔
151‧‧‧虛擬閘極電極
103‧‧‧電晶體
142‧‧‧虛擬閘極介電質
201‧‧‧電晶體
202‧‧‧電晶體
203‧‧‧電晶體
110‧‧‧摻雜深阱
301‧‧‧方法
301-355‧‧‧操作
450‧‧‧犧牲閘極結構
451‧‧‧犧牲閘極結構
435‧‧‧開口
430‧‧‧介電質
432‧‧‧遮罩
1000‧‧‧系統
1005‧‧‧行動計算平台
1006‧‧‧資料伺服器機器
1050‧‧‧封裝單片IC
1010‧‧‧整合系統
1015‧‧‧電池
1020‧‧‧放大視圖
1030‧‧‧電源管理
1025‧‧‧RF積體電路
1060‧‧‧系統晶片
1100‧‧‧計算裝置
1102‧‧‧主機板
1104‧‧‧處理器
1106‧‧‧通訊晶片
本文所述之材料在附圖中係經由舉例而非限 制來繪示出。為了簡單和清楚說明，圖中所示之元件不一定按比例來繪製。例如，為了清楚起見，一些元件的尺寸可能相對於其他元件而誇大。此外，在此適當地考慮，已在圖之間重覆參考標號以指示對應或類似元件。在圖中：第1A圖係依照一實施例之具有延伸汲極的平面電晶體之等距圖；第1B和1C圖係依照實施例之具有延伸汲極的非平面電晶體之等距圖；第2A、2B和2C圖係依照實施例之具有延伸汲極結構的電晶體之剖面圖；第3圖係繪示依照一實施例之形成具有延伸汲極的電晶體之方法的流程圖；第4A、4B、4C、4D、4E、4F、4G、和4H圖係依照一實施例之進行發展為第3圖所示之方法中的選定操作之具有延伸汲極結構的電晶體之剖面圖；第5圖繪示依照本發明之實施例之運用包括具有延伸汲極結構的電晶體之IC結構的行動計算平台和資料伺服器機器；及第6圖係依照本發明之一實施例的電子計算裝置之功能方塊圖。
【發明內容與實施方式】
參考所揭露之圖來說明一或更多實施例。儘 管詳細地描繪和討論特定配置和佈置，但應了解這僅是為了說明性目的而進行。相關領域之技術者將認為其他配置和佈置在不脫離本說明之精神和範圍下係可能的。相關領域之那些技藝者將清楚明白可能在除了本文詳細所述以外的各種其他系統和應用中運用本文所述之技術及/或佈置。
在下面的詳細說明中參考附圖，其形成詳細 說明的一部分並繪示示範實施例。此外，將了解可能利用其他實施例且在不脫離所主張之主題的範圍下可能進行結構及/或邏輯變化。也應注意可能僅使用方向和參考(例如，上、下、頂部、底部等)來便於說明圖中的特徵。因此，下面的詳細說明並不被視為限制意義且所主張之主題 的範圍僅由所附之申請專利範圍及其等效範圍定義。
在下面的說明中，提出了許多細節，然而，本領域之技藝者將清楚明白無需這些具體細節便可能實行本發明。在一些例子中，以方塊圖形式而不是詳細地顯示熟知的方法和裝置以免模糊本發明。整篇本說明書提到「一實施例」或「一個實施例」表示結合實施例所述之特定特徵、結構、功能、或特性係包括在本發明之至少一實施例中。因此，在整篇本說明書的各處中出現「在一實施例中」或「在一個實施例中」之說法不一定都指本發明之 相同實施例。再者，在一或更多實施例中，特定特徵、結構、功能、或特性可能以任何適當方式來結合。例如，第一實施例可能結合第二實施例，關聯於這兩個實施例之特定特徵、結構、功能、或特性的任何地方並不互斥。
如本發明之說明及所附之申請專利範圍所使用，單數形式「一」和「此」預期同樣包括複數形式，除非上下文另有清楚地指示。將也了解如本文所述之「及/或」之詞係指且包含相關所列出的項目之一或更多者的任何和所有可能組合。
本文可能使用「耦接」和「連接」之詞及其衍生詞來說明在元件之間的功能或結構關係。應了解這些詞不打算作為彼此的同義詞。反而，在特定實施例中，可能使用「連接」來表示兩個或更多元件彼此直接實體、光學、或電性接觸。可能使用「耦接」來表示兩個或更多元件彼此直接或間接(在其間有其他中間元件)實體、光學、或電性接觸，及/或兩個或更多元件彼此合作或互動(例如，在因果關係中)。
如本文所使用之「在...上方」、「在...下方」、「在...之間」、和「在...上」之詞係指一個元件或材料相對於其他元件或材料的相對位置，其中上述實體關係係值得注意的。例如，在材料之內文中，設置於另一材料上方或下方的一個材料可能直接接觸或可能具有一或更多中間層。此外，設置於兩個材料之間的一個材料可能與兩個層直接接觸或可能具有一或更多中間層。對照之下， 在第二材料「上」的第一材料係與此第二材料直接接觸。在元件組件之內文中進行類似區別。
如整篇本說明所使用，且在申請專利範圍中，「至少一者」或「一或更多者」之詞所連接的一列項目能意味著所列出之項目的任何組合。例如，「A、B或C之至少一者」之說法能意味著A；B；C；A且B；A且C；B且C；或A、B且C。
本文中說明了一種具有延伸汲極結構的平面和非平面場效應電晶體、及用以製造上述結構的技術。在一實施例中，場板電極係設置於一延伸汲極上方。場板介電質係側向地在場板電極與延伸汲極之間且比電晶體閘極更遠離電晶體汲極。在另一實施例中，延伸汲極電晶體具有源極和汲極接觸金屬，約為最小接觸金屬間距的兩倍，其中場板設置於相對於源極和汲極接觸金屬的最小接觸金屬間距。換言之，源極接觸可能位於相對於閘極電極的最小接觸金屬間距，而汲極接觸為最小接觸間距的兩倍，其中場板係設置於在源極接觸對面之閘極電極之一側上的最小接觸金屬間距。在另一實施例中，不同於閘極介電質之隔離介電質為設置於延伸汲極與場板之間以在延伸汲極內設定期望電場強度。在另一實施例中，場板可能直接地連接至電晶體閘極電極或一虛擬閘極電極之一或更多者而無需上層互連。在一實施例中，深阱植入物可能設置於一摻雜延伸汲極與一基板之間以減少汲極主體接面電容並提高電晶體效能。
在一實施例中，電晶體包括一場板電極，設置於一延伸汲極區上方。在場板電極與延伸汲極區之間的是場板介電質，其比汲極電極更接近於閘極電極地設置。 針對在此位置具有場板結構的高電壓裝置，位於閘極電極之汲極邊緣的峰值電場可能降低，且驅動電流退化由於熱載體效應而減輕。第1A圖係依照上述一實施例之具有延伸汲極的平面電晶體101之等距圖。第1B圖係依照另一實施例之具有延伸汲極的非平面電晶體102之等距圖。雖然在第1A圖中舉例說明了平面半導體主體118，但本文所述之延伸汲極結構也可能以實質上相同的方式藉由非平面電晶體來實作。例如，第1B圖所示之非平面電晶體102包括平面電晶體101的所有延伸汲極和場板屬性及/或特徵以繪示上述特徵如何可能適用於非平面半導體主體118的幾何形狀。如第1B圖進一步所示，複數個非平面半導體主體118之各者通過設置於基板105上方的隔離介電質120。在非平面電晶體102中機械連接非平面半導體主體118促進較大的驅動電流，其可能在高電壓應用中使用，但也可能運用單一非平面半導體主體118。
參考第1A和1B圖兩者，半導體主體118係設置於基板105上方。基板105可能是適用於形成單晶整合電、光、或微機電(MEM)裝置(本文中一般稱為IC)的任何基板。示範基板包括半導體基板、絕緣體上覆半導體(SOI)基板、絕緣體基板(例如，藍寶石)或之類、及/或以上之組合。在一示範實施例中，基板105包 含一實質上單晶半導體，例如但不限於矽。示範半導體基板成分也包含鍺、或第IV族合金系統(如SiGe)、第Ⅲ-V族系統(如GaAs、InP、InGaAs)等、或第Ⅲ-N族系統(如GaN)。半導體主體118可能是與基板105實質上相同的單晶半導體(例如，矽)。
半導體主體118包括位於與源極接觸金屬114直接實體接觸之第一端的源極區107。針對非平面實施例，源極接觸金屬114可能環繞非平面半導體主體(例如，在一奈米線實施例中完全圍繞軸向長度)。半導體主體118更包括位於與汲極接觸金屬115實體接觸之第二端的汲極區108。針對非平面實施例，汲極接觸金屬115可能環繞非平面半導體主體(例如，在一奈米線實施例中完全圍繞軸向長度)。依據電晶體的導電類型，源極區和汲極區107、108可能是摻雜n型(例如，NMOS)或p型(例如，PMOS)。在實施例中，源極接觸金屬114和汲極接觸金屬115具有實質上相同的成分，例如但不限於銅(Cu)、鈷(Co)、鎢(W)、鈦(Ti)、鋁(Al)、鉑(Pt)、鎳(Ni)、其合金、及以上之矽化物、碳化物、和鍺化物。在所示之示範實施例中，源極、汲極接觸114、115的頂部表面實質上彼此平面(例如，至相同z高度的10%)。
半導體主體118更包括通道區106，設置於源極區107與延伸汲極區109之間。通道區107係可能實質上未摻雜(例如，未被故意地摻雜)，或可能被輕摻雜至 與源極/汲極區互補之類型(例如，用於NMOS FET的p型通道區、用於PMOS FET的n型通道區)的半導體。延伸汲極區109係被摻雜至與源極區和汲極區107、108相同導電類型(例如，用於NMOS的n型)的半導體區。延伸汲極區109在本文中被稱為「輕摻雜」，因為它比汲極區108更被輕摻雜。在一示範NMOS實施例中，延伸汲極區109被摻雜n型至1016cm-3-1020cm-3。延伸汲極109相應地增加通道區與汲極區之間的間隔，沿其側向長度(例如，x維度)降低從在閘極電極150的電壓電位Vg與汲極區108的電壓電位Vd之間的電壓差導致的電場。在延伸汲極109內的電場之形狀能透過場板介電質130藉由場效應來調變作為場板電極135的電壓電位Vfp之函數。如圖所示，Vg、Vs、Vd、和Vfp之各者可能配置用於在延伸汲極電晶體101之操作期間的獨立偏壓。在本文別處所述之其他實施例中，電晶體結構可能被修改為將場板電極135直接連接至裝置的另一端(例如，閘極電極150)，使得場板電極135不一定增加用於裝置的互連端計數。
場板電極135係設置於延伸汲極區109的至少一部分上方且被場板介電質130與下層半導體電性隔離。場板電極135更被至少介電質間隔物121與閘極電極150電性隔離，且依據所運用之製造技術，可能更被閘極介電質140隔離，如第1A圖所示。介電質間隔物121可能是任何已知的介電材料，例如但不限於氧化矽(SiO)、氮化矽(SiN)、氧氮化矽(SiON)、碳化氮 矽(SiCN)、或低k材料(例如，碳摻雜二氧化矽(SiOC)、多孔介電質、等等)。在先進CMOS技術中，介電質間隔物121具有標稱厚度，例如，20nm或更少。同樣地，閘極介電質140可能是任何已知的介電材料，例如但不限於氧化矽(SiO)、氮化矽(SiN)、氧氮化矽(SiON)、碳化氮矽(SiCN)、或任何高k材料(例如，HfO2、金屬矽酸鹽或之類)。在先進CMOS技術中，閘極介電質140具有標稱厚度，取決於其體相對介電係數以實現期望的等效氧化物厚度(EOT)，例如，10nm、或更少(例如，5nm)。
在實施例中，場板介電質130具有與設置於通道區106與閘極電極150之間之閘極介電質140不同的EOT。可能改變EOT以調諧在接近於閘極電極150的汲極邊緣之延伸汲極區109內的電場形狀。為了實現EOT差，可能獨立於閘極介電質140的材料成分和膜厚度而改變材料成分和膜厚度之任一者或兩者。在實施例中，場板介電質130具有一厚度(如在場板電極135與延伸汲極109的最近表面之間所測量)，其係不同於閘極介電質140的厚度(如在閘極電極150與通道區106的最近表面之間所測量)。在某些實施例中，場板介電質130具有顯著大於閘極介電質140之厚度的厚度。在有利實施例中，場板介電質130具有比閘極介電質140之厚度更厚3-10倍的EOT。在場板介電質130具有8、或更少之體介電質常數的具體實例中，場板介電質130具有範圍從15-50nm 的實體厚度。
在一示範實施例中，場板介電質130具有不同於閘極介電質140的成分。在有利實施例中，場板介電質係具有低於閘極介電質140之介電常數的材料。較低的相對介電係數可能在任何給定電壓Vfp下減少場板電極135的場效應。在有利實施例中，場板介電質130係具有小於3.5，且更有利地小於3.0之介電常數的材料。示範低k材料包括，但不限於碳摻雜二氧化矽(SiOC)、及多孔介電質。在某些實施例中，例如，其中Vfp被連接至閘極電極電壓Vg，場板介電質130具有相對於閘極介電質140減少之相對介電係數(即，低k)及增加之介電質厚度。
場板電極135可能是適當導電率的任何材料。在有利實施例中，場板電極135係不同於閘極電極150的成分。不同成分可能能夠選擇具有不同於閘極電極150之功函數的材料。除了控制場板介電質130的成分和厚度之外，場板電極功函數之調變也可能是針對延伸汲極109內之特定電場形狀的另一工具。用於場板電極135的示範材料包括被摻雜至期望導電類型的多晶半導體(例如，多晶矽)、及/或一或更多金屬(即，合金)。在一有利實施例中，場板電極135具有與源極接觸金屬114和汲極接觸金屬115之至少一者相同的成分。在某些上述實施例中，場板電極具有與源極和汲極接觸金屬114、115兩者相同的成分。場板電極135可能因此包括已知用以對 源極區和汲極區107、108提供歐姆接觸之任何成分的金屬，且更具體來說可能包括上面針對接觸金屬114、115所述之任何金屬。在其他實施例中，場板電極135的頂部表面係與源極接觸114的頂部表面實質上平面且與汲極接觸115的頂部表面實質上平面。
如第1A圖進一步所示，閘極電極150係設置於通道區106上方，且可能進一步重疊延伸汲極109的一部分。閘極電極150可能是為電晶體101之導電類型提供適當功函數的任何材料。例如，閘極電極成分可能有所不同以藉由包括期望功函數金屬，或藉由摻雜由如多晶矽之半導體組成的閘極電極來適應各種功函數目標。覆蓋介電質155係設置於閘極電極150上方，其可能在閘極電極150的頂部表面上方提供電隔離，且在示範實施例中，實質上平面化具有源極接觸金屬114、汲極接觸金屬115、及場板電極135的閘極堆疊。閘極覆蓋介電質155可能是不同於閘極介電質140、間隔物介電質121、或場板介電質130之一或更多者的成分，允許選擇性地在材料之間的任何期望蝕刻。在示範實施例中，閘極覆蓋介電質155包括下列之一或更多者：SiO、SiON、SiN、SiCN、SiC、低k介電質(例如，碳摻雜氧化物)或之類。
如第1A圖進一步所示，場板介電質130和場板電極135係與閘極電極150側向地(例如，在x維度上)隔開間隔物121的標稱厚度，且可能進一步被閘極介電質140隔開，其中之各者在示範實施例中係小於10 nm。場板介電質130和場板電極135係與汲極接觸115側向地隔開間隔物121的至少兩個標稱厚度，第一間隔物121係設置於場板135的汲極側上，且另一間隔物121係設置於汲極接觸金屬115的閘極側上。此外，場板介電質130和場板電極135係與汲極接觸115側向地隔開非零側向間隔141。儘管延伸汲極109沿著側向間隔141延伸，但場板介電質130或場板電極135之至少一者不存在於此區域。由此，場板介電質130或場板電極135之至少一者係比汲極接觸金屬115更接近於閘極電極150地設置。
第1C圖係依照另一實施例之具有延伸汲極的非平面延伸汲極電晶體103之等距圖。如圖所示，虛擬閘極電極151佔據側向間隔141。在示範實施例中，虛擬閘極電極151具有與閘極電極150實質上相同的側向閘極長度Lg(例如，至10%內)。場板介電質130和場板電極135的汲極邊緣因此係與汲極接觸金屬115隔開至少一個閘極電極側向長度Lg。針對電晶體103，源極接觸金屬114和場板電極135係位於常數金屬間距Pc，其在一實例中可能是用於低電壓邏輯電晶體源極/汲極接觸的標稱設計規則間距。由於接觸尺寸和接觸間距隨技術縮放，能預期這些值隨時間而改變，但Pc的示範範圍係30-300nm。 針對延伸汲極電晶體103，源極接觸114和汲極接觸115約為間距Pc的兩倍。換言之，針對延伸汲極電晶體103，源極接觸金屬114係與汲極接觸金屬115隔開至少兩倍的閘極電極Lg之側向長度。由於閘極尺寸隨技術縮放，能 預期此值隨時間而改變，但Lg的示範範圍係10-180nm。 更具體來說，除了場板堆疊(場板介電質130和場板電極135)、及任何中間介電質(例如，介電質間隔物121)所佔據之延伸汲極109的側向長度Lc，源極接觸金屬114係與汲極接觸金屬115隔開兩倍Lg。在本示範實施例中，汲極接觸金屬115也具有約Lc的側向長度。源極接觸金屬114可能也在側向長度Lc上方界接至源極區107。
虛擬閘極電極151係設置於在閘極電極150與汲極接觸115之間的延伸汲極區109上方。場板電極135因此係設置於閘極電極150與虛擬閘極電極151之間。在示範實施例中，虛擬閘極電極151的成分係與閘極電極150相同且被虛擬閘極介電質142與半導體主體118分離。若虛擬閘極電極151設置於通道區上方且被適當地偏壓，則它將可用於閘控。然而，若位於延伸汲極區109上方，則虛擬閘極偏壓電壓Vdg可能反而操作作為另一場板以進一步調變在延伸汲極區109內的外質電阻和電場。 在其他實施例中，虛擬閘極介電質142可能是為有效場板介電質之被介電厚度及/或成分分異化的閘極介電質140。 針對第1C圖所示之基板，虛擬閘極電極151係與閘極電極150電性隔離，雖然它可能被互連至電晶體103外部的電路節點，其進一步被耦接至閘極電極150(或電晶體103的任何終端)。虛擬閘極電極151進一步被覆蓋閘極覆蓋介電質155以具有與場板電極135、源極接觸金屬114、及汲極接觸金屬115實質上平面的頂部表面。
在實施例中，場板電極係電性耦接至閘極電極、虛擬閘極電極、或源極接觸金屬之至少一者。針對源極連接場板實施例，虛擬閘極電極可能也被連接至源極接觸電位Vs，或留在浮接狀態。上述耦接可能透過電晶體終端外部的互連(即，上級金屬化)。在某些實施例中，場板電極係在電晶體級直接連接至閘極電極或虛擬閘極電極之任一或兩者。在上述實施例中，虛擬閘極電極可能進一步透過電晶體終端外部的互連來耦接，例如，在源極電位Vs被偏壓，而場板電位Vfp藉由透過直接連接被連接至閘極電極電位Vg。另外，其中在場板與虛擬閘極電極之間僅有直接連接，場板電位Vfp被連接至可能由外部連接(例如，連接至Vs)所控制的虛擬閘極電極電位Vdg。
第1C圖繪示場板電極135被直接連接至閘極電極150的一個示範實施例。在此配置中，場板電壓Vfp將與閘極電壓Vg實質上相同且一個外部端可能用以控制兩個電極。然而，如上面所提及，由於成分和結構差異，電極135和150可能在其半導體主體108的各別區上方給予不同的場效應。例如，場板介電質130的相對介電係數和厚度可能被預定以當在特定閘極電壓Vg偏壓時在延伸汲極109之閘極電極邊緣附近的場上提供期望效應。可能透過選擇性圖案化及/或凹陷介電質間隔物121、閘極介電質140、或閘極覆蓋介電質155之一或更多者來實現在場板電極135與閘極電極150之間的直接接觸。在示範實施例中，介電質間隔物121和閘極介電質140兩者相對於閘 極電極150的頂部表面而凹陷，暴露閘極電極150的側壁。閘極覆蓋介電質155也被圖案化以具有小於閘極電極150(即，小於Lg)的側向尺寸，使得場板電極135至少部分地著陸於閘極電極150上。
第2A、2B和2C圖係依照其他實施例之具有延伸汲極結構的電晶體之剖面圖。這些剖面圖對應於第1A-1C圖中的剖面圖和可用於平面和非平面兩者電晶體實施例之區域。參考第2A圖，延伸汲極電晶體201包括場板電極135，其與閘極電極150和虛擬閘極電極151兩者直接接觸。針對上述實施例，閘極偏壓電壓Vg、場板偏壓電壓Vfp、及虛擬閘極偏壓電壓Vdg被共同連接在一起而在電晶體201外部沒有任何互連。在此配置中，例如，場板介電質130的相對介電係數和厚度可能被預定以當在特定閘極電壓Vg下偏壓時在延伸汲極109之閘極電極邊緣內的電場上提供期望效應。在此配置中，也能調諧虛擬閘極介電質以進一步延伸在延伸汲極區中之電場上的場板效應。將虛擬閘極電極151偏壓至閘極電壓Vg將導致漸進電場輪廓，其將可能地增加電晶體的鑿穿電壓，同時維持高效能。這也將減少在高電場區中的熱載體所引起的時間相依退化作用，藉此提高高電壓裝置的壽命。
參考第2B圖，延伸汲極電晶體202包括層間介電質(ILD)，設置於在場板電極135與汲極接觸115之間的側向間隔141中。在示範實施例中，場板介電質130以被凹陷以容納位於來自延伸汲極109的z高度之場 板電極135的場板介電質130之一部分來填滿側向間隔141，其提供預定EOT。如進一步所示，場板電極135進行與閘極電極150直接接觸用於相依偏壓。然而，在其他實施例中，場板電極135可能被允許獨立場板偏壓的至少介電質間隔物121與閘極電極150電性隔離。
在實施例中，延伸汲極電晶體包括輕摻雜深阱，在設置於更重摻雜延伸汲極區與互補摻雜半導體之間的半導體主體中。上述阱可能適當地被摻雜以減少汲極主體電容通過較寬的耗盡寬度。給定延伸汲極之相對較大的側向長度(即，較大的接面區域)，及可能以其他方式由另一參數(如外質電阻)所限制的延伸汲極之中等摻雜級，汲極主體電容可能以其他方式為顯著的。減少之汲極主體電容可能改善高電壓電晶體暫態(例如，切換速度)。值得注意的是，深阱實施例未依據場板的進一步整合，且深阱結構可能減少任何延伸汲極電晶體的汲極主體電容。
第2C圖繪示延伸汲極電晶體203，包括設置於延伸汲極區109(例如，n型)與半導體主體118之圍繞材料之間的摻雜深阱110，其可能被摻雜為例如通道區106的類型(例如，p類型)。針對半導體主體118係從半導體基板105延伸的非平面結構之實施例，摻雜深阱110可能設置於非平面主體118和基板105的介面，使得摻雜深阱未在分離相鄰鰭片的隔離介電質下方延伸。在一實施例中，摻雜深阱110被摻雜至與延伸汲極區109相同 的有效導電類型，但被摻雜至低於延伸汲極區109的有效雜質濃度。例如，摻雜深阱110可能被摻雜至低於延伸汲極區109至少一個數量級的雜質濃度。在延伸汲極區109被摻雜n型至至少1018cm-3的一個這樣實施例中，摻雜深阱110被摻雜n型至低於1018cm-3。
在其他實施例中，摻雜深阱可能與設置於延伸汲極區上方的場板電極結合、及/或與透過具有大於閘極介電質之EOT的場板介電質來耦接至延伸汲極區的場板電極結合。如第2C圖進一步所示，例如，比汲極接觸115更接近於閘極電極150設置的場板電極130係被具有大於閘極介電質140之EOT的場板介電質130與延伸汲極區109分離。
可能以各種各樣技術來製造結合它們的場板結構和延伸汲極電晶體。第3圖係繪示依照一示範實施例之用於形成延伸汲極電晶體之方法301的流程圖。除非特別指出，否則在方法301所呈現之操作順序係不重要的，因為通常技藝者可能修改操作順序。例如，可能實作方法301以製造第1A圖所示之電晶體101、或第1B-1C圖、和2A-2C圖所示之電晶體102、201、202、或203。參考第4A-4H圖來進一步詳細說明在方法301之內文中所述之某些操作，其係依照有利實施例之進行發展為方法301中的選定操作之延伸汲極FET的剖面圖。第1A、1B、1C、2A、2B、和2C圖所介紹之參考數字被保留用於第4A-4H圖所示之對應結構。
在操作310中，方法301開始於在半導體主體內形成摻雜延伸汲極區或阱。在操作310中，可能也形成摻雜深阱。至操作310中的輸入係在設置於基板上方之隔離介電質內的半導體主體。主體可能是被蝕刻至基板或基板之平面表面中的非平面「鰭片」。半導體主體和基板可能是例如實質上單晶矽、或適用於形成電晶體的任何其他半導體材料系統，如任何上面所述之那些。設置於半導體主體周圍的隔離介電質可能已沉積在半導體主體上方，且與半導體主體的頂部表面一起被平面化，且接著使用傳統技術被凹陷以暴露期望鰭片z高度。
可能利用已知用以提供期望阱摻雜輪廓的任何摻雜程序。例如，在操作310中，可能進行一或更多離子植入程序。在第4A圖所示之實例中，具有適用於通道區106之第一雜質類型的半導體主體118(平面或非平面)被遮罩且被植入互補類型的摻雜物物種以形成摻雜深阱110和延伸汲極區109。延伸汲極區109可能例如接收中度摻雜物濃度、低於退化源極/汲極擴散的數量級或更多，而深阱110可能具有低於延伸汲極區109之雜質濃度的數量級。
參考第3圖，進行閘極取代型程序，開始於操作315的犧牲閘極形成。可能以任何已知技術來製造犧牲閘極或閘極堆疊。在一實施例中，犧牲材料(例如但不限於多晶矽)係設置於基板上方且被圖案化以與半導體主體之延伸汲極區對準地形成複數個犧牲閘極特徵。可能利 用任何適當的沉積技術，例如但不限於化學蒸氣沉積(CVD)、或原子層沉積(ALD)。在一示範實施例中，藉由CVD來沉積多晶矽。任何適當的各向異性蝕刻可能用以圖案化犧牲材料。在操作320中，源極區和汲極區接著與定義通道區的第一犧牲閘極特徵和定義隨後被製造的汲極區與場板之間之側向間隔的第二犧牲閘極特徵對準地例如透過離子植入、或半導體蝕刻和再生長形成在半導體主體中。在第4B圖所示之實例中，犧牲閘極結構450定義在源極107與延伸汲極109之間的間隔且犧牲閘極結構451定義在汲極區108與在犧牲閘極結構450和451之間的開口435之間的側向間隔。
回到第3圖，方法301繼續在操作325中形成介電質間隔物。可能使用任何已知技術(例如但不限於化學蒸氣沉積(CVD)、或原子層沉積(ALD))來沉積任何適當介電材料，例如但不限於SiO、SiON、SiN、SiOC等。沉積有利地係保形的。各向異性蝕刻可能接著清除僅留下被自動對準至地形步驟之間隔物結構的介電材料。在第4C圖所示之示範實施例中，介電質間隔物121被自動對準至犧牲閘極結構450、451的邊緣。
回到第3圖，方法301繼續在操作330中沉積在犧牲閘極結構450、451周圍的介電材料。在有利實施例中，介電質的成分具有有利於場板介電質的相對介電係數。在一實例中，在操作330中，介電沉積具有低於二氧化矽的相對介電係數(即，低k)，例如但不限於 SiOC。在操作330中，可能運用任何沉積程序，例如但不限於CVD、及旋塗程序。針對為非平面化的沉積程序，例如可能藉由化學機械拋光(CMP)來平面化沉積之介電質以暴露犧牲閘極特徵的頂部表面。在第4D圖所示之示範實施例中，介電質430係在犧牲閘極結構450、451周圍被沉積且與犧牲閘極結構450、451一起被平面化。
回到第3圖，方法301繼續在操作335中將犧牲閘極結構替換成包括在通道區上方之閘極介電質及設置於閘極介電質上方之閘極電極的閘極堆疊。任何傳統蝕刻程序可能用以相對於周圍介電質而選擇性移除犧牲閘極結構並暴露通道區，例如但不限於濕化學蝕刻、或乾電漿蝕刻。在通道區上方，例如以沉積程序(例如但不限於ALD)來沉積閘極介電質。依據沉積之材料，在閘極介電質上方，可能藉由任何已知技術(例如但不限於物理蒸氣沉積(PVD)、CVD、或ALD)來沉積一或更多閘極電極材料。若沉積程序並非自動平面化，則可能進行如CMP的平面化程序以暴露介電質的頂部表面。在第4E圖所示之示範實施例中，閘極電極150和虛擬閘極電極151係設置於閘極介電質140(若不同於閘極介電質的話，及虛擬閘極介電質)上方，例如，以回蝕刻程序來與介電質430一起被平面化且接著被凹陷。閘極覆蓋介電質155係例如藉由CVD被沉積且平面化。
回到第3圖，方法301繼續在操作340中進行場板圖案化且ILD被回蝕至期望厚度。可能加入任何傳 統光刻和蝕刻程序以凹陷在閘極電極與虛擬閘極電極之間之空間內的介電材料來達到用於剩餘介電質的期望EOT。 在其他實施例中，在操作340中的蝕刻也暴露一或更多閘極電極表面或虛擬閘極電極表面。在第4F圖所示之示範實施例中，在未受犧牲遮罩432保護的區域內，介電質430被回蝕以形成閘極介電質130。也暴露閘極150和虛擬閘極151兩者的表面。若需要的話，可能進行調整遮罩432以僅暴露一個表面(例如，閘極電極150的表面)。 另外，若需要的話，在介電質430及介電質間隔物121和閘極介電質140、和閘極覆蓋介電質155之至少一者之間具有充分選擇性的蝕刻可能用以避免暴露閘極電極150或虛擬閘極電極151之任一者。
回到第3圖，方法301繼續在操作345中圖案化源極和汲極開口。在操作345中，可能利用任何已知的接觸印刷及/或蝕刻程序以暴露源極和汲極半導體區用於準備接觸金屬化。在第4G圖所示之示範實施例中，犧牲遮罩435(例如，感光遮罩或硬遮罩)保護介電材料430(和場板介電質130)的區域。蝕刻通過介電材料430以暴露源極區和汲極區107、108。
回到第3圖，方法301繼續在操作350中沉積接觸金屬和場板金屬。在操作350中，已知適用於期望接觸金屬的任何沉積程序。在第4G圖所示之示範實施例中，沉積與源極金屬114、汲極金屬115、和場板電極135相同的金屬、相同的金屬堆疊、或相同的金屬混合 物。可能進行平面化程序以暴露閘極覆蓋介電質155。
例如，藉由將迄今為止所形成之延伸汲極電晶體的終端與其他電路元件(如邏輯電晶體、電阻器等)互連之後端處理的效能來完成第3圖之說明，方法301在操作355中結束於完成IC。
值得注意的是，延伸汲極電晶體架構和技術可適用於形成加入與上述一或更多實施例一致之複數個延伸汲極電晶體的高電壓(HV)CMOS電路。例如，具有p型通道區、n摻雜延伸汲極和n+摻雜源極和汲極區的第一NMOS延伸汲極FET可能被整合至包括具有n型通道區、p摻雜延伸汲極及p+摻雜源極區和汲極區之PMOS延伸汲極FET的電路中。一或更多這些FET可能更包括更輕摻雜深阱(例如，在NMOS中的n深阱或在PMOS中的p深阱)。
第5圖繪示依照本發明之一或更多實施例之系統1000，其中行動計算平台1005及/或資料伺服器機器1006運用包括一或更多延伸汲極電晶體的IC結構。伺服器機器1006可能是任何商業伺服器，例如，包括任何數量之設置於共同用於電子資料處理之機架和網路內的高效能計算平台，其在示範實施例中包括封裝單片IC 1050。 行動計算平台1005可能是配置用於電子資料顯示、電子資料處理、無線電子資料傳輸或之類之各者的任何可攜式裝置。例如，行動計算平台1005可能是平板電腦、智慧型手機、膝上型電腦等之任一者，且可能包括顯示螢幕 (例如，電容、電感、電阻式、或光學觸控螢幕)、晶片級或封裝級整合系統1010、及電池1015。
無論是否設置於放大視圖1020所示之整合系統1010內、或作為在伺服器機器1006內的獨立封裝晶片，封裝單片IC 1050都包括記憶體晶片(例如，RAM)，或運用延伸汲極電晶體的處理器晶片(例如，微處理器、多核心微處理器、圖形處理器或之類)，例如，如本文別處所述。單片IC 1050可能進一步連同電源管理積體電路(PMIC)1030、包括寬頻RF(無線)發射器及/或接收器(TX/RX)(例如，包括數位基頻且類比前端模組更包含在傳送路徑上的功率放大器和在接收路徑上的低雜訊放大器)的RF(無線)積體電路(RFIC)1025、及其控制器1035之一或更多者一起耦接至板、基板、或整合至系統晶片(SoC)1060中。
功能上，PMIC 1030可能進行電池功率調節、DC至DC轉換等，且因此具有耦接至電池1015的輸入且具有提供耦接至其他功能模組之電流供應的輸出。如進一步所示，在示範實施例中，RFIC 1025具有耦接至天線(未示出)的輸出以實作一些無線標準或協定，包括但不限於WiFi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生物之任一者、以及指定為3G、4G、5G以上的任何其他無線協定。 在其他實作中，這些板級模組之各者可能整合至耦接至單片IC 1050之封裝基板的單獨IC上或在耦接至單片IC 1050之封裝基板的單一IC內。在特定實施例中，處理器IC、記憶體IC、RFIC、或PMIC之至少一者包括結合具有本文別處所述之一或更多結構特徵之延伸汲極FET的電路。
第6圖係依照本揭露之至少一些實作所佈置的計算裝置1100之功能方塊圖。例如，計算裝置1100可能在平台1005或伺服器機器1006內部發現到。依照本發明之一或更多實施例，裝置1100更包括容納一些元件(例如，但不限於處理器1104(例如，應用程式處理器)，其可能進一步結合延伸汲極FET)的主機板1102。處理器1104可能實體及/或電性耦接至主機板1102。在一些實例中，處理器1104包括封裝在處理器1104內的積體電路晶粒。一般而言，「處理器」或「微處理器」之詞可能指任何裝置或部分之處理來自暫存器及/或記憶體的電子資料以將此電子資料轉換成可能進一步儲存在暫存器及/或記憶體中之其他電子資料的裝置。
在各種實例中，一或更多通訊晶片1106可能亦實體及/或電性耦接至主機板1102。在其他實作中，通訊晶片1106可能是處理器1104的一部分。依據其應用，計算裝置1100可能包括可能或可能不是實體且電性耦接至主機板1102的其他元件。這些其他元件包括，但不限於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例 如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚聲器、照相機、及大容量儲存裝置(如硬碟機、固態驅動器(SSD)、光碟(CD)、數位化多功能光碟(DVD)等等)或之類。
通訊晶片1106可能啟動無線通訊來傳輸資料至計算裝置1100且從計算裝置1100傳輸資料。「無線」之詞及其衍生詞可能用以說明可能藉由使用透過非固態媒體之調變的電磁輻射來傳遞資料之電路、裝置、系統、方法、技術、通訊通道等。此詞並不意味著相關裝置不包含任何線路，雖然在一些實施例中它們可能不包含任何線路。通訊晶片1106可能實作一些無線標準或協定之任一者，包括但不限於本文別處所述的那些。如所論述，計算裝置1100可能包括複數個通訊晶片706。例如，第一通訊晶片可能專用於如WiFi和藍芽之較短範圍的無線通訊，且第二通訊晶片可能專用於如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他之較長範圍的無線通訊。
儘管本文中已參考各種實作來說明所提出之某些特徵，但本說明並不打算以限制意義來解釋。因此，本文所述之實作以及本揭露所關於之本領域之技術者清楚明白的其他實作的各種修改被視為在本揭露之精神和範圍 內。
將了解本發明並不限於如此描述的實施例，但在不脫離所附之申請專利範圍的範圍下能以修改和變更來實行。上述實施例可能包括特定的特徵組合。例如：在一或更多第一實施例中，一種延伸汲極場效應電晶體(FET)包含一閘極電極，設置於一半導體主體的一通道區上方，具有一閘極介電質設置於其間。延伸汲極FET包括一源極接觸金屬，與設置於通道區的第一側上之半導體主體的一源極區耦接。延伸汲極FET包括一汲極接觸金屬，與設置於通道區的第二側上之半導體主體的一汲極區耦接。延伸汲極FET包括一場板電極，設置於在通道區與汲極區之間之半導體主體中的一摻雜延伸汲極區上方。延伸汲極FET包括一場板介電質，設置在場板電極與延伸汲極區之間，且比汲極接觸金屬更接近於閘極電極地設置。
為了促進第一實施例，源極接觸金屬係與汲極接觸金屬隔開至少兩倍的閘極電極之側向長度。場板介電質具有比閘極介電質更大的等效氧化物厚度(EOT)。 場板介電質係與汲極接觸金屬隔開至少一個閘極電極側向長度。
為了促進緊接上述之實施例，延伸汲極FET更包括一虛擬閘極電極，與閘極電極電性隔離且與閘極電極具有實質上相同的側向長度，虛擬閘極電極係設置於延伸汲極區上方，且在閘極電極與汲極接觸之間。場板電極 係設置於閘極電極與虛擬閘極電極之間。場板電極係電性耦接至閘極電極、虛擬閘極電極、或源極接觸金屬之至少一者。
為了促進緊接上述之實施例，場板電極係與閘極電極實體接觸。場板電極係實體接觸於閘極電極和虛擬閘極電極。
為了促進上述之實施例，場板電極的頂部表面係與源極和汲極接觸兩者的頂部表面實質上平面。
為了促進緊接上述之實施例，場板電極具有與源極和汲極接觸兩者相同的成分。
為了促進上述之實施例，源極接觸金屬和汲極接觸金屬具有實質上相同的一側向接觸長度且定義一接觸金屬間距；及場板介電質的一側向長度係實質上等於接觸長度且係設置於一半的接觸間距。
為了促進第一實施例，延伸汲極FET更包含一摻雜深阱，在設置於摻雜延伸汲極區與一互補摻雜半導體之間的半導體主體中，其中摻雜深阱被摻雜以減少汲極主體電容。
為了促進緊接上述之實施例，摻雜深阱被摻雜至與摻雜延伸汲極區相同的有效導電類型，但被摻雜至比摻雜延伸汲極區更低的一有效雜質濃度。
為了促進上述之實施例，半導體主體係從一半導體基板延伸的一非平面結構，且其中摻雜深阱係設置於非平面結構和基板的一介面。
在一或更多第二實施例中，一種延伸汲極場效應電晶體(FET)包括一閘極電極，設置於一半導體主體的一通道區上方，具有一閘極介電質設置於其間。延伸汲極FET更包括一源極接觸金屬，與設置於通道區的第一側上之半導體主體的一源極區耦接。延伸汲極FET更包括一汲極接觸金屬，與設置於通道區的第二側上之半導體主體的一汲極區耦接。延伸汲極FET更包括一場板電極，設置於在通道區與汲極區之間之半導體主體中的一摻雜延伸汲極區上方。延伸汲極FET更包括一場板介電質，設置於場板電極與延伸汲極區之間。延伸汲極FET更包括一摻雜深阱，在設置於延伸汲極區與一互補摻雜半導體之間的半導體主體中，其中深阱被摻雜以減少汲極主體電容。
為了促進第二實施例，深阱被摻雜至與延伸汲極區相同的有效導電類型，但被摻雜至比延伸汲極區更低的一有效雜質濃度。
為了促進第二實施例，場板介電質具有比閘極介電質更大的等效氧化物厚度(EOT)。為了促進第二實施例，場板介電質係與汲極接觸金屬側向地隔開比距閘極電極更大的距離。
在一或更多第三實施例中，一種製造一延伸汲極場效應電晶體(FET)的方法，方法包含在設置於一基板上方的一半導體主體內形成一摻雜延伸汲極區。方法更包含在半導體主體內形成一源極區和一汲極區，源極區 和汲極區被一通道區和延伸汲極區的至少一部分分離。方法更包含形成設置於延伸汲極區和通道區之一部分上方的一閘極介電質。方法更包含形成設置於閘極介電質上方的一閘極電極。方法更包含在通道區與比汲極區更接近於閘極電極之汲極區之間的延伸汲極區上方形成一場板介電質。方法更包含在場板介電質上方形成一場板電極。方法更包含在源極區和汲極區上方形成金屬接觸。
為了促進第三實施例，製造比汲極區更接近於閘極電極之延伸汲極FET的方法更包含在延伸汲極區的一部分上方形成一虛擬閘極介電質，在虛擬閘極介電質上方形成一虛擬閘極電極，及在閘極電極與虛擬閘極電極之間的空間中沉積一低k介電材料。形成場板電極更包含在低k介電質上方沉積一金屬。
為了促進緊接上述之實施例，沉積低k介電材料更包含在源極區和汲極區上方沉積低k介電質。形成場板介電質更包含將在閘極電極與虛擬閘極電極之間的低k介電材料凹陷至大於閘極介電質的一等效氧化物厚度(EOT)。在源極區和汲極區上方形成金屬接觸更包含相對於設置於閘極電極與虛擬閘極電極之間的低k介電材料而選擇性移除在源極區和汲極區上方的低k介電材料，及在源極區和汲極區上方沉積接觸金屬。形成場板電極更包含在閘極電極與虛擬閘極電極之間的低k介電材料上方沉積接觸金屬。
為了促進第三實施例，方法更包含凹陷在閘 極電極與虛擬閘極電極之間的低k介電材料以暴露閘極電極和虛擬閘極電極之至少一者的一部分，及在低k介電質上方沉積金屬更包含與閘極電極和虛擬閘極電極之至少一者的暴露部分接觸地沉積金屬。
為了促進上述實施例，藉由將一雜質物種植入至比延伸汲極區更深的深度來形成在設置於一基板上方之一半導體主體內的延伸汲極區下方的一摻雜深阱。
為了促進緊接上述之實施例，植入雜質物種更包含沉積與在延伸汲極區中相同的物種，但被摻雜至一較低有效雜質濃度。
為了促進第三實施例，方法更包括將半導體主體形成至基板的一非平面延伸中。形成閘極電極和虛擬閘極電極更包含將一第一犧牲閘極結構替換成閘極介電質，閘極電極在閘極介電質上方，且第一介電蓋在閘極介電質上方。形成閘極電極和虛擬閘極電極更包含將一第二犧牲閘極結構替換成虛擬閘極介電質，虛擬閘極電極在虛擬閘極介電質上方，且一第二介電蓋在虛擬閘極介電質上方。形成場板介電質更包含將在閘極電極與虛擬閘極電極之間的低k介電質凹陷至低於第一和第二介電蓋的準位。 形成場板電極更包含回填在閘極電極與虛擬閘極電極之間的凹陷。
在一或更多第四實施例中，一種系統晶片(SOC)包含：處理器邏輯電路；記憶體電路，耦接至處理器邏輯電路；RF電路，耦接至處理器邏輯電路且包括 無線電傳輸電路和無線電接收器電路；電源管理電路，包括一輸入，用以接收一DC電源供應；一輸出，耦接至處理器邏輯電路、記憶體電路、或RF電路之至少一者。RF電路或電源管理電路之至少一者包括一延伸汲極場效應電晶體(FET)，更包含一閘極電極，設置於一半導體主體的一通道區上方，具有一閘極介電質設置於其間。延伸汲極FET更包含一源極接觸金屬，與設置於通道區的第一側上之半導體主體的一源極區耦接。延伸汲極FET更包含一汲極接觸金屬，與設置於通道區的第二側上之半導體主體的一汲極區耦接。延伸汲極FET更包含一場板電極，設置於在通道區與汲極區之間之半導體主體中的一摻雜延伸汲極區上方。延伸汲極FET更包含一場板介電質，設置於場板電極與延伸汲極區之間，且比汲極接觸金屬更接近於閘極電極地設置。
為了促進第四實施例，延伸汲極FET更包含一摻雜深阱，在設置於延伸汲極區與一互補摻雜半導體之間的半導體主體中，其中深阱被摻雜至比延伸汲極區更低的雜質濃度。
為了促進第四實施例，在任何上述第一實施例中，SoC包括延伸汲極FET。
然而，上述實施例並不限於此方面，且在各種實作中，上述實施例可能包括僅擔保上述特徵的子集、擔保上述特徵的不同順序、擔保上述特徵的不同組合、及/或擔保除了所明確列出之那些特徵以外的額外特徵。因 此，本發明之範圍應參考所附之申請專利範圍、連同被賦予上述申請專利範圍權利之等效範圍的全範圍來決定。
101‧‧‧平面電晶體
105‧‧‧基板
106‧‧‧通道區
107‧‧‧源極區
108‧‧‧汲極區
109‧‧‧延伸汲極區
114‧‧‧源極接觸金屬
115‧‧‧汲極接觸金屬
118‧‧‧半導體主體
121‧‧‧介電質間隔物
130‧‧‧場板介電質
135‧‧‧場板電極
140‧‧‧閘極介電質
141‧‧‧側向間隔
150‧‧‧閘極電極
155‧‧‧覆蓋介電質

Claims (22)

  1. 一種延伸汲極場效應電晶體(FET)，包含：一閘極電極，設置於一半導體主體的一通道區上方，具有一閘極介電質設置於其間；一源極接觸金屬，與設置於該通道區的一第一側上之該半導體主體的一源極區耦接；一汲極接觸金屬，與設置於該通道區的一第二側上之該半導體主體的一汲極區耦接；一場板電極，設置於在該通道區與該汲極區之間之該半導體主體中的一延伸汲極區上方；一場板介電質，設置在該場板電極與該延伸汲極區之間，且比該汲極接觸金屬更接近於該閘極電極地設置；及一虛擬閘極電極，與該閘極電極電性隔離且與該閘極電極具有實質上相同的側向長度，該虛擬閘極電極係設置於該延伸汲極區上方，且在該閘極電極與該汲極接觸金屬之間。
  2. 如申請專利範圍第1項所述之延伸汲極FET，其中：該源極接觸金屬係與該汲極接觸金屬隔開至少兩倍的該閘極電極之一側向長度；該場板介電質具有比該閘極介電質更大的等效氧化物厚度(EOT)；及該場板介電質係與該汲極接觸金屬隔開至少一個閘極電極側向長度。
  3. 如申請專利範圍第2項所述之延伸汲極FET，其中：該場板電極係設置於該閘極電極與該虛擬閘極電極之間；及該場板電極係電性耦接至該閘極電極、該虛擬閘極電極、或該源極接觸金屬之至少一者。
  4. 如申請專利範圍第3項所述之延伸汲極FET，其中：該場板電極係與該閘極電極實體接觸；或該場板電極係實體接觸於該閘極電極和該虛擬閘極電極。
  5. 如申請專利範圍第3項所述之延伸汲極FET，其中該場板電極的一頂部表面係與該源極和汲極接觸兩者的一頂部表面實質上平面。
  6. 如申請專利範圍第5項所述之延伸汲極FET，其中該場板電極具有與該源極和汲極接觸兩者相同的成分。
  7. 如申請專利範圍第3項所述之延伸汲極FET，其中：該源極接觸金屬和汲極接觸金屬具有實質上相同的一側向接觸長度且定義一接觸金屬間距；及該場板介電質的一側向長度係實質上等於該接觸長度且係設置於一半的該接觸間距。
  8. 如申請專利範圍第1項所述之延伸汲極FET，更包含： 一摻雜深阱，在設置於該延伸汲極區與一互補摻雜半導體之間的該半導體主體中，其中該深阱被摻雜以減少汲極主體電容。
  9. 如申請專利範圍第8項所述之延伸汲極FET，其中該深阱被摻雜至與該延伸汲極區相同的有效導電類型，但被摻雜至比該延伸汲極區更低的一有效雜質濃度。
  10. 如申請專利範圍第8項所述之延伸汲極FET，其中該半導體主體係從一半導體基板延伸的一非平面結構，且其中該深阱係設置於該非平面結構和基板的一介面。
  11. 一種延伸汲極場效應電晶體(FET)，包含：一閘極電極，設置於一半導體主體的一通道區上方，具有一閘極介電質設置於其間；一源極接觸金屬，與設置於該通道區的一第一側上之該半導體主體的一源極區耦接；一汲極接觸金屬，與設置於該通道區的一第二側上之該半導體主體的一汲極區耦接；一場板電極，設置於在該通道區與該汲極區之間之該半導體主體中的一摻雜延伸汲極區上方；一場板介電質，設置於該場板電極與該延伸汲極區之間；一虛擬閘極電極，與該閘極電極電性隔離且與該閘極電極具有實質上相同的側向長度，該虛擬閘極電極係設置於該延伸汲極區上方，且在該閘極電極與該汲極接觸金屬之間；及 一摻雜深阱，在設置於該延伸汲極區與一互補摻雜半導體之間的該半導體主體中，其中該深阱被摻雜以減少汲極主體電容。
  12. 如申請專利範圍第11項所述之延伸汲極FET，其中該深阱被摻雜至與該延伸汲極區相同的有效導電類型，但被摻雜至比該延伸汲極區更低的一有效雜質濃度。
  13. 如申請專利範圍第11項所述之延伸汲極FET，其中：該場板介電質具有比該閘極介電質更大的等效氧化物厚度(EOT)；及該場板介電質係與該汲極接觸金屬側向地隔開比距該閘極電極更大的距離。
  14. 一種製造一延伸汲極場效應電晶體(FET)的方法，該方法包含：在設置於一基板上方的一半導體主體內形成一摻雜延伸汲極區；在該半導體主體內形成一源極區和一汲極區，該源極區和汲極區被一通道區和該延伸汲極區的至少一部分分離；形成設置於該延伸汲極區的一部分和該通道區上方的一閘極介電質；形成設置於該閘極介電質上方的一閘極電極；以比該汲極區更接近該閘極電極的方式，在該通道區與該汲極區之間的該延伸汲極區上方形成一場板介電質， 其中：在該延伸汲極區的一部分上方形成一虛擬閘極介電質；及在該虛擬閘極介電質上方形成一虛擬閘極電極；在該場板介電質上方形成一場板電極；及在該源極區和該汲極區上方形成金屬接觸。
  15. 如申請專利範圍第14項所述之方法，其中：比該汲極區更接近於該閘極電極的方式在該延伸汲極區上方形成該場板介電質更包含：在該閘極電極與該虛擬閘極電極之間的一空間中沉積一低k介電材料；及形成該場板電極更包含在該低k介電質上方沉積一金屬。
  16. 如申請專利範圍第15項所述之方法，其中：沉積該低k介電材料更包含在該源極區和該汲極區上方沉積該低k介電質；形成該場板介電質更包含將在該閘極電極與該虛擬閘極電極之間的該低k介電材料凹陷至大於該閘極介電質的一等效氧化物厚度(EOT)；在該源極區和該汲極區上方形成金屬接觸更包含：相對於設置於該閘極電極與該虛擬閘極電極之間的該低k介電材料而選擇性移除在該源極區和該汲極區上方的該低k介電材料；及在該源極區和該汲極區上方沉積接觸金屬；及 形成該場板電極更包含：在該閘極電極與該虛擬閘極電極之間的該低k介電材料上方沉積該接觸金屬。
  17. 如申請專利範圍第15項所述之方法，其中：該方法更包含凹陷在該閘極電極與該虛擬閘極電極之間的該低k介電材料以暴露該閘極電極和該虛擬閘極電極之至少一者的一部分；及在該低k介電質上方沉積該金屬更包含與該閘極電極和該虛擬閘極電極之至少一者的暴露的該部分接觸地沉積該金屬。
  18. 如申請專利範圍第14項所述之方法，更包含：藉由將一雜質物種植入至比該延伸汲極區更深的深度來形成在設置於一基板上方之一半導體主體內的該延伸汲極區下方的一摻雜深阱。
  19. 如申請專利範圍第18項所述之方法，其中植入該雜質物種更包含沉積與在該延伸汲極區中相同的一物種，但被摻雜至一較低有效雜質濃度。
  20. 如申請專利範圍第15項所述之方法，更包含：將該半導體主體形成至該基板的一非平面延伸中；及其中：形成該閘極電極和該虛擬閘極電極更包含：將一第一犧牲閘極結構替換成該閘極介電質，該閘極電極在該閘極介電質上方，且一第一介電蓋在該閘極介電質上方； 將一第二犧牲閘極結構替換成該虛擬閘極介電質，該虛擬閘極電極在該虛擬閘極介電質上方，且一第二介電蓋在該虛擬閘極介電質上方；形成該場板介電質更包含：將在該閘極電極與該虛擬閘極電極之間的該低k介電質凹陷至低於該第一和第二介電蓋的一準位；形成該場板電極更包含回填在該閘極電極與該虛擬閘極電極之間的該凹陷。
  21. 一種系統晶片(SOC)，包含：處理器邏輯電路；記憶體電路，耦接至該處理器邏輯電路；RF電路，耦接至該處理器邏輯電路且包括無線電傳輸電路和無線電接收器電路；及電源管理電路，包括一輸入，用以接收一DC電源供應、及一輸出，耦接至該處理器邏輯電路、記憶體電路、或RF電路之至少一者，其中該RF電路或該電源管理電路之至少一者包括一延伸汲極場效應電晶體(FET)，更包含：一閘極電極，設置於一半導體主體的一通道區上方，具有一閘極介電質設置於其間；一源極接觸金屬，與設置於該通道區的一第一側上之該半導體主體的一源極區耦接；一汲極接觸金屬，與設置於該通道區的一第二側上之該半導體主體的一汲極區耦接； 一場板電極，設置於在該通道區與該汲極區之間之該半導體主體中的一摻雜延伸汲極區上方；一場板介電質，設置於該場板電極與該延伸汲極區之間，且比該汲極接觸金屬更接近於該閘極電極地設置；及一虛擬閘極電極，與該閘極電極電性隔離且與該閘極電極具有實質上相同的側向長度，該虛擬閘極電極係設置於該延伸汲極區上方，且在該閘極電極與該汲極接觸金屬之間。
  22. 如申請專利範圍第21項所述之SOC，其中該延伸汲極FET更包含一摻雜深阱，在設置於該延伸汲極區與一互補摻雜半導體之間的該半導體主體中，其中該深阱被摻雜至比該延伸汲極區更低的雜質濃度。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9564372B2 (en) 2015-06-16 2017-02-07 International Business Machines Corporation Dual liner silicide
US20170033187A1 (en) * 2015-07-31 2017-02-02 Ohio State Innovation Foundation Enhancement mode field effect transistor with doped buffer and drain field plate
US10510601B2 (en) * 2017-09-28 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method for reducing metal plug corrosion and device
DE102017130223B4 (de) 2017-12-15 2020-06-04 Infineon Technologies Ag Halbleitervorrichtung mit elektrisch parallel geschalteten planaren Feldeffekttransistorzellen und zugehöriger DC-DC-Wandler
US11205708B2 (en) * 2018-04-02 2021-12-21 Intel Corporation Dual self-aligned gate endcap (SAGE) architectures
US10446451B1 (en) * 2018-07-05 2019-10-15 Globalfoundries Inc. Method for forming replacement gate structures for vertical transistors
US11610887B2 (en) * 2019-01-09 2023-03-21 Intel Corporation Side-by-side integration of III-n transistors and thin-film transistors
JP7106476B2 (ja) 2019-03-19 2022-07-26 株式会社東芝 半導体装置およびその製造方法
US11127860B2 (en) * 2019-09-12 2021-09-21 Globalfoundries U.S. Inc. Extended-drain field-effect transistors including a floating gate
US10854604B1 (en) * 2019-09-20 2020-12-01 Qualcomm Incorporated Offset gate contact
US12040395B2 (en) * 2019-12-13 2024-07-16 Intel Corporation High voltage extended-drain MOS (EDMOS) nanowire transistors
WO2021189379A1 (zh) * 2020-03-26 2021-09-30 华为技术有限公司 环绕栅晶体管及其制作方法、电子设备
US11587935B2 (en) * 2020-04-03 2023-02-21 Nanya Technology Corporation Semiconductor device with embedded storage structure and method for fabricating the same
US11594602B2 (en) * 2020-04-16 2023-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Butted contacts and methods of fabricating the same in semiconductor devices
US11552194B2 (en) 2020-05-29 2023-01-10 metaMOS Solutions Inc. Low loss power device and method for fabricating thereof
US11211453B1 (en) * 2020-07-23 2021-12-28 Globalfoundries U.S. Inc. FinFET with shorter fin height in drain region than source region and related method
US20220037519A1 (en) * 2020-07-29 2022-02-03 Fu-Chang Hsu Transistor structures and associated processes
US20220093757A1 (en) * 2020-09-22 2022-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Middle-of-line interconnect structure and manufacturing method
CN117727756B (zh) * 2024-02-08 2024-05-28 深圳天狼芯半导体有限公司 一种适用于高频应用的耐高压GaN HEMT及制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060113601A1 (en) * 2004-11-30 2006-06-01 Shibib Muhammed A Dual-gate metal-oxide semiconductor device
US20080067586A1 (en) * 2006-05-31 2008-03-20 Advanced Analogic Technologies, Inc. High-voltage bipolar-CMOS-DMOS integrated circuit devices and modular methods of forming the same

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0730107A (ja) * 1993-07-13 1995-01-31 Sony Corp 高耐圧トランジスタ及びその製造方法
KR100244282B1 (ko) * 1997-08-25 2000-02-01 김영환 고전압 트랜지스터의 구조 및 제조 방법
US6660603B2 (en) * 2000-09-21 2003-12-09 Texas Instruments Incorporated Higher voltage drain extended MOS transistors with self-aligned channel and drain extensions
KR100445904B1 (ko) 2001-12-12 2004-08-25 한국전자통신연구원 소스 필드 플레이트를 갖는 드레인 확장형 모스 전계 효과트랜지스터 및그 제조방법
CN1189945C (zh) * 2002-08-29 2005-02-16 电子科技大学 用高介电系数膜的表面(横向)耐压结构
US7235451B2 (en) * 2003-03-03 2007-06-26 Texas Instruments Incorporated Drain extended MOS devices with self-aligned floating region and fabrication methods therefor
US6710416B1 (en) 2003-05-16 2004-03-23 Agere Systems Inc. Split-gate metal-oxide-semiconductor device
US7279744B2 (en) * 2003-11-14 2007-10-09 Agere Systems Inc. Control of hot carrier injection in a metal-oxide semiconductor device
JP4801323B2 (ja) * 2004-02-13 2011-10-26 富士通セミコンダクター株式会社 半導体装置の製造方法
US7208364B2 (en) * 2005-06-16 2007-04-24 Texas Instruments Incorporated Methods of fabricating high voltage devices
KR100729122B1 (ko) * 2005-12-29 2007-06-14 동부일렉트로닉스 주식회사 반도체 소자의 트랜지스터 및 그 제조방법
US8003504B2 (en) * 2006-09-01 2011-08-23 Bae Systems Information And Electronic Systems Integration Inc. Structure and method for fabrication of field effect transistor gates with or without field plates
US7888732B2 (en) * 2008-04-11 2011-02-15 Texas Instruments Incorporated Lateral drain-extended MOSFET having channel along sidewall of drain extension dielectric
US20110079848A1 (en) * 2008-05-28 2011-04-07 Nxp B.V. Semiconductor device with dummy gate electrode and corresponding integrated circuit and manufacturing method
EP2348642B8 (en) * 2010-01-26 2017-04-05 OCT Circuit Technologies International Limited Process for achieving spur mitigation in an integrated circuit including a wide band receiver
US8304831B2 (en) * 2010-02-08 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus of forming a gate
JP5457902B2 (ja) * 2010-03-26 2014-04-02 旭化成エレクトロニクス株式会社 半導体装置及びその製造方法
US8754469B2 (en) * 2010-10-26 2014-06-17 Texas Instruments Incorporated Hybrid active-field gap extended drain MOS transistor
US20120175679A1 (en) * 2011-01-10 2012-07-12 Fabio Alessio Marino Single structure cascode device
US9543383B2 (en) * 2011-02-17 2017-01-10 Qualcomm Incorporated High-speed high-power semiconductor devices
US8610206B2 (en) * 2011-02-18 2013-12-17 Macronix International Co., Ltd. Split-gate lateral diffused metal oxide semiconductor device
US20120228704A1 (en) * 2011-03-07 2012-09-13 Dong-Hyuk Ju High-Voltage MOSFET with High Breakdown Voltage and Low On-Resistance and Method of Manufacturing the Same
US8680615B2 (en) * 2011-12-13 2014-03-25 Freescale Semiconductor, Inc. Customized shield plate for a field effect transistor
US9450056B2 (en) * 2012-01-17 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Lateral DMOS device with dummy gate
US9006811B2 (en) * 2012-12-03 2015-04-14 Infineon Technologies Austria Ag Semiconductor device including a fin and a drain extension region and manufacturing method
TWI470943B (zh) * 2013-02-18 2015-01-21 Shuenn Yuh Lee 用於無線感測系統之核心模組

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060113601A1 (en) * 2004-11-30 2006-06-01 Shibib Muhammed A Dual-gate metal-oxide semiconductor device
US20080067586A1 (en) * 2006-05-31 2008-03-20 Advanced Analogic Technologies, Inc. High-voltage bipolar-CMOS-DMOS integrated circuit devices and modular methods of forming the same

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