CN113053879A - 去除了衬底的栅极全包围集成电路结构 - Google Patents

去除了衬底的栅极全包围集成电路结构 Download PDF

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CN113053879A
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M·科布林斯基
P·莫罗
O·戈隆茨卡
T·加尼
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Abstract

描述了去除了衬底的栅极全包围集成电路结构以及去除了衬底的栅极全包围集成电路结构的制造方法。例如，一种集成电路结构包括垂直布置的水平纳米线。栅极堆叠体包围垂直布置的水平纳米线的沟道区。一对非分立的外延源极或漏极结构位于垂直布置的水平纳米线的第一端和第二端处。一对电介质间隔体位于该对非分立的外延源极或漏极结构与栅极堆叠体之间。该对电介质间隔体和栅极堆叠体具有共平面顶表面。该对电介质间隔体、栅极堆叠体和该对非分立的外延源极或漏极结构具有共平面底表面。

Description

去除了衬底的栅极全包围集成电路结构
技术领域
本公开的实施例涉及集成电路结构和加工领域，具体而言涉及去除了衬底的栅极全包围集成电路结构以及去除了衬底的栅极全包围集成电路结构的制造方法领域。
背景技术
对于过去的几十年而言，集成电路的特征的缩减已经成为持续增长的半导体工业的驱动力。缩减到越来越小的特征允许在半导体芯片的有限体量的实物上实现提高密度的功能单元。例如，缩小晶体管的尺寸允许将更高数量的存储或逻辑器件结合到芯片上，从而制造出具有提高容量的产品。但是，不断追求更高的容量并非不存在问题。优化每一器件的性能的必要性变得越来越重要。
在集成电路器件的制造当中，随着器件尺寸的持续缩小，多栅极晶体管(例如，三栅极晶体管)变得越来越占据主导地位。在常规工艺过程当中，三栅极晶体管一般制造在体硅衬底上，或者制造在绝缘体上硅衬底上。在一些情况下，优选采用体硅衬底，因为其成本较低，而且其能够实现复杂度较低的三栅极制造工艺。另一方面，在微电子器件尺寸缩小到10纳米(nm)节点以下的同时保持迁移率提高和短沟道控制将给器件制造带来挑战。用于制造器件的纳米线提供了改善的短沟道控制。
然而，多栅极晶体管和纳米线晶体管的缩减并非没有任何后果。随着这些微电子电路的基本构建块的尺寸的降低以及在既定区域内制造的基本构建块的绝对数量的增大，有关用于对这些构建块进行图案化的光刻工艺的限制也变得势不可挡。具体而言，在半导体堆叠中图案化出的特征的最小尺寸(临界尺寸)与这样的特征之间的间隔这两者之间可能存在权衡。
附图说明
图1示出了具有衬底的栅极全包围集成电路结构的截面图。
图2示出了根据本公开的实施例的去除了衬底的栅极全包围集成电路结构的截面图。
图3A-3F示出了表示根据本公开的实施例的制造栅极全包围集成电路结构的方法当中的各种操作的截面图。
图4示出了根据本公开的实施例的紧随衬底去除之后的栅极全包围集成电路结构的截面图。
图5和图6示出了根据本公开的实施例的沿具有衬底部分(图5)或没有衬底部分(图6)的栅极线截取的非平面集成电路结构的截面图。
图7示出了对于非端帽架构(左手边(a))和与之对比的根据本公开的实施例的自对准栅极端帽(SAGE)架构(右手边(b))而言穿过纳米线和鳍截取的截面图。
图8A示出了根据本公开的实施例的基于纳米线的集成电路结构的三维截面图。
图8B示出了根据本公开的实施例的沿a-a’轴截取的图8A的基于纳米线的集成电路结构的截面源极或漏极图。
图8C示出了根据本公开的实施例的沿b-b’轴截取的图8A的基于纳米线的集成电路结构的截面沟道图。
图9示出了根据本公开的实施例一种实施方式的计算装置。
图10示出了包括本公开的一个或多个实施例的内插器。
具体实施方式
描述了去除了衬底的栅极全包围集成电路结构以及去除了衬底的栅极全包围集成电路结构的制造方法。在以下描述中，阐述了许多具体细节，例如，具体的集成和材料体系，以便提供对本公开的实施例的透彻理解。对本领域的技术人员将显而易见的是可在没有这些具体细节的情况下实施本公开的实施例。在其他情况下，没有详细描述众所周知的特征，例如，集成电路设计布局，从而避免对本公开的实施例造成不必要的模糊。此外，应当认识到，附图中所示的各种实施例只是例示性的表示，并且未必是按比例绘制的。
以下描述中还仅出于参考的目的使用了某些术语，因此这些术语并非意图进行限制。例如，诸如“上部”、“下部”、“之上”或“之下”等术语是指附图中提供参考的方向。诸如“正面”、“背面”、“后面”和“侧面”等术语描述在一致但任意的参照系内部件的某些部分的取向和/或位置，通过参考描述所讨论部件的文字和相关的附图可以清楚地了解这些取向和/或位置。此类术语可以包括上面具体提及的词语、它们的衍生词语以及类似意义的词语。
本文描述的实施例可以涉及前道工序(FEOL)半导体处理和结构。FEOL是集成电路(IC)制造的第一部分，其中，将在半导体衬底或半导体层内进行各个器件(例如，晶体管、电容器、电阻器等)的图案化。FEOL一般涵盖直至(但不包括)金属互连层的沉积的所有内容。在紧随最后的FEOL操作之后，结果通常是具有隔离的晶体管(例如，没有任何连线)的晶圆。
本文描述的实施例可以涉及后道工序(BEOL)半导体处理和结构。BEOL是IC制造的第二部分，其中，将采用晶圆上的布线(例如，一个或多个金属化层)对各个器件(例如，晶体管、电容器、电阻器等)进行互连。BEOL包括用于芯片到封装连接的接触部、绝缘层(电介质)、金属层级和接合部位。在制造阶段的BEOL部分当中，形成接触部(焊盘)、互连线、过孔和电介质结构。对于现代化的IC工艺而言，可以在BEOL中添加10个以上的金属层。
下文描述的实施例可以适用于FEOL处理和结构、BEOL处理和结构或者既适用于FEOL处理和结构又适用于BEOL处理和结构。具体而言，尽管示例性处理方案可以是采用FEOL处理情境进行例示的，但是这样的方案同样可以适用于BEOL处理。同样地，尽管示例性处理方案可以是采用BEOL处理情境进行例示的，但是这样的方案也可以适用于FEOL处理。
本文描述的一个或多个实施例涉及使用从集成电路结构的背面去除硅(Si)衬底的用于纳米线(NW)和/或纳米带(NR)晶体管的衬底或子鳍隔离方案。可以将实施例实施为提供具有鲁棒的“子鳍”隔离的纳米线/纳米带晶体管，从而使这些线/带与下层Si衬底电隔离。参照纳米线的实施例可以包含尺寸设定为线或带的线纳米线，除非是专门针对仅纳米线外形尺寸陈述的。
为了提供语境，用于阻挡或抑制穿过纳米线器件下面的半导体结构发生的源极到漏极泄漏的现有技术解决方案包括子鳍掺杂和/或提高纳米线/纳米带与下层衬底结构之间的间隙。然而，两种方案均与增加的工艺复杂性相关联。
根据本公开的一个或多个实施例，一种加工方案涉及去除Si衬底(或硅衬底特征，例如，子鳍)，从而为栅极全包围器件的线/带提供电隔离。该去除可以是使用化学机械平坦化(CMP)、蚀刻或者蚀刻和CMP两者执行的。本文描述的方案的实施方式能够极大地简化纳米线/纳米带晶体管架构的集成。在一些实施例中，去除的执行程度为：使外延源极或漏极结构的底表面露出，甚至将其部分去除，但是要适当地在达到最底部的线或带之前停止。所得到的结构允许从正面(顶面)、背面(底面)或两者实现源极或漏极接触。
作为包括半导体衬底部分的示例性器件，图1示出了具有衬底的栅极全包围集成电路结构的截面图。
参考图1，集成电路结构100包括半导体衬底102，其具有从其突出的鳍104。衬底102可以是体硅衬底，并且鳍104可以是纳米线或纳米带器件的子鳍结构。纳米线或纳米带106位于鳍104以上并且可以被堆叠设置成垂直布置的水平纳米线或纳米带，如图所示。栅极堆叠体108围绕纳米线或纳米带106的沟道区域。栅极堆叠体包括栅电极108A和栅极电介质层108B。源极或漏极结构110位于栅极堆叠体108的任一侧上。一对电介质间隔体112位于源极或漏极结构110与栅极堆叠体108之间。源极或漏极接触部114位于源极或漏极结构110上。
集成电路结构100可以具有从源极到漏极(例如，从左侧112到右侧112)的相关联的衬底102或子鳍104泄漏路径120。泄漏路径120可以是寄生导电路径，并且导致相对较差的器件特性。
作为去除了半导体衬底部分的示例性器件，图2示出了根据本公开的实施例的去除了衬底的栅极全包围集成电路结构的截面图。
参考图2，集成电路结构200包括垂直布置的水平纳米线206。栅极堆叠体208A/208B包围垂直布置的水平纳米线206的沟道区。一对非分立的外延源极或漏极结构210位于垂直布置的水平纳米线206的第一端和第二端处。一对电介质间隔体212位于该对非分立的外延源极或漏极结构210与栅极堆叠体208A/208B之间。在一个实施例中，该对电介质间隔体212和栅极堆叠体208A/208B具有共平面顶表面，例如，在表面220处。在一个实施例中，该对电介质间隔体212、栅极堆叠体208A/208B以及该对非分立的外延源极或漏极结构210具有共平面底表面，例如，在表面230处。
在实施例中，如图所示，在加工或运输期间，集成电路结构200的表面220被接合至载体晶圆216和/或由载体晶圆216支撑，例如，载体晶圆216可以是玻璃晶圆或硅晶圆。在实施例中，集成电路结构200被称为去除了衬底的器件(例如，去除了硅衬底，去除了半导体子鳍等)。在一个这样的实施例中，从背面去除了衬底(以提供表面230)阻挡或者消除了寄生导电路径(例如，从源极210到漏极210)，从而改善了器件性能。也就是说，集成电路结构200可以几乎不与任何子鳍或衬底泄漏路径250相关联。
在实施例中，该对非分立的外延源极或漏极结构210之一或两者具有位于其上的电介质材料(在一个实施例中通过214表示)。在一个这样的实施例中，其中，电介质材料214、该对电介质间隔体212和栅极堆叠体208A/208B具有共平面顶表面，如图所示在表面220处。
在实施例中，该对非分立的外延源极或漏极结构210之一或两者具有位于其上的顶部导电接触部(在一个实施例中通过214表示)。在一个这样的实施例中，其中，顶部导电接触部214、该对电介质间隔体212和栅极堆叠体208A/208B具有共平面顶表面，如图所示在表面220处。在实施例中，该对非分立的外延源极或漏极结构210之一或两者具有位于其上的底部导电接触部，例如，在位置240之一或两者处。
在实施例中，栅极堆叠体208A/208B包括高k栅极电介质层208B和金属栅电极208A。在一个这样的实施例中，金属栅电极208A的底表面具有位于其上的高k栅极电介质层208B，例如，在位置208C处，如图2中所示。然而，在另一个实施例中，金属栅电极208A的底表面则不具有位于其上的高k栅极电介质层208B。在将用以去除下层衬底的平坦化和/或蚀刻略微执行到栅极堆叠208A/208B内时，可以出现后一种布置。
参考图1和图2，根据本公开的实施例，一种制造集成电路结构的方法包括在半导体衬底之上形成垂直布置的水平纳米线。栅极堆叠体被形成为包围垂直布置的水平纳米线的沟道区。一对非分立的外延源极或漏极结构被形成到垂直布置的水平纳米线的第一端和第二端处。一对电介质间隔体被形成为位于该对非分立的外延源极或漏极结构与栅极堆叠体之间。在一个实施例中，该对电介质间隔体和栅极堆叠体具有共平面顶表面。该方法还涉及去除半导体衬底。
在实施例中，去除半导体衬底涉及使用化学机械平坦化(CMP)工艺。在实施例中，去除半导体衬底使得该对电介质间隔体、栅极堆叠体和该对非分立的外延源极或漏极结构具有共平面底表面。在实施例中，半导体衬底具有突出的鳍，其处于垂直布置的水平纳米线的下面(例如，图1的突出鳍104和衬底102)，并且去除半导体衬底包括去除该半导体鳍。
在实施例中，在该对非分立的外延源极或漏极结构之一或两者上形成电介质材料。在实施例中，在该对非分立的外延源极或漏极结构之一或两者上形成顶部导电接触部。在实施例中，在该对非分立的外延源极或漏极结构之一或两者上形成底部导电接触部。
在实施例中，栅极堆叠体包括高k栅极电介质层和金属栅电极。在一个这样的实施例中，去除半导体衬底进一步涉及从金属栅电极的底表面去除高k栅极电介质层。在另一个这样的实施例中，其中，去除半导体衬底涉及将高k栅极电介质层留在金属栅电极的底表面上。
应当认识到，在特定实施例中，纳米线(或纳米带)的沟道层可以由硅构成。如本文通篇所用，可以采用硅层描述由相当高的量(如果非全部的话)的硅构成的硅材料。然而，应当认识到，在实践当中可能难以形成100％的纯Si，因而可能包含微量百分比的碳、锗或锡。这样的杂质可能是在Si的沉积期间作为不可避免的杂质或成分包含的，或者可能是在沉积后处理期间在扩散时对Si造成的“污染”。因此，本文描述的涉及硅层的实施例可以包括含有相对较小的量(例如，“杂质”级别)的非Si原子或物质(例如Ge、C或Sn)的硅层。应当认识到，本文描述的硅层可以是非掺杂的，或者可以采用诸如硼、磷或砷的掺杂剂原子对其进行掺杂。
应当认识到，在特定实施例中，纳米线(或纳米带)的沟道层可以由硅锗构成。如本文通篇使用的，硅锗层可以用于描述由相当大部分的硅锗两者构成的硅锗材料，例如，两者至少占5％。在一些实施例中，锗的量大于硅的量。在特定实施例中，硅锗层包括大约60％的锗和大约40％的硅(Si40Ge60)。在其他实施例中，硅的量大于锗的量。在特定实施例中，硅锗层包括大约30％的锗和大约70％的硅(Si70Ge30)。应当认识到，在实践当中可能难以形成100％的纯硅锗(一般称为SiGe)，因而可能包含微量百分比的碳或锡。这样的杂质可能是在SiGe的沉积期间作为不可避免的杂质或成分包含的，或者可能是在沉积后处理期间在扩散时对SiGe造成的“污染”。因此，本文描述的涉及硅锗层的实施例可以包括含有相对较小的量(例如，“杂质”级别)的非锗和非Si原子或物质(例如C或Sn)的硅锗层。应当认识到，本文描述的硅锗层可以是非掺杂的，或者可以采用诸如硼、磷或砷的掺杂剂原子对其进行掺杂。
应当认识到，在特定实施例中，纳米线(或纳米带)的沟道层可以由锗构成。如本文通篇所用，可以采用锗层描述由相当高的量(如果非全部的话)的锗构成的锗材料。然而，应当认识到，在实践当中可能难以形成100％的纯Ge，因而可能包含微量百分比的碳、硅或锡。这样的杂质可能是在Ge的沉积期间作为不可避免的杂质或成分包含的，或者可能是在沉积后处理期间在扩散时对Ge造成的“污染”。因此，本文描述的涉及锗层的实施例可以包括含有相对较小的量(例如，“杂质”级别)的非Ge原子或物质(例如Si、C或Sn)的锗层。应当认识到，本文描述的硅层可以是非掺杂的，或者可以采用诸如硼、磷或砷的掺杂剂原子对其进行掺杂。
应当认识到，本文描述的实施例还可以包括其他实施方式，例如具有各种宽度、厚度和/或材料(包括但不限于Si、Ge和/或SiGe)的纳米线和/或纳米带。下文将描述可以用于制造去除了半导体衬底的器件的各种装置和加工方案。应当认识到，示例性实施例未必需要所有的所描述特征，或者可以包括比所描述的更多的特征。
作为用于制造具有去除了衬底的栅极全包围集成电路结构的栅极全包围器件的示例性过程，图3A-3F示出了表示根据本公开的实施例的用于制造栅极全包围集成电路结构的方法当中的各种操作的截面图。图4示出了根据本公开的实施例的紧随衬底去除之后的栅极全包围集成电路结构的截面图。
参考图3A，起始结构可以包括形成于衬底302上的缺陷修改层304。在一个实施例中，在加工期间，首先对硅(Si)衬底302进行修改，以允许后续缓冲层容易地驰豫，以及捕捉缺陷，否则这些缺陷将促使在将变为沟道材料的部分以下发生驰豫。在一个实施例中，缺陷修改层304是包括离子注入损伤的层或者是富集缺陷的Si生长层，或者是它们的组合。在另一实施例中，层304是富集缺陷的SiGe层。
参考图3B，在缺陷修改层304上生长驰豫缓冲层306。在实施例中，驰豫缓冲层306是驰豫Si70Ge30层。
参考图3C，在驰豫缓冲层306上生长牺牲层308。在实施例中，牺牲层308是Si70Ge30层。在一个实施例中，牺牲层308具有与驰豫缓冲层306相同或基本相同的成分。在特定实施例中，牺牲层308是Si70Ge30层，并且驰豫缓冲层306是驰豫Si70Ge30层。在一个实施例中，牺牲层308是通过在同一沉积过程中继续生长驰豫缓冲层306而形成的，并且牺牲层308和生长驰豫缓冲层306可以呈现为一体层。在另一实施例中，牺牲层308具有不同于驰豫缓冲层306的成分。
在牺牲层308上形成交替的沟道层310和居间牺牲层312。在实施例中，沟道层310是Si40Ge60沟道层。在实施例中，居间牺牲层312是居间Si70Ge30层。
参考图3D，图3D的材料的堆叠体具有形成于其上的图案化掩模314/316，其可以包括硬掩模部分316和蚀刻停止部分314。采用图案化掩模314/316在图3D的材料堆叠体中蚀刻出多个鳍。在实施例中，该蚀刻比缺陷修改层304深。在一个这样的实施例中，每个鳍包括图案化衬底部分322、缺陷修改层324、缓冲层326、牺牲层328、沟道层330和居间牺牲层332。
参考图3E，在鳍之间形成隔离结构334，例如，浅沟槽隔离结构。之后，在鳍之上和隔离结构334之上形成伪栅极结构。伪栅极结构的每者包括伪栅电极346、硬掩模348、侧壁间隔体350和电介质盔352。还可以在伪栅电极346的下面包含伪栅极电介质，如图所示。在一个实施例中，伪栅极电介质是掩模层314的残留。
再次参考图3E，将伪栅极结构用作掩模，从而向鳍的露出部分内，例如，向鳍的源极和漏极区内蚀刻出沟槽。该蚀刻去除沟道层330的部分，以形成沟道层340，并且去除居间牺牲层332的部分，以形成居间牺牲层342。在一个实施例中，蚀刻至少部分地延伸到牺牲层328内，以形成凹陷牺牲层338。
再次参考图3E，之后在沟槽内生长外延源极或漏极结构344。在实施例中，外延源极或漏极结构提供针对沟道层340的应变。
参考图3F，紧随源极/漏极沉积之后，去除伪栅电极346和牺牲层342，并替代以永久性栅电极370和栅极电介质堆叠体372。在一个实施例中，栅电极370是金属栅电极，并且栅极电介质372是高k栅极电介质。在实施例中，使凹陷牺牲层338的部分在栅极沟道区内进一步凹陷，从而在进一步凹陷的牺牲层358内形成栅电极370，其中，栅电极370比外延源极或漏极结构344深，如图所示。在实施例中，在栅电极370的任一侧上保留牺牲层342的部分362，还是如图所示。在实施例中，在外延源极或漏极结构344之上形成接触势垒层374和导电填充376。应当认识到，可以使图3F的结构进一步平坦化，从而使永久性栅极材料370局限于栅极位置，如图4中所示。
参考图4，将结构(例如，联系图3F描述的)附着至载体晶圆399或者使其被载体晶圆399支撑。对图3F的结构的下部平坦化和/或蚀刻，使之具有包括栅极结构以及外延源极或漏极结构的露出底表面的背面表面。应当认识到，可以在外延源极或漏极结构的露出底表面上形成背面(底部)接触部。
在另一方面当中，可以通过替换栅极沟槽执行纳米线释放处理。下文将描述这样的释放过程的示例。此外，在又一方面当中，由于图案化的复杂性的原因，后道(BE)互连缩减可能导致较低的性能和较高的制造成本。可以通过实施本文描述的实施例实现纳米线晶体管的正面和背面互连集成。本文描述的实施例可以提供一种实现相对较宽的互连间距的方案。结果可以是改善的产品性能和更低的图案化成本。可以通过对实施例的实施实现具有低功率和高性能的经缩减纳米线或纳米带晶体管的鲁棒功能。
在另一方面中，本文描述的集成电路结构可以是使用正面结构的背面显露制造方案制造的。在一些示例性实施例中，晶体管或者其他器件结构的背面显露需要晶圆级背面加工。与常规TSV类型的技术形成对照的是，本文所述的晶体管的背面显露可以是在器件单元的密度上执行的，乃至是在器件的子区域内执行的。此外，可以通过执行这样的晶体管的背面显露而基本上去除曾在正面器件加工期间在上面设置器件层的供体衬底的全部。因而，在紧随晶体管的背面显露之后，器件单元内的半导体的厚度将有可能变得仅为几十或者几百纳米，在此情况下，具有数微米的深度的TSV将变得没有必要。
本文描述的显露技术可以实现从“底部向上”器件制造向“中心向外”制造的范式转变，其中，“中心”是在正面制造中采用的，从背面显露的，继而在背面制造中采用的任何层。对器件结构的正面和所显露背面的加工可以解决在主要依赖于正面加工时进行3D IC的制造所面临的相关困难中的很多困难。
例如，可以采用晶体管背面显露方案去除供体-寄主衬底组件的载体层和居间层的至少部分。所述过程流开始于输入供体-寄主衬底组件。对所述供体-寄主衬底中的载体层的一定厚度进行抛光(例如，CMP)，以及/或者采用湿法或干法(例如，等离子体)蚀刻工艺对其进行蚀刻。可以采用已知适用于所述载体层的成分的任何打磨、抛光和/或湿法/干法蚀刻工艺。例如，在载体层为IV族半导体(例如，硅)时，可以采用适用于对所述半导体进行减薄的CMP浆剂。类似地，还可以采用已知适于对IV族半导体减薄的任何湿法蚀刻剂或者等离子体蚀刻工艺。
在一些实施例中，在上述操作之前沿基本上平行于所述居间层的破裂面对所述载体层进行裂解。所述裂解或者破裂过程可以用于去除所述载体层的作为大块的相当大的部分，从而缩短去除载体层所需的抛光或蚀刻时间。例如，在载体层具有400-900μm的厚度的情况下，可以通过实践已知有助于晶圆级破裂的任何毯式注入而裂解掉100-700μm的厚度。在一些示例性实施例中，将轻元素(例如，H、He或Li)注入到载体层的希望取得破裂面的均匀目标深度上。在紧随这样的裂解工艺之后，可以对所述供体-寄主衬底组件内剩余的载体层厚度进行抛光或蚀刻，从而将其完全去除。或者，在未使载体层破裂的情况下，可以采用打磨、抛光和/或蚀刻操作去除所述载体层的更大厚度。
接下来，检测居间层的露出。采用所述检测识别出供体衬底的背面表面已经前进到了接近器件层的位置的时间点。可以实施已知适于检测用于载体层和居间层的材料之间的过渡的任何端点检测技术。在一些实施例中，一种或多种端点标准以检测所执行的抛光或蚀刻期间供体衬底的背面表面的光学吸收或发射的变化为基础。在一些其他实施例中，端点标准与供体衬底背面表面的抛光或蚀刻期间的副产品的光学吸收或发射的变化相关联。例如，与载体层蚀刻副产品相关联的吸收或发射波长可以作为载体层和居间层的不同成分的函数而变化。在其他实施例中，端点标准与供体衬底的背面表面的抛光或蚀刻的副产品中的物质的质量变化相关联。例如，可以通过四极质谱分析器对加工副产品进行采样，并且物质质量的变化可以与载体层和居间层的不同成分相关。在另一个实施例中，端点标准与供体衬底的背面表面和抛光表面(与供体衬底的背面表面接触的)之间的摩擦力的变化相关联。
在去除过程相对于居间层对载体层具有选择性的情况下可以增强对居间层的检测，因为可以通过载体层和居间层之间的蚀刻速率差量缓解载体去除过程中的非均匀性。如果打磨、抛光和/或蚀刻操作以充分低于载体层的去除速率的速率去除所述居间层，那么甚至可以跳过所述检测。如果未采用端点标准，那么在居间层的厚度对于所述蚀刻选择性而言足够的情况下，预定的固定持续时间的打磨、抛光和/或蚀刻操作可以停止在居间层材料上。在一些示例中，载体蚀刻速率：居间层蚀刻速率为3：1-10：1或更高。
在露出居间层时，可以去除居间层的至少部分。例如，可以去除居间层的一个或多个分量层。例如，可以通过抛光均匀地去除居间层的一定厚度。或者，可以采用借助于掩模的或者毯式蚀刻工艺去除所述居间层的一定厚度。所述工艺可以采用与减薄载体所用的工艺相同的抛光或蚀刻工艺，或者可以是具有截然不同的工艺参数的截然不同的工艺。例如，在居间层为载体去除过程提供蚀刻停止时，后一操作可以采用相对于器件层的去除而言有利于居间层的去除的不同抛光或蚀刻工艺。在要去除不到几百纳米的居间层厚度的情况下，所述去除过程可以相对较慢，可以针对跨越晶圆的不均匀性进行优化，并且与用于去除载体层的工艺相比可以受到更加精确的控制。所采用的CMP工艺可以(例如)采用在半导体(例如，硅)和电介质材料(例如，SiO)之间提供非常高的选择性(例如，100：1-300：1或更高)的浆剂，其中所述电介质材料包围所述器件层并且嵌入在所述居间层内，以作为(例如)相邻器件区之间的电隔离。
对于通过完全去除居间层而显露器件层的实施例而言，背面加工可以着手于器件层或者其内的具体器件区的露出背面。在一些实施例中，背面器件层加工包括贯穿设置在居间层和先前制造于器件层内的器件区(例如，源极区或漏极区)之间的该器件层的厚度所做的进一步抛光或者湿法/干法蚀刻。
在采用湿法/等离子体蚀刻使载体层、居间层或者器件层背面凹陷的一些实施例中，这样的蚀刻可以是图案化蚀刻或者材料选择性蚀刻，其将向器件层背面表面赋予显著的非平面性或形貌。如下文进一步所述，所述图案化可以在器件单元内(即，“单元内图案化”)或者可以跨越器件单元(即，“单元间图案化”)。在一些图案化的蚀刻实施例中，采用居间层的至少部分厚度作为背面器件层图案化的硬掩模。因而，掩模蚀刻工艺可以以对应的采用掩模的器件层蚀刻为开端。
上文描述的加工方案可以得到包括IC器件的供体-寄主衬底组件，所述IC器件具有居间层的背面、器件层的背面以及/或者器件层内的一个或多个半导体区的背面以及/或者所显露的正面金属化。之后，可以在下游加工期间执行对这些显露区域中的任何区域的额外背面加工。
应当认识到，对于接下来的加工操作，可以按照相同或类似的形式使用由上述示例性加工方案得到的结构，以完成器件制造，例如，PMOS和/或NMOS器件制造。作为可能的完成器件的示例，图5和图6示出了根据本公开的实施例的沿具有衬底部分(图5)或没有衬底部分(图6)的栅极线截取的非平面集成电路结构的截面图。
参考图5，半导体结构或器件500包括位于沟槽隔离区506内的非平面有源区(例如，包括突出鳍部分504和子鳍区505的鳍结构)。在实施例中，将不采取持续不断的鳍，而是将非平面有源区划分成位于子鳍区域505以上的纳米线(例如，纳米线504A和504B)，如虚线所表示的。在任一种情况下，为了便于描述非平面集成电路结构500，下文将非平面有源区504称为突出鳍部分。在实施例中，子鳍区域505还包括驰豫缓冲层592和缺陷修改层590，如图所示。
将栅极线508设置到非平面有源区的突出部分504之上(包括在适用情况下包围纳米线504A和504B)以及沟槽隔离区506的部分之上。如图所示，栅极线508包括栅电极550和栅极电介质层552。在一个实施例中，栅极线508还可以包括电介质帽盖层554。从这一角度还可以看到栅极接触部514和上覆栅极接触过孔516连同上覆金属互连560，它们全部设置在层间电介质堆叠体或层570内。从图5的角度还可以看出，栅极接触部514在一个实施例中设置在沟槽隔离区506之上，但不设置在非平面有源区之上。在另一实施例中，栅极接触部514位于非平面有源区之上。
在实施例中，半导体结构或器件500是非平面器件，例如但不限于鳍式FET器件、三栅极器件、纳米带器件或者纳米线器件。在这样的实施例中，对应的半导电沟道区由三维主体构成或者形成于三维主体内。在一个这样的实施例中，栅极线508的栅电极堆叠体至少包围所述三维主体的顶表面和一对侧壁。
而且，如图5所示，在实施例中，界面580存在于突出鳍部分504和子鳍区域505之间。界面580可以是掺杂子鳍区域505与轻掺杂或无掺杂上鳍部分504之间的过渡区。在一个这样的实施例中，每一鳍大约10纳米宽或不到10纳米宽，子鳍掺杂剂任选是在子鳍位置上从相邻固态掺杂层提供的。在特定的此类实施例中，每一鳍不到10纳米宽。
尽管图5中未示出，但是应当认识到，突出鳍部分504的或者与之相邻的源极区或漏极区位于栅极线508的两侧，即，纸面内外。在一个实施例中，去除突出鳍部分504的位于源极或漏极位置上的材料，并采用另一种半导体材料代替，例如，通过外延沉积，以形成外延源极或漏极结构。源极区或漏极区可以延伸到沟槽隔离区506的电介质层的高度以下，即，延伸到子鳍区域505内。根据本公开实施例，受到更重的掺杂的子鳍区域，即，鳍的位于界面580以下的掺杂部分抑制通过体半导体鳍的这一部分的源极到漏极泄露。
再次参考图5，在实施例中，鳍504/505(以及可能的纳米线504A和504B)由晶体硅锗层构成，其可以掺杂有载荷子，诸如但不限于磷、砷、硼、镓或其组合。
在实施例中，沟槽隔离区506和本文通篇所述的沟槽隔离区(沟槽隔离结构或沟槽隔离层)可以由某种材料构成，所述材料适于将永久性栅极结构的部分与下层体衬底最终电隔离或促进该隔离，或者适于隔离形成于下层体衬底内的有源区，例如，隔离鳍有源区。例如，在一个实施例中，沟槽隔离区506由电介质材料构成，例如，所述电介质材料可以是但不限于二氧化硅、氮氧化硅、氮化硅或者掺碳氮化硅。
栅极线508可以由包括栅极电介质层552和栅电极层550的栅电极堆叠体构成。在实施例中，栅电极堆叠体的栅电极由金属栅极构成，栅极电介质层552由高k材料构成。例如，在一个实施例中，栅极电介质层552由诸如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、钽钪酸铅、铌锌酸铅或其组合的材料构成。此外，栅极电介质层552的部分可以包括由衬底鳍504的顶部的几个层形成的原生氧化物层。在实施例中，栅极电介质层552由顶部高k部分以及由半导体材料的氧化物构成的下部构成。在一个实施例中，栅极电介质层552由氧化铪所构成的顶部部分以及二氧化硅或氮氧化硅所构成的底部部分构成。在一些实施方式中，栅极电介质的部分是“U”形结构，该结构包括基本上平行于衬底的表面的底部部分以及两个基本上垂直于衬底的顶表面的侧壁部分。
在一个实施例中，栅电极层550由金属层构成，例如，该金属层可以是但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或者导电金属氧化物。在具体实施例中，栅电极层550由形成于金属功函数设定层之上的非功函数设定填充材料构成。所述栅电极层550可以由P型功函数金属或者N型功函数金属构成，具体取决于晶体管是PMOS晶体管还是NMOS晶体管。在一些实施方式中，栅电极层550可以由两个或更多金属层的堆叠体构成，其中，一个或多个金属层是功函数金属层，至少一个金属层是导电填充层。对于PMOS晶体管而言，可以用于栅电极的金属包括但不限于钌、钯、铂、钴、镍和导电金属氧化物(例如，氧化钌)。P型金属层将允许形成具有位于大约4.9eV和大约5.2eV之间的功函数的PMOS栅电极。对于NMOS晶体管而言，可以用于栅电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金以及这些金属的碳化物，例如，碳化铪、碳化锆、碳化钛、碳化钽和碳化铝。N型金属层将允许形成具有位于大约3.9eV和大约4.2eV之间的功函数的NMOS栅电极。在一些实施方式中，栅电极可以由“U”形结构构成，所述结构包括基本上平行于衬底的表面的底部部分以及两个基本上垂直于衬底的顶表面的侧壁部分。在另一实施方式中，形成栅电极层550的至少一个金属层可以简单地是基本上平行于衬底的顶表面的平面层，并且不包括基本上垂直于衬底的顶表面的侧壁部分。在本公开的其他实施方式中，栅电极可以由U形结构以及平面的非U形结构构成。例如，栅电极层550可以由形成在一个或多个平面的非U形层顶上的一个或多个U形金属层构成。
与栅电极堆叠体相关联的间隔体可以由适于最终使永久性栅极结构与相邻导电接触部(例如，自对准接触部)电隔离(或者促进所述隔离)的材料构成。例如，在一个实施例中，所述间隔体可以由电介质材料构成，例如，其可以是但不限于二氧化硅、氮氧化硅、氮化硅或者掺碳氮化硅。
栅极接触部514和上覆栅极接触过孔516可以由导电材料构成。在实施例中，所述接触部或过孔中的一者或多者由金属物质构成。所述金属物质可以是纯金属，例如，钨、镍或钴，或者可以是诸如金属-金属合金或者金属-半导体合金(例如，硅化物材料)的合金。
在实施例中(尽管未示出)，形成基本上与现有栅极图案508完全对准的接触图案，与此同时消除了对具有极为严格的配准预算的光刻步骤的使用。在实施例中，该接触图案是垂直对称接触图案或非对称接触图案。在其他实施例中，所有的接触部都是正面连接的，并且是非对称的。在一个这样的实施例中，这种自对准方案允许使用具有固有的高度选择性的湿法蚀刻(例如，对比常规实施的干法或等离子体蚀刻)来生成接触开口。在实施例中，可以通过将现有栅极图案与接触插塞光刻操作结合使用来形成接触图案。在一个这样的实施例中，该方案能够消除采用其他严格的光刻操作(如常规方案中所使用的)来生成接触图案的必要性。在实施例中，沟槽接触栅格不单独被图案化，而是形成于多晶硅(栅极)线之间。例如，在一个这样的实施例中，沟槽接触栅格是在栅极栅格图案化之后但是在栅极栅格切割之前形成的。
在实施例中，提供结构500涉及通过替代栅极工艺制造栅极堆叠体结构508。在这样的方案中，可以去除诸如多晶硅或者氮化硅柱状材料的伪栅极材料，并采用永久性栅电极材料对其予以替代。在一个这样的实施例中，还可以在这一过程中形成永久性栅极电介质层，这与通过早前加工来执行该层的形成相反。在实施例中，通过干法蚀刻或者湿法蚀刻工艺去除伪栅极。在一个实施例中，伪栅极由多晶硅或者非晶硅构成，并且采用干法蚀刻工艺(包括使用SF6)去除。在另一实施例中，伪栅极由多晶硅或者非晶硅构成，并且采用湿法蚀刻工艺(包括使用水溶NH4OH或者四乙基氢氧化铵)去除。在一个实施例中，伪栅极由氮化硅构成，并且采用包括水溶磷酸的湿法蚀刻去除。
再次参考图5，半导体结构或器件500的布置将栅极接触部置于隔离区之上。这样的布置可以被视为是对布局空间的低效使用。然而，在另一个实施例中，半导体器件则具有与形成于有源区之上(例如，形成于鳍505之上并且与沟槽接触过孔形成于同一层内)的栅电极部分发生接触的接触结构。
参考图6，将结构500(例如，联系图5描述的)附着至载体晶圆599或者使其被载体晶圆399支撑。对图5的结构的下部平坦化和/或蚀刻，从而留下具有背面表面的集成电路结构600，该背面表面包括栅极结构(示出)以及外延源极或漏极结构(未示出)的露出底表面。应当认识到，可以在外延源极或漏极结构的露出底表面上形成背面(底部)接触部。
应当认识到，未必要实践上文描述的各个过程的所有方面才能落在本公开的实施例的实质和范围内。而且，文中描述的各个过程可以用于制造一个或者多个半导体器件。所述半导体器件可以是晶体管或类似器件。例如，在实施例中，半导体器件是用于逻辑器件或存储器的金属氧化物半导体(MOS)晶体管，或者是双极晶体管。而且，在实施例中，半导体器件具有三维架构，例如，纳米线器件、纳米带器件、三栅极器件、独立存取双栅极器件或者FIN-FET。一个或多个实施例尤其可用于制造处于亚于10纳米(10nm)的技术节点上的半导体器件。
在实施例中，如本说明书中通篇使用的，层间电介质(ILD)材料包括由电介质或绝缘材料构成的层或者由所述层构成。适当电介质材料的示例包括但不限于硅的氧化物(例如，二氧化硅(SiO2))、掺杂的硅氧化物、氟化硅氧化物、掺碳硅氧化物、本领域已知的各种低k电介质材料及其组合。所述层间电介质材料可以通过常规技术形成，例如，化学气相沉积(CVD)、物理气相沉积(PDV)或者其他沉积方法。
在实施例中，还是如本说明书中通篇使用的，金属线或者互连线材料(以及过孔材料)由一种或多种金属或者其他导电结构构成。常见的示例是使用铜线以及在铜和周围ILD材料之间可以包含或者不包含势垒层的结构。如本文所使用的，“金属”一词包括多种金属的合金、堆叠体以及其他组合。例如，金属互连线可以包括势垒层(例如，包含Ta、TaN、Ti或TiN中的一者或多者的层)、不同金属或合金的堆叠体等等。因而，互连线可以是单材料层或者可以由几个层(包括导电衬层和填充层)形成。可以采用任何适当的沉积工艺，例如，电镀、化学气相沉积或者物理气相沉积来形成互连线。在实施例中，互连线由诸如但不限于Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金的导电材料构成。互连线在本领域有时被称为迹线、布线、线、金属或者简称为互连。
在实施例中，还是如本说明书中通篇使用的，硬掩模材料、帽盖层或插塞由不同于层间电介质材料的电介质材料构成。在一个实施例中，可以在不同的区域内采用不同的硬掩模、帽盖或插塞材料，以提供相对于彼此以及相对于下层的电介质层和金属层的生长或蚀刻选择性。在一些实施例中，硬掩模层、帽盖层或插塞层包括硅的氮化物层(例如，氮化硅)或硅的氧化物层，或者包括其两者，或者包括其组合。其他适当材料可以包括基于碳的材料。可以根据具体的实施方式采用本领域已知的其他硬掩模层、帽盖层或者插塞层。可以通过CVD、PVD或者其他沉积方法形成所述硬掩模层、帽盖层或插塞层。
在实施例中，仍然如本说明书中通篇使用的，采用193nm浸没式光刻(i193)、EUV和/或EBDW光刻等执行光刻操作。可以采用正性或者负性抗蚀剂。在一个实施例中，光刻掩模是是由形貌遮蔽部分、抗反射涂层(ARC)层和光致抗蚀剂层构成的三层掩模。在特定的此类实施例中，形貌遮蔽部分是碳硬掩模(CHM)层，并且抗反射涂层是硅ARC层。
在另一方面当中，一个或多个实施例涉及通过自对准栅极端帽(SAGE)结构分开的相邻半导体结构或器件。特定实施例可以涉及位于SAGE架构当中并且被SAGE壁隔开的多宽度(多Wsi)纳米线和纳米带的集成。在实施例中，纳米线/纳米带与前道工序工艺流程的SAGE架构部分当中的多Wsi集成。这样的工艺流程可以涉及集成具有不同Wsi的纳米线和纳米带，以提供具有低功率和高性能的下一代晶体管的鲁棒功能性。可以嵌入相关联的外延源极或漏极区(例如，去除纳米线的部分，之后执行源极或漏极(S/D)生长)。
为了提供进一步的语境，自对准栅极端帽(SAGE)架构的优点可以包括实现更高的布局密度，尤其是对扩散到扩散间隔的缩减。为了提供例示性比较，图7示出了对于非端帽架构(左手边(a))和与之对比的根据本公开的实施例的自对准栅极端帽(SAGE)架构(右手边(b))而言穿过纳米线和鳍截取的截面图。
参考图7的左手边(a)，集成电路结构700包括衬底702，其具有由其突出的鳍704，鳍704在沿横向包围鳍704的下部的隔离结构708以上突出一定的量706。鳍的上部部分可以包括驰豫缓冲层722和缺陷修改层720，如图所示。对应的纳米线705位于鳍704上方。可以在集成电路结构700上方形成栅极结构，以制造器件。然而，可以通过提高鳍704/纳米线705对之间的间隔而容纳此类栅极结构当中的中断。
参考图7的部分(a)，在实施例中，在紧随栅极形成之后，将结构700的下部平坦化和/或蚀刻到高度734，从而留下包括栅极结构以及外延源极或漏极结构的露出底表面的背面表面。应当认识到，可以在外延源极或漏极结构的露出底表面上形成背面(底部)接触部。还应当认识到，仅平坦化和/或蚀刻至(例如)高度730或732可能无法适当地去除源极到漏极泄漏路径。
作为对照，参考图7的右手边(b)，集成电路结构750包括衬底752，其具有由其突出的鳍754，鳍754在沿横向包围鳍754的下部的隔离结构758以上突出一定的量756。鳍的上部部分可以包括驰豫缓冲层772和缺陷修改层770，如图所示。对应的纳米线755位于鳍754上方。隔离SAGE壁760(其可以包括位于其上的硬掩模，如图所示)被包含到隔离结构758 内并且位于相邻的鳍754/纳米线755对之间。隔离SAGE壁760与最近的鳍754/纳米线755对之间的距离定义了栅极端帽间隔762。可以形成覆盖集成电路结构750且位于隔离SAGE壁之间的栅极结构，以制造器件。此类栅极结构当中的中断可以是由隔离SAGE壁施加的。由于隔离SAGE壁760是自对准的，因而能够使来自常规方案的限制降到最低，从而实现更好的扩散到扩散间隔。此外，由于栅极结构包括位于所有位置上的中断，因而各个栅极结构部分可以通过形成于隔离SAGE壁760上方的局部互连进行层连接。在实施例中，如图所示，SAGE壁760每者包括下电介质部分和位于下电介质部分上的电介质帽。根据本公开的实施例，与图7相关联的结构的制造过程涉及使用提供具有外延源极或漏极结构的栅极全包围集成电路结构的工艺方案。
参考图7的部分(b)，在实施例中，在紧随栅极形成之后，将结构750的下部平坦化和/或蚀刻到高度784，从而留下包括栅极结构以及外延源极或漏极结构的露出底表面的背面表面。应当认识到，可以在外延源极或漏极结构的露出底表面上形成背面(底部)接触部。还应当认识到，仅平坦化和/或蚀刻至(例如)高度780或782可能无法适当地去除源极到漏极泄漏路径。
自对准栅极端帽(SAGE)加工方案涉及在不需要额外的长度来解决掩模失配的情况下形成与鳍自对准的栅极/沟槽接触端帽。因而，可以将实施例实施为实现晶体管布局面积的缩小。本文描述的实施例可以涉及制造栅极端帽隔离结构，栅极端帽隔离结构又可以被称为栅极壁、隔离栅极壁或者自对准栅极端帽(SAGE)壁。
在实施例中，如本文通篇所述，自对准栅极端帽(SAGE)隔离结构可以由适于使永久性栅极结构最终相互电隔离或者促进该隔离的一种或多种材料构成。示例性材料或材料组合包括单材料结构，例如二氧化硅、氮氧化硅、氮化硅或者掺碳氮化硅。其他示例性材料或材料组合包括多层堆叠体，该多层堆叠体具有下部二氧化硅、氮氧化硅、氮化硅或者掺碳氮化硅以及上部较高介电常数材料(例如，氧化铪)。
为了强调具有三个垂直布置纳米线的示例性集成电路结构，图8A示出了根据本公开的实施例的基于纳米线的集成电路结构的三维截面图。图8B 示出了沿a-a’轴截取的图8A的基于纳米线的集成电路结构的截面源极或漏极图。图8C示出了沿b-b’轴截取的图8A的基于纳米线的集成电路结构的截面沟道图。
参考图8A，集成电路结构800包括位于衬底802之上的一个或多个垂直堆叠设置的纳米线(804组)。在实施例中，如图所示，驰豫缓冲层802C、缺陷修改层802B和下衬底部分802A包含在衬底802中。处于最底部纳米线以下并且从衬底802形成的任选鳍未示出，这是为了强调纳米线部分，以达到例示目的。本文的实施例既以单线器件为目标，又以多线器件为目标。作为示例，示出了具有纳米线804A、804B和804C的基于三个纳米线的器件，以达到例示目的。为了便于描述，将纳米线804A用作示例，其中，描述的重点将放在这些纳米线中的一个上。应当认识到，在描述一个纳米线的属性的地方，基于多个纳米线的实施例可以具有对于各纳米线的每者而言相同或基本相同的属性。
纳米线804的每者包括位于纳米线内的沟道区806。沟道区806具有长度(L)。参考图8C，沟道区还具有与该长度(L)正交的周长(Pc)。参考图8A和图8C二者，栅电极堆叠体808围绕沟道区806的每者的整个周长(Pc)。栅电极堆叠体808包括栅电极连同位于沟道区806和栅电极(未示出)之间的栅极电介质。在实施例中，沟道区是分立的，因为其完全被栅电极堆叠体808包围，而没有任何居间材料，例如，下层衬底材料或者上覆沟道制造材料。相应地，在具有多个纳米线804的实施例中，各纳米线的沟道区806也是相对于彼此分立的。
参考图8A和图8B二者，集成电路结构800包括一对非分立的源极区或漏极区810/812。该对非分立的源极或漏极区810/812位于所述多个垂直堆叠设置的纳米线804的沟道区806的任一侧。此外，该对非分立的源极或漏极区810/812与所述多个垂直堆叠设置的纳米线804的沟道区806毗邻。在一个这样的实施例中(未示出)，该对非分立的源极或漏极区810/812与沟道区806直接垂直毗邻，因为外延生长发生在超出沟道区806延伸的纳米线部分上及其之间，其中，纳米线末端被示为位于源极或漏极结构内。在另一实施例中，如图8A中所示，该对非分立的源极或漏极区810/812与沟道区806间接垂直毗邻，因为它们形成于纳米线的末端处而未形成于纳米线之间。
在实施例中，如图所示，源极区或漏极区810/812是非分立的，因为没有用于纳米线804的每一沟道区806的单独分立的源极区或漏极区。相应地，在具有多个纳米线804的实施例中，纳米线的源极区或漏极区810/812是全局的或者一体化的源极区或漏极区，这与每一纳米线有分立的源极区或漏极区形成了对比。也就是说，从对于多个(在这一情况为3个)纳米线804以及更具体而言的不止一个分立的沟道区806而言采用单个一体化特征作为源极区或漏极区的意义上来讲，非分立的源极区或漏极区810/812是全局的。在一个实施例中，从与分立的沟道区806的长度正交的截面角度来看，该对非分立的源极区或漏极区810/812的每者具有大致矩形的形状，该形状具有底部的渐缩部分和顶部的尖峰部分，如图8B所示。然而，在其他实施例中，纳米线的源极区或漏极区810/812是相对较大但仍然分立的非垂直融合外延结构，例如，各小块(nub)。
根据本公开的实施例，如图8A和图8B所示，集成电路结构800进一步包括一对接触部814，每一接触部814位于该对非分立的源极区或漏极区810/812之一上。在一个这样的实施例中，从垂直意义上来讲，每一接触部814完全包围相应的非分立的源极区或漏极区810/812。在另一方面中，并不是非分立的源极区或漏极区810/812的整个周长都可被触及以达到与接触部814发生接触的目的，因而接触部814仅局部地包围非分立的源极或漏极区810/812，如图8B中所示。在未示出的对照实施例中，非分立的源极区或漏极区810/812的整个周长(沿a-a’轴取得)被接触部814包围。
再次参考图8A，在实施例中，集成电路结构800进一步包括一对间隔体816。如图所示，该对间隔体816的外侧部分可以与非分立的源极区或漏极区810/812的部分重叠，从而在该对间隔体816的下面提供非分立的源极区或漏极区810/812的“嵌入”部分。仍然如图所示，非分立的源极区或漏极区810/812的嵌入部分可以不在整个的该对间隔体816下面延伸。
衬底802可以由适于集成电路结构制造的材料构成。在一个实施例中，衬底802包括由材料的单晶构成的下体衬底，所述材料可以包括但不限于硅、锗、硅锗、锗锡、硅锗锡或者III-V族化合物半导体材料。由可以包括但不限于二氧化硅、氮化硅或者氮氧化硅的材料构成的上绝缘体层位于下体衬底上。因而，结构800可以是由起始的绝缘体上半导体衬底制造的。或者，结构800直接由体衬底形成，并且采用局部氧化形成电绝缘部分，以替代上文描述的上绝缘体层。在另一替代实施例中，结构800直接由体衬底形成，并且采用掺杂在其上形成电隔离的有源区(例如，纳米线)。在一个这样的实施例中，第一纳米线(即，接近衬底)具有ΩFET类型结构的形式。
在实施例中，纳米线804可以被尺寸设定成线或带，如下文所述，并且可以具有方形的拐角或者圆化的拐角。在实施例中，纳米线804由例如但不限于硅、锗或其组合的材料构成。在一个这样的实施例中，纳米线是单晶的。例如，对于硅纳米线804而言，单晶纳米线可以基于(100)全局取向，即，具有位于z方向上的<100>平面。如下文所述，也可以考虑其他取向。在实施例中，从截面的角度来看，纳米线804的尺寸处于纳米量级上。例如，在具体实施例中，纳米线804的最小尺寸小于大约20纳米。在实施例中，纳米线804由应变材料构成，尤其是在沟道区806内。
参考图8C，在实施例中，沟道区806的每者具有宽度(Wc)和高度(Hc)，宽度(Wc)大致与高度(Hc)相同。也就是说，在两种情况下，沟道区806的截面轮廓均类似于方形，或者如果拐角是圆化的则类似于圆形。在另一方面中，沟道区的宽度和高度未必相同，例如，如本文通篇所述的纳米带的情况。
再次参考图8A、图8B和图8C，在实施例中，将结构800的下部平坦化和/或蚀刻到高度899，从而留下包括栅极结构以及外延源极或漏极结构的露出底表面的背面表面。应当认识到，可以在外延源极或漏极结构的露出底表面上形成背面(底部)接触部。
在实施例中，如本文通篇所述，集成电路结构包括非平面器件，例如但不限于具有对应的一个或多个上覆纳米线结构的FinFET或三栅极器件。可以最终在衬底去除过程中将FinFET或三栅极去除。在这样的实施例中，对应的半导电沟道区首先由三维主体构成或者形成于三维主体内，其中，一个或多个分立的纳米线沟道部分覆盖该三维主体。之后，去除该三维主体。在一个这样的实施例中，栅极结构包围该一个或多个分立的纳米线沟道区的每者。
在实施例中，如本申请通篇描述的，下层衬底(最终可以被去除)可以由能够承受制造过程并且电荷能够在其内迁移的半导体材料构成。在实施例中，衬底是由晶体硅、硅/锗或锗层构成的体衬底，其掺杂有例如但不限于磷、砷或硼、镓或其组合的载荷子，以形成有源区。在一个实施例中，体衬底内的硅原子的浓度大于97％。在另一实施例中，体衬底由在生长在截然不同的晶体衬底的顶上的外延层构成，例如，由生长在掺硼体硅单晶衬底的顶上的硅外延层构成。或者，体衬底可以由III-V族材料构成。在实施例中，体衬底由III-V族材料构成，例如，其可以是但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化镓铟、砷化镓铝、磷化镓铟或其组合。在一个实施例中，体衬底由III-V族材料构成，并且载荷子掺杂剂杂质原子是例如但不限于碳、硅、锗、氧、硫、硒或碲中的选项。
本文公开的实施例可以用于制造很宽范围的各种类型的集成电路和/或微电子器件。这样的集成电路的示例包括但不限于处理器、芯片组部件、图形处理器、数字信号处理器和微控制器等。在其他实施例中，可以制造半导体存储器。此外，所述集成电路或者其他微电子器件可以用到很宽范围的各种各样的本领域已知电子装置当中。例如，在计算机系统(例如，台式、膝上型、服务器)、蜂窝电话、个人电子设备等当中。所述集成电路可以与总线以及系统中的其他部件耦接。例如，处理器可以通过一条或多条总线耦接至存储器、芯片组等。有可能采用本文公开的方案制造处理器、存储器和芯片组中的每者。
图9示出了根据本公开的实施例的一种实施方式的计算装置900。计算装置900包含板902。板902可以包括若干部件，其包括但不限于处理器904以及至少一个通信芯片906。处理器904物理和电耦接到板902。在一些实施方式中，所述至少一个通信芯片906也可以物理及电耦接至板902。在其他实施方式中，通信芯片906是处理器904的部分。
根椐其应用，计算装置900可以包括能够物理和电耦接到或者不耦接到板902的其他部件。这些其他部件可以包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码译码器、视频编码译码器、功率放大器、全球定位系统(GPS)装置、罗盘、加速度计、陀螺仪、扬声器、照相机和大容量存储装置(例如，硬盘驱动器、紧致磁盘(CD)、数字通用盘(DVD)等)。
通信芯片906能够实现往返于计算装置900进行数据传送的无线通信。术语“无线”及其派生词可以用来描述利用调制电磁辐射通过非固态媒介进行数据传输的电路、装置、系统、方法、技术、通信信道等。该术语并非暗示相关装置不含有任何布线，尽管在一些实施例中它们可能不含有。通信芯片906可以实施很多无线标准或协议中的任何标准或协议，其包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、它们的衍生产物以及任何其他被称为3G、4G、5G和更高代的无线协议。计算装置900可以包括多个通信芯片906。例如，第一通信芯片906可以专用于较短范围的无线通信，例如，Wi-Fi和蓝牙，第二通信芯片906可以专用于较长范围的无线通信，例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
计算装置900的处理器904包括封装于处理器904之内的集成电路管芯。处理器904的集成电路管芯可以包括根据本公开的实施例的实施方案构建的一个或多个结构，例如，去除了衬底的栅极全包围集成电路结构。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以存储于寄存器和/或存储器中的其他电子数据的任何装置或装置的部分。
通信芯片906还包括封装在通信芯片906内的集成电路管芯。通信芯片906的集成电路管芯可以包括根据本公开的实施例的实施方案构建的一个或多个结构，例如，去除了衬底的栅极全包围集成电路结构。
在其他实施方式中，计算装置900内容纳的其他部件可以包含具有根据本公开的实施例的实施方式构建的一个或多个结构(例如，去除了衬底的栅极全包围集成电路结构)的集成电路管芯。
在各种实施方式中，计算装置900可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板计算机、个人数字助理(PDA)、超级移动PC、手机、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器或数字视频录像机。在其他实施方式中，计算装置900可以是处理数据的任何其他电子装置。
图10示出了包括本公开的一个或多个实施例的内插器1000。内插器1000是用于将第一衬底1002桥接至第二衬底1004的居间衬底。第一衬底1002可以是(例如)集成电路管芯。第二衬底1004可以是(例如)存储模块、计算机母板或者另一集成电路管芯。一般而言，内插器1000的作用在于将连接扩展至更宽的间距或者将连接重新路由至不同连接。例如，内插器1000可以将集成电路管芯耦接至球栅阵列(BGA)1006，而球栅阵列接下来可以耦接至第二衬底1004。在一些实施例中，第一和第二衬底1002/1004附接至内插器1000的相反侧。在其他实施例中，第一和第二衬底1002/1004附接至内插器1000的同一侧。在其他实施例中，三个或更多衬底通过内插器1000互连。
内插器1000可以由环氧树脂、玻璃纤维强化环氧树脂、陶瓷材料或者诸如聚酰亚胺的聚合物材料形成。在其他实施方式中，内插器1000可以由交替的刚性或柔性材料形成，所述材料可以包括与上文描述的用在半导体衬底中的材料相同的材料，例如，硅、锗、以及其他III-V族和IV族材料。
内插器1000可以包括金属互连1008和过孔1010，过孔1110包括但不限于穿硅过孔(TSV)1012。内插器1000可以进一步包括嵌入器件1014，所述嵌入器件既包括无源器件，又包括有源器件。这样的器件包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器以及静电放电(ESD)器件。也可以在内插器1000上形成诸如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件的更为复杂的器件。根据本公开的实施例，本文公开的设备或工艺可以用于内插器1000的制造或者内插器1000中包含的部件的制造。
因此，本公开的实施例包括去除了衬底的栅极全包围集成电路结构以及去除了衬底的栅极全包围集成电路结构的制造方法。
上文对所例示的本公开的实施例的实施方式的描述(包括摘要中描述的内容)并非意在具有排他性或者使本公开局限于所公开的确切形式。尽管文中出于举例说明的目的描述了本公开的具体实施方式和示例，但是在本公开的范围内可以存在各种等价修改，这是本领域技术人员将认识到的。
根据上文的详细描述可以对本公开做出这些修改。不应将所附权利要求中使用的术语解释为使本公开局限于说明书和权利要求书中公开的具体实施方式。相反，本公开的范围将完全由所附权利要求决定，应当根据公认的权利要求解释原则对权利要求加以解释。
示例性实施例1：一种集成电路结构包括垂直布置的水平纳米线。栅极堆叠体包围垂直布置的水平纳米线的沟道区。一对非分立的外延源极或漏极结构位于垂直布置的水平纳米线的第一端和第二端处。一对电介质间隔体位于该对非分立的外延源极或漏极结构与栅极堆叠体之间。该对电介质间隔体和栅极堆叠体具有共平面顶表面。该对电介质间隔体、栅极堆叠体和该对非分立的外延源极或漏极结构具有共平面底表面。
示例性实施例2：根据示例性实施例1所述的集成电路结构，其中，该对非分立的外延源极或漏极结构具有位于其上的电介质材料，并且其中，该电介质材料、该对电介质间隔体和该栅极堆叠体具有共平面顶表面。
示例性实施例3：根据示例性实施例1所述的集成电路结构，其中，该对非分立的外延源极或漏极结构之一或二者具有位于其上的顶部导电接触部，并且其中，该顶部导电接触部、该对电介质间隔体和该栅极堆叠体具有共平面顶表面。
示例性实施例4：根据示例性实施例1、2或3所述的集成电路结构，其中，该对非分立的外延源极或漏极结构之一或二者具有位于其上的底部导电接触部。
示例性实施例5：根据示例性实施例1、2、3或4所述的集成电路结构，其中，该栅极堆叠体包括高k栅极电介质层和金属栅电极。
示例性实施例6：根据示例性实施例5所述的集成电路结构，其中，该金属栅电极的底表面之上具有高k栅极电介质层。
示例性实施例7：根据示例性实施例5所述的集成电路结构，其中，该金属栅电极的底表面之上不具有高k栅极电介质层。
示例性实施例8：一种制造集成电路结构的方法包括在半导体衬底之上形成垂直布置的水平纳米线。栅极堆叠体被形成为包围垂直布置的水平纳米线的沟道区。一对非分立的外延源极或漏极结构被形成到垂直布置的水平纳米线的第一端和第二端处。一对电介质间隔体被形成为位于该对非分立的外延源极或漏极结构和该栅极堆叠体之间，其中，该对电介质间隔体和该栅极堆叠体具有共平面顶表面。该方法还涉及去除该半导体衬底，从而将该对电介质间隔体、栅极堆叠体和该对非分立的外延源极或漏极结构提供为具有共平面底表面。
示例性实施例9：根据示例性实施例8所述的方法，其中，该半导体衬底具有位于垂直布置的水平纳米线的下面的突出鳍，并且其中，去除半导体衬底涉及去除该半导体鳍。
示例性实施例10：根据示例性实施例8或9所述的方法，进一步包括在该对非分立的外延源极或漏极结构之一或两者上形成电介质材料。
示例性实施例11：根据示例性实施例8或9所述的方法，进一步包括在该对非分立的外延源极或漏极结构之一或两者上形成顶部导电接触部。
示例性实施例12：根据示例性实施例8、9、10或11所述的方法，进一步包括在该对非分立的外延源极或漏极结构之一或两者上形成底部导电接触部。
示例性实施例13：根据示例性实施例8、9、10、11或12所述的方法，其中，该栅极堆叠体包括高k栅极电介质层和金属栅电极。
示例性实施例14：根据示例性实施例13所述的方法，其中，去除半导体衬底进一步涉及从金属栅电极的底表面去除该高k栅极电介质层。
示例性实施例15：根据示例性实施例13所述的方法，其中，去除半导体衬底涉及将该高k栅极电介质层留在金属栅电极的底表面上。
示例性实施例16：一种计算装置包括板以及耦接至该板的部件。该部件包括具有垂直布置的水平纳米线的集成电路结构。栅极堆叠体包围垂直布置的水平纳米线的沟道区。一对非分立的外延源极或漏极结构位于垂直布置的水平纳米线的第一端和第二端处。一对电介质间隔体位于该对非分立的外延源极或漏极结构与栅极堆叠体之间。该对电介质间隔体和栅极堆叠体具有共平面顶表面。该对电介质间隔体、栅极堆叠体和该对非分立的外延源极或漏极结构具有共平面底表面。
示例性实施例17：根据示例性实施例16所述的计算装置，进一步包括耦接至该板的存储器。
示例性实施例18：根据示例性实施例16或17所述的计算装置，进一步包括耦接至该板的通信芯片。
示例性实施例19：根据示例性实施例16、17或18所述的计算装置，其中，该部件是封装的集成电路管芯。
示例性实施例20：根据示例性实施例16、17、18或19所述的计算装置，其中，其中，该部件选自于由处理器、通信芯片和数字信号处理器构成的组。

Claims (20)

1.一种集成电路结构，包括：
垂直布置的水平纳米线；
包围所述垂直布置的水平纳米线的沟道区的栅极堆叠体；
位于所述垂直布置的水平纳米线的第一端和第二端处的一对非分立的外延源极或漏极结构；以及
位于所述一对非分立的外延源极或漏极结构和所述栅极堆叠体之间的一对电介质间隔体，其中，所述一对电介质间隔体和所述栅极堆叠体具有共平面顶表面，并且其中，所述一对电介质间隔体、所述栅极堆叠体和所述一对非分立的外延源极或漏极结构具有共平面底表面。
2.根据权利要求1所述的集成电路结构，其中，所述一对非分立的外延源极或漏极结构中的一者或二者具有位于其上的电介质材料，并且其中，所述电介质材料、所述一对电介质间隔体和所述栅极堆叠体具有共平面顶表面。
3.根据权利要求1所述的集成电路结构，其中，所述一对非分立的外延源极或漏极结构中的一者或二者具有位于其上的顶部导电接触部，并且其中，所述顶部导电接触部、所述一对电介质间隔体和所述栅极堆叠体具有共平面顶表面。
4.根据权利要求1、2或3所述的集成电路结构，其中，所述一对非分立的外延源极或漏极结构中的一者或二者具有位于其上的底部导电接触部。
5.根据权利要求1、2或3所述的集成电路结构，其中，所述栅极堆叠体包括高k栅极电介质层和金属栅电极。
6.根据权利要求5所述的集成电路结构，其中，所述金属栅电极的底表面之上具有所述高k栅极电介质层。
7.根据权利要求5所述的集成电路结构，其中，所述金属栅电极的底表面之上不具有所述高k栅极电介质层。
8.一种制造集成电路结构的方法，所述方法包括：
在半导体衬底之上形成垂直布置的水平纳米线；
形成包围所述垂直布置的水平纳米线的沟道区的栅极堆叠体；
形成位于所述垂直布置的水平纳米线的第一端和第二端处的一对非分立的外延源极或漏极结构；以及
形成位于所述一对非分立的外延源极或漏极结构和所述栅极堆叠体之间的一对电介质间隔体，其中，所述一对电介质间隔体和所述栅极堆叠体具有共平面顶表面；以及
去除所述半导体衬底，从而提供具有共平面底表面的所述一对电介质间隔体、所述栅极堆叠体和所述一对非分立的外延源极或漏极结构。
9.根据权利要求8所述的方法，其中，所述半导体衬底具有位于所述垂直布置的水平纳米线的下面的突出鳍，并且其中，去除所述半导体衬底包括去除所述半导体鳍。
10.根据权利要求8或9所述的方法，还包括在所述一对非分立的外延源极或漏极结构中的一者或二者上形成电介质材料。
11.根据权利要求8或9所述的方法，还包括在所述一对非分立的外延源极或漏极结构中的一者或二者上形成顶部导电接触部。
12.根据权利要求8或9所述的方法，还包括在所述一对非分立的外延源极或漏极结构中的一者或二者上形成底部导电接触部。
13.根据权利要求8或9所述的方法，其中，所述栅极堆叠体包括高k栅极电介质层和金属栅电极。
14.根据权利要求13所述的方法，其中，去除所述半导体衬底还包括从所述金属栅电极的底表面去除所述高k栅极电介质层。
15.根据权利要求13所述的方法，其中，去除所述半导体衬底包括将所述高k栅极电介质层留在所述金属栅电极的底表面上。
16.一种计算装置，包括：
板；以及
耦接至所述板的部件，所述部件包括集成电路结构，所述集成电路结构包括：
垂直布置的水平纳米线；
包围所述垂直布置的水平纳米线的沟道区的栅极堆叠体；
位于所述垂直布置的水平纳米线的第一端和第二端处的一对非分立的外延源极或漏极结构；以及
位于所述一对非分立的外延源极或漏极结构和所述栅极堆叠体之间的一对电介质间隔体，其中，所述一对电介质间隔体和所述栅极堆叠体具有共平面顶表面，并且其中，所述一对电介质间隔体、所述栅极堆叠体和所述一对非分立的外延源极或漏极结构具有共平面底表面。
17.根据权利要求16所述的计算装置，还包括：
耦接至所述板的存储器。
18.根据权利要求16或17所述的计算装置，还包括：
耦接至所述板的通信芯片。
19.根据权利要求16或17所述的计算装置，其中，所述部件是封装的集成电路管芯。
20.根据权利要求16或17所述的计算装置，其中，其中，所述部件选自于由处理器、通信芯片和数字信号处理器构成的组。
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