TW202129979A - 具有移除基板的環繞式閘極積體電路結構 - Google Patents

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比斯瓦吉 古哈
莫羅 科布林斯基
派翠克 摩洛
歐勒 果倫茲卡
塔何 甘尼
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美商英特爾股份有限公司
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Abstract

說明具有移除基板的環繞式閘極積體電路結構以及製造具有移除基板的環繞式閘極積體電路結構的方法。舉例而言，積體電路結構包含水平奈米線的垂直排列。圍繞水平奈米線的垂直排列的通道區域的閘極堆疊。在水平奈米線的垂直排列的第一端和第二端的一對非離散的外延源極或汲極結構。一對介電間隔物位於該對非離散的外延源極或汲極結構與閘極堆疊之間。該對介電間隔物和閘極堆疊具有同平面的頂表面。該對介電間隔物、該閘極堆疊和該對非離散的外延源極或汲極結構具有同平面的底表面。

Description

具有移除基板的環繞式閘極積體電路結構
本揭露的實施例涉及積體電路結構及製程領域，特別是涉及具有移除基板的環繞式閘極積體電路結構以及製造具有移除基板的環繞式閘極積體電路結構的方法的領域。
在過去的數十年中，積體電路中的尺寸特徵一直是驅使半導體產業不斷發展的推動力。縮放到越來越小的特徵使得能夠在半導體晶片的有限空間上增加功能單元的密度。舉例而言，縮小電晶體尺寸允許在晶片上結合更多數量的記憶體或邏輯裝置，從而有助於製造具有增強能力的產品。然而，針對更多能力的驅動並非沒有問題。最佳化每個裝置的性能之必要性因此變得越來越重要。
在積體電路裝置的製造中，隨著裝置尺寸繼續縮小，多閘極電晶體(例如三閘極電晶體)變得更加普遍。在常規的製程中，三閘極電晶體通常在塊狀矽基板或絕緣層上矽基板上製造。在一些情況下，較喜歡選擇塊狀矽基板，因為它們的成本較低且因為它們使得不太複雜的三閘極製造製程成為可能。在另一方面，隨著微電子裝置尺寸縮小到低於10奈米(nm)節點，在裝置製造中維持移動率增進和短通道控制造成挑戰。用於製造裝置的奈米線提供了改進的短通道控制。
然而，縮放多閘極及奈米線電晶體並非沒有後果。隨著微電子電路的這些基本構建塊的尺寸減小，並且隨著在給定區域中製造的基本構建塊的絕對數量增加，用於圖案化這些構建塊的微影製程的限制變得難以抑制。特別是，在半導體堆疊中圖案化的特徵的最小尺寸(臨界尺寸)與這些特徵之間的間隔之間可能存在取捨。
及
說明具有移除基板的環繞式閘極積體電路結構以及製造具有移除基板的環繞式閘極積體電路結構的方法。在以下描述中，闡述了許多具體細節，例如特定整合及材料方案，以便提供對本揭露的實施例的透徹理解。對於本領域技術人員顯而易見的是，本揭露的實施例可以不具有特定的細節而仍能夠實現。在其他情況下，沒有詳細描述已知的特徵，例如積體電路設計佈局，以免不必要地模糊本揭露的實施例。此外，應當理解，圖中所示的多個實施例是說明性表示，並且不一定按比例繪製。
某些術語也可以在以下描述中使用，僅用於參考目的，因此不旨在限制。舉例而言，諸如「上」、「下」、「上方」以及「下方」的用詞指的是參考的圖式中的方向。諸如「前」、「後」、「背面」以及「側面」的用詞在一致但任意的參考框架內描述組件的部分的方位及/或位置，這藉由參考描述所討論的組件的文字和相關圖式將會更明確。這樣的術語可以包含以上具體提到的詞語、其衍生詞和類似含義的詞語。
本文描述的實施例可以涉及前端製程(FEOL)半導體製程和結構。FEOL是積體電路(IC)製造的第一部分，其中個別的裝置(例如，電晶體、電容器、電阻器等)在半導體基板或層中被圖案化。FEOL通常涵蓋金屬互連層沉積之前(但不包括金屬互連層沉積)的所有內容。在最後的FEOL操作之後，成品通常是具有隔離電晶體的晶圓(例如，沒有任何導線)。
本文描述的實施例可以涉及後端製程(BEOL)半導體製程和結構。BEOL是IC製造的第二部分，其中個別的裝置(例如，電晶體、電容器、電阻器等)利用晶圓上的佈線互連，例如一或多個金屬化層。BEOL包含觸點、絕緣層(介電質)、金屬層以及用於晶片到封裝互連的接合點。在製造階段的BEOL部分中，形成觸點(焊盤)、互連導線、通孔及介電結構。對於現代IC製程，BEOL中可能增加10個以上的金屬層。
以下描述的實施例可以適用於FEOL製程和結構、BEOL製程和結構、或FEOL及BEOL製程和結構。具體而言，儘管可以使用FEOL製程場景來說明示例性製程方案，但是這樣的方法也可以適用於BEOL製程。同樣地，儘管可以使用BEOL製程場景來說明示例性製程方案，但是這樣的方法也可以適用於FEOL製程。
本文描述的一或多個實施例針對使用從積體電路結構的背側移除矽(Si)基板的奈米線(NW)及/或奈米帶(NR)電晶體的基板或子鰭隔離方案。實施例可以被實現為提供一種奈米線/奈米帶電晶體，具有堅固的「子鰭」隔離，以將線/帶與下方的矽基板電性隔離。除非特別針對僅奈米線的尺寸說明，否則關於奈米線的實施例可包括大小為線或帶的線奈米線。
為了提供背景資訊，用於阻止或抑制穿過奈米線裝置下方的半導體結構(例如子鰭結構)的源極至汲極的洩漏的最新解決方案，包含子鰭摻雜及/或實體上增加奈米線/奈米帶與下方基板結構之間的間隙。然而，這兩種方法都與增加製程複雜度相關聯。
依據本揭露的一或多個實施例，一種製程方案涉及移除矽基板(或例如子鰭的矽基板特徵)，以提供對環繞式閘極裝置的線/帶的電性隔離。可以使用化學機械平坦化(chemical mechanical planarization (CMP))、蝕刻或蝕刻及CMP兩者來執行移除。本文描述的方法的實施方式可以極大地簡化奈米線/奈米帶電晶體結構的整合。在一些實施例中，執行移除到使外延源極或汲極結構的底表面被暴露，甚至被部分移除的程度，但是在到達最底部的線或帶之前停止移除。所得的結構能夠從正面(頂)側、背面(底)側或兩者進行源極或汲極觸點。
作為包含半導體基板部分的示例性裝置，圖1說明具有基板的環繞式閘極積體電路結構的截面圖。
參考圖1，積體電路結構100包含具有從其中突出的鰭104的半導體基板102。基板102可以是塊狀矽基板，並且鰭104可以是奈米線或奈米帶裝置的子鰭結構。如圖所示，奈米線或奈米帶106在鰭104上方，並且可以堆疊為水平奈米線或奈米帶的垂直排列。閘極堆疊108圍繞奈米線或奈米帶106的通道區域。閘極堆疊包含閘極電極108A和閘極介電層108B。源極或汲極結構110位於閘極堆疊108的任一側上。一對介電間隔物112位於源極或汲極結構110與閘極堆疊108之間。源極或汲極觸點114在源極或汲極結構110上。
積體電路結構100可具有從源極到汲極(例如，從左側112到右側112)的相關聯的基板102或子鰭104的洩漏路徑120。洩漏路徑120可以是寄生傳導路徑，並且導致相對較差的裝置特性。
作為移除半導體基板部分的示例性裝置，圖2說明依據本揭露的實施例的具有移除基板的環繞式閘極積體電路結構的截面圖。
參考圖2A，積體電路結構200包含水平奈米線的垂直排列206。圍繞該水平奈米線的垂直排列206的通道區域的閘極堆疊208A/208B。在水平奈米線的垂直排列206的第一端和第二端的一對非離散的外延源極或汲極結構210。一對介電間隔物212位於該對非離散的外延源極或汲極結構210與閘極堆疊208A/208B之間。在一實施例中，該對介電間隔物212和閘極堆疊208A/208B具有同平面的頂表面，例如表面220。在一實施例中，該對介電間隔物212、閘極堆疊208A/208B和該對非離散的外延源極或汲極結構210具有同平面的底表面，例如表面230。
在一實施例中，如所描繪的，在製程或運輸期間，積體電路結構200的表面220被接合到例如玻璃晶圓或矽晶圓的載體晶圓216及/或由載體晶圓216支撐。在一實施例中，積體電路結構200被稱為具有移除基板(例如，移除矽基板、移除半導體子鰭等)的裝置。在一這樣的實施例中，從背側移除基板(以提供表面230)阻擋或消除了寄生傳導路徑(例如，從源極210到汲極210)，以提高裝置性能。即，積體電路結構200與子鰭或基板洩漏路徑250很少或幾乎無相關聯。
在一實施例中，一對非離散的外延源極或汲極結構210中的一個或兩個在其上具有介電材料(在一實施例中由214表示)。在一這樣的實施例中，其中介電材料214、該對介電間隔物212和閘極堆疊208A/208B具有同平面的頂表面，如表面220所示。
在一實施例中，一對非離散的外延源極或汲極結構210中的一個或兩個在其上具有頂導電觸點(在一實施例中由214表示)。在一這樣的實施例中，其中頂導電觸點214、該對介電間隔物212和閘極堆疊208A/208B具有同平面的頂表面，如表面220所示。在一實施例中，一對非離散的外延源極或汲極結構210中的一個或兩個在其上具有底導電觸點，例如，在位置240中的一個或兩個處。
在一實施例中，閘極堆疊208A/208B包含高k閘極介電層208B和金屬閘極電極208A。在一這樣的實施例中，金屬閘極電極208A的底表面在其上(例如在位置208C)具有高k閘極介電層208B，如圖2所示。然而，在另一實施例中，金屬閘極電極208A的底表面上不具有高k閘極介電層208B。當執行平坦化及/或蝕刻稍微地進入到閘極堆疊208A/208B中以移除下方的基板時，後面的排列可能發生。
參考圖1及2，依據本揭露的實施例，一種製造積體電路結構的方法包含在半導體基板上方形成水平奈米線的垂直排列。形成閘極堆疊以圍繞水平奈米線的垂直排列的通道區域。形成在水平奈米線的垂直排列的第一端和第二端的一對非離散的外延源極或汲極結構。形成一對介電間隔物位於該對非離散的外延源極或汲極結構與閘極堆疊之間。在一實施例中，該對介電間隔物和閘極堆疊具有同平面的頂表面。此方法還涉及移除半導體基板。
在一實施例中，移除半導體基板涉及使用化學機械平坦化(CMP)製程。在一實施例中，移除半導體基板以使該對介電間隔物、閘極堆疊和該對非離散的外延源極或汲極結構具有同平面的底表面。在一實施例中，半導體基板在水平奈米線的垂直排列下方具有突出的鰭(例如，圖1的突出鰭104和基板102)，並且移除該半導體基板包含移除該半導體鰭。
在一實施例中，介電材料形成在該對非離散的外延源極或汲極結構中的一者或兩者上。在一實施例中，頂導電觸點形成在該對非離散的外延源極或汲極結構中的一者或兩者上。在一實施例中，底導電觸點形成在該對非離散的外延源極或汲極結構中的一者或兩者上。
在一實施例中，閘極堆疊包含高k閘極介電層和金屬閘極電極。在一實施例中，移除半導體基板進一步涉及從金屬閘極電極的底表面移除高k閘極介電層。在另一這樣的實施例中，移除半導體基板涉及留下高k閘極介電層在金屬閘極電極的底表面上。
應當理解，在特定實施例中，奈米線(或奈米帶)的通道層可以由矽構成。如通篇所使用的，矽層可用於描述由非常大量的矽構成的矽材料，如果不是全部矽的話。然而，應當理解，實際上，可能難以形成100%純的矽，因此，可能包含極少量的碳、鍺或錫。這樣的雜質在矽沉積期間可能成為不可避免的雜質或成分被包含，或是在後沉積製程期間擴散可能「污染」矽。如此，本文所述的針對矽層的實施例可以包括含有相對少量(例如，「雜質」層級)非矽原子或物種(例如，鍺、碳或錫)的矽層。應當理解，本文所述的矽層可以是未摻雜的或可以摻雜有例如硼、磷或砷的摻雜物原子。
應當理解，在特定實施例中，奈米線(或奈米帶)的通道層可以由矽鍺構成。如通篇所使用的，矽鍺層可用於描述由矽和鍺兩者的主要部分(例如，兩者的至少5%)構成的矽鍺材料。在一些實施例中，鍺的量大於矽的量。在特定實施例中，矽鍺層包含約60%的鍺和約40%的矽(Si40 Ge60 )。在其他實施例中，矽的量大於鍺的量。在特定實施例中，矽鍺層包含約30%的鍺和約70%的矽(Si70 Ge30 )。應當理解，實際上，可能難以形成100%純的矽鍺(通常稱為SiGe)，因此，可能包含極少量的碳或錫。這樣的雜質在矽鍺沉積期間可能成為不可避免的雜質或成分被包含，或是在後沉積製程期間擴散可能「污染」矽鍺。如此，本文所述的針對矽鍺層的實施例可以包括含有相對少量(例如，「雜質」層級)非鍺及非矽原子或物種(例如，碳或錫)的矽鍺層。應當理解，本文所述的矽鍺層可以是未摻雜的或可以摻雜有例如硼、磷或砷的摻雜物原子。
應當理解，在特定實施例中，奈米線(或奈米帶)的通道層可以由鍺構成。如通篇所使用的，鍺層可用於描述由非常大量的鍺構成的鍺材料，如果不是全部鍺的話。然而，應當理解，實際上，可能難以形成100%純的鍺，因此，可能包含極少量的碳、矽或錫。這樣的雜質在鍺沉積期間可能成為不可避免的雜質或成分被包含，或是在後沉積製程期間擴散可能「污染」鍺。如此，本文所述的針對鍺層的實施例可以包括含有相對少量(例如，「雜質」層級)非鍺原子或物種(例如，矽、碳或錫)的鍺層。應當理解，本文所述的矽層可以是未摻雜的或可以摻雜有例如硼、磷或砷的摻雜物原子。
應當理解，本文描述的實施例還可以包含其他實施方式，例如具有各種寬度、厚度及/或材料的奈米線及/或奈米帶，包括但不限於矽、鍺及/或矽鍺。以下描述了可用於製造具有移除半導體基板的裝置的各種裝置和製程方案。應當理解，示例性實施例不一定需要所描述的所有特徵，或是可以包含比所描述的更多的特徵。
作為用於製造具有移除基板的環繞式閘極積體電路結構的環繞式閘極裝置製作流程，圖3A-3F說明表示依據本揭露的實施例的製造環繞式閘極積體電路結構的方法中的各種操作。圖4說明依據本揭露的實施例的在移除基板之後的環繞式閘極積體電路結構的截面圖。
參考圖3A，初始結構可以包含形成在基板302上的缺陷修正層304。在一實施例中，在製程期間，首先修正矽(Si)基板302以允許隨後的緩衝層容易地鬆弛，以及捕獲缺陷，否則這些缺陷會在將變成通道材料的下方促使鬆弛。在一實施例中，缺陷修正層304是包含離子植入損害的層，或是富含缺陷的矽生長層，或其組合。在另一實施例中，層304是富含缺陷的矽鍺層。
參考圖3B，在缺陷修正層304上生長鬆弛緩衝層306。在一實施例中，鬆弛緩衝層306是鬆弛Si70 Ge30 層。
參考圖3C，在鬆弛緩衝層306上生長犧牲層308。在一實施例中，犧牲層308是Si70 Ge30 層。在一實施例中，犧牲層308具有與鬆弛緩衝層306相同或實質上相同的組成。在特定實施例中，犧牲層308是Si70 Ge30 層，鬆弛緩衝層306是鬆弛Si70 Ge30 層。在一實施例中，犧牲層308是藉由在相同沉積製程中連續生長鬆弛緩衝層306而形成的，並且犧牲層308和生長鬆弛緩衝層306可以表現為一體的層。在另一實施例中，犧牲層308具有與鬆弛緩衝層306不同的組成。
在犧牲層308上形成替代的通道層310和中間犧牲層312。在一實施例中，通道層310是Si40 Ge60 通道層。在一實施例中，中間犧牲層312是中間Si70 Ge30 層。
參考圖3D，圖3D的材料堆疊具有形成在其上的圖案化遮罩314/316，其可以包含硬遮罩部分316和蝕刻停止部分314。圖案化遮罩314/316用於蝕刻圖3D的材料堆疊中的複數個鰭。在一實施例中，蝕刻比缺陷修正層304更深。在一這樣的實施例中，每個鰭包含圖案化基板部分322、缺陷修正層324、緩衝層326、犧牲層328、通道層330和中間犧牲層332。
參考圖3E，在鰭之間形成隔離結構334，例如淺溝槽隔離結構。然後，在鰭之上和隔離結構334之上形成虛設閘極結構。每個虛設閘極結構包含虛設閘極電極346、硬遮罩348、側壁間隔物350和介電護盔352。如所示，虛設閘極電介質也可以包含在虛設閘極電極346下方。在一實施例中，虛設閘極電介質是遮罩層314的殘留。
再次參考圖3E，虛設閘極結構用作遮罩以將溝槽蝕刻到鰭的暴露部分中，例如蝕刻到鰭的源極和汲極區域中。蝕刻移除通道層330的部分以形成通道層340，並且移除中間犧牲層332的部分以形成中間犧牲層342。在一實施例中，蝕刻至少部分地延伸到犧牲層328中以形成凹陷的犧牲層338。
再次參考圖3E，接著在溝槽中生長外延源極或汲極結構344。在一實施例中，外延源極或汲極結構為通道層340提供應變。
參考圖3F，在源極/汲極沉積之後，移除虛設閘極電極346和犧牲層342，並用永久閘極電極370和閘極介電堆疊372代替。在一實施例中，閘極電極370是金屬閘極電極，並且閘極電介質372是高k閘極電介質。在一實施例中，部分凹陷犧牲層338在閘極通道區域中進一步凹陷，以在另一凹陷犧牲層358中形成閘極電極370，其中閘極電極370比外延源極或汲極結構344深，如所示。在一實施例中，犧牲層342的部分362被保持在閘極電極370的任一側，亦如所示。在一實施例中，在外延源極或汲極結構344之上形成接觸障壁層374和導電填充物376。應當理解，可以將圖3F的結構進一步平坦化，以便將永久閘極材料370限制在閘極位置，如圖4所示。
參考圖4，例如結合圖3F描述的結構，被黏附到載體晶圓399或由其支撐。圖3F的結構的下部被平坦化及/或蝕刻以留下包含閘極結構和外延源極或汲極結構的暴露的底表面的背側表面。應當理解，可以在外延源極或汲極結構的暴露的底表面上形成背側(底部)觸點。
在另一態樣，可以通過置換閘極溝槽來執行奈米線釋放過程。此類釋放過程的範例如下所述。此外，在另一方面，由於圖案化複雜度，後端(backend (BE))互連縮放可能導致較低的性能和較高的製造成本。可以實現本文描述的實施例以實現奈米線電晶體的正面和背面互連整合。本文描述的實施例可以提供一種實現相對較寬的互連節距的方法。結果可以提高產品性能並降低圖案化成本。可以實施實施例以實現具有低功率和高性能的縮放奈米線或奈米帶電晶體的穩健功能。
在另一態樣，可以使用前側結構的背側露出製造方法來製造本文描述的積體電路結構。在一些示例性實施例中，電晶體或其他裝置結構的背側露出需要晶圓級的背側製程。與常規的TSV型技術相比，本文所述的電晶體的背側的露出可以在裝置單元的密度處，甚至在裝置的子區域內執行。此外，可以執行對電晶體的背側的這種露出以移除在前側裝置製程期間實質上所有其上設置有裝置層的施體基板。如此一來，隨著電晶體背側的露出可能僅幾十或幾百奈米，在裝置單元中的半導體厚度就不需要微米深的TSV。
本文所述的露出技術可以實現從「自下而上」的裝置製造到「中心向外」的製造的典範轉移，其中「中心」是在前側製造中採用的任何層，從背側露出，並且再次用於背側製造。當主要依賴於前側製程時，對裝置結構的前側和背側的製程都可以解決與製造3D IC相關的許多挑戰。
舉例而言，可以採用電晶體的背側露出的方法來移除以施體為主的基板組件的載體層和中間層的至少部分。製程流程始於以施體為主的基板組件的輸入。以施體為主的基板中的載體層的厚度被拋光(例如，CMP)及/或藉由濕或乾(例如，電漿)蝕刻製程來蝕刻。可以採用已知合適的載體層組成的任何研磨、拋光及/或濕/乾蝕刻製程。舉例而言，在載體層是IV族半導體(例如矽)的情況下，可以採用已知適合於減薄半導體的CMP漿料。同樣，也可以採用已知適合於使IV族半導體減薄的任何濕蝕刻劑或電漿蝕刻製程。
在一些實施例中，在上述之前，沿著實質上平行於中間層的斷裂平面劈開載體層。劈開或斷裂製程可用於移除大部分的載體層作為大塊體，從而減少移除載體層所需的拋光或蝕刻時間。舉例而言，在載體層的厚度為400-900μm的情況下，可以藉由實踐已知促進晶圓級斷裂的任何覆面植入來劈開100-700μm。在一些示例性實施例中，將輕元素(例如，氫、氦或鋰)植入到期望斷裂面的載體層內的同一目標深度。在這樣的劈開過程之後，保留在施體為主基板組件中的載體層的厚度接著可以被拋光或蝕刻以完成移除。替代地，在載體層不斷裂的情況下，可以採用研磨、拋光及/或蝕刻操作來移除更大厚度的載體層。
接著，偵測中間層的暴露。偵測用於識別施體基板的背側表面已經前進到接近裝置層的點。可以實施任何已知合適於偵測在用於載體層與中間層的材料之間的轉換的端點偵測技術。在一些實施例中，一或多個端點標準是基於在執行拋光或蝕刻期間偵測施體基板的背側表面的光吸收率或發射率的變化。在一些其他實施例中，端點標準與在施體基板背側表面的拋光或蝕刻期間的光吸收或副產物的發射的變化相關聯。舉例而言，與載體層蝕刻副產物相關聯的吸收或發射波長可能取決於載體層和中間層的不同組成而變化。在其他實施例中，端點標準與拋光或蝕刻施體基板背側表面的副產物中物種的質量變化相關聯。舉例而言，可以藉由四極質量分析儀對處理的副產物進行取樣，並且物種質量的變化可以與載體層和中間層的不同組成相關。在另一示例性實施例中，端點標準與施體基板的背側表面及與施體基板的背側表面接觸的拋光表面之間的摩擦變化相關聯。
在移除過程相對於中間層對於載體層是選擇性的情況下，可以增強中間層的偵測，因為可以藉由載體層與中間層之間的蝕刻速率差量來減輕載體移除過程中的不均勻性。若研磨、拋光及/或蝕刻操作以足夠低於移除載體層之速率的速率移除中間層，則甚至可以跳過偵測。若不採用端點標準，則若中間層的厚度足以進行蝕刻的選擇性，則預定的固定持續時間的研磨、拋光及/或蝕刻操作可在中間層材料上停止。在一些範例中，載體蝕刻速率：中間層蝕刻速率為3：1-10：1或更高。
在暴露中間層時，可以移除中間層的至少一部分。舉例而言，可以移除中間層的一或多個組件層。舉例而言，可以藉由拋光均勻地移除中間層的厚度。替代地，可以藉由遮罩或覆面蝕刻製程移除中間層的厚度。此製程可以採用與使載體變薄相同的拋光或蝕刻製程，或是可以是具有不同製程參數的不同製程。舉例而言，在中間層為載體移除製程提供蝕刻停止的情況下，之後的操作可以採用不同的拋光或蝕刻製程，其有利於移除中間層而不是移除裝置層。在中間層厚度要移除小於幾百奈米的情況下，移除製程可能相對較慢，針對整個晶圓的均勻性進行最佳化，並且比用於移除載體層的製程更精確地受到控制。所採用的CMP製程可以例如採用在裝置層周圍的半導體(例如矽)與介電材料(例如SiO)之間提供非常高的選擇性(例如100：1-300：1或更高）的漿料，且嵌入在中間層內，舉例而言，作為相鄰裝置區域之間的電性隔離。
對於藉由完全移除中間層而露出裝置層的實施例，可以在裝置層的暴露的背側或其中的特定裝置區域上開始背側製程。在一些實施例中，背側裝置層處理包含對設置在中間層與先前在裝置層中製造的裝置區域(例如源極或汲極區域)之間的裝置層的厚度的進一步拋光或濕/乾蝕刻。
在藉由濕及/或電漿蝕刻使載體層、中間層或裝置層背側凹陷的一些實施例中，這樣的蝕刻可以是圖案化蝕刻或材料選擇性蝕刻，其將顯著的非平面性或表面形貌賦予到裝置層背側表面。如下方進一步描述的，圖案化可以在裝置細胞內(即，「細胞內」圖案化)或可以跨裝置細胞(即，「細胞間」圖案化)。在一些圖案化蝕刻實施例中，將中間層的至少部分厚度用作用於背側裝置層圖案化的硬遮罩。因此，遮罩蝕刻製程可以在對應的遮罩裝置層蝕刻之前。
上述製程方案可以產生包含IC裝置的施體為主基板組件，該IC裝置具有中間層的背側、裝置層的背側及/或裝置層中一或多個半導體區域的背側，及/或顯示出前側金屬化。接著，可以在下游製程期間對這些露出區域中的任何一者執行附加的背側製程。
應當理解，由以上示例性製程方案得到的結構可以以相同或相似的形式用於隨後的製程操作以完成例如PMOS及/或NMOS裝置製造之類的製造。作為可能完成的裝置的範例，圖5和6說明依據本揭露實施例的沿著具有(圖5)或不具有(圖6)基板部分的閘極線截取的非平面積體電路結構的截面圖。
參考圖5，半導體結構或裝置500在溝槽隔離區域506內包含非平面的有源區域(例如，包含突出的鰭部分504和子鰭區域505的鰭結構)。在一實施例中，代替實心鰭，非平面有源區域在子鰭區域505上方被分成奈米線(例如奈米線504A和504B)，如虛線所示。在任一種情況下，為了便於描述非平面積體電路結構500，以下將非平面有源區域504稱為突出鰭部分。在一實施例中，子鰭區域505還包含鬆弛的緩衝層592和缺陷修正層590，如所示。
閘極線508設置在非平面有源區域的突出部分504之上(如果適用，包含圍繞奈米線504A和504B)，以及溝槽隔離區域506的部分之上。如所示，閘極線508包含閘極電極550和閘極介電層552。在一實施例中，閘極線508還可包含電介質帽層554。從這個角度還可以看到閘極觸點514和上覆閘極觸點通孔516，以及上覆金屬互連560，上述這些都設置在層間介電堆疊或層570中。從圖5的角度還可以看出，在一實施例中，閘極觸點514設置在溝槽隔離區域506之上，但不在非平面有源區域之上。在另一實施例中，閘極觸點514在非平面有源區域之上。
在一實施例中，半導體結構或裝置500是非平面裝置，例如但不限於鰭式FET裝置、三閘極裝置、奈米帶裝置或奈米線裝置。在這樣的實施例中，相應的半導體通道區域由三維主體構成或形成在三維主體中。在一這樣的實施例中，閘極線508的閘極電極堆疊至少圍繞三維主體的頂表面和一對側壁。
同樣如圖5所示，在一實施例中，在突出的鰭部分504和子鰭區域505之間存在介面580。介面580可以是摻雜的子鰭區域505與輕摻雜或無摻雜的上鰭部分504之間的過渡區域。在一這樣的實施例中，每個鰭約為10奈米寬或更小，並且子鰭摻雜物可選地從在子鰭位置處的相鄰固態摻雜層供應。在一特定的此類實施例中，每個鰭小於10奈米寬。
儘管未在圖5中示出，但是應當理解，突出鰭部分504的源極或汲極區域或與突出鰭部分504相鄰的源極或汲極區域在閘極線508的任一側上，即，進入和出頁面。在一實施例中，移除源極或汲極位置中的突出鰭部分504的材料，並例如藉由外延沉積以另一種半導體材料取代，以形成外延源極或汲極結構。源極或汲極區域可以延伸到溝槽隔離區域506的介電層的高度之下，即，進入子鰭區域505。依據本揭露的實施例，更重摻雜的子鰭區域(即，在介面580下方的鰭的摻雜部分)抑制了藉由塊狀半導體鰭的源極到汲極部分的源極到汲極的洩漏。
再次參考圖5，在一實施例中，鰭504/505 (以及可能的奈米線504A和504B)由結晶矽鍺層構成，該結晶矽鍺層可以摻雜有電荷載體，例如但不限於磷、砷、硼、鎵或其組合。
在一實施例中，溝槽隔離區域506和通篇描述溝槽隔離區域(溝槽隔離結構或溝槽隔離層)可以由合適的材料構成，該材料適於最終將保留的閘極結構的部分與下方塊狀基板電性隔離或有助於最終將保留的閘極結構的部分與下方塊狀基板隔離，或隔離形成在下方塊狀基板內的有源區域，例如隔離鰭有源區域。舉例而言，在一實施例中，溝槽隔離區域506由介電材料構成，例如但不限於二氧化矽、氮氧化矽、氮化矽或碳摻雜的氮化矽。
閘極線508可以由包含閘極介電層552和閘極電極層550的閘極電極堆疊構成。在一實施例中，閘極電極堆疊的閘極電極由金屬閘極組成，並且閘極介電層552由高k材料構成。舉例而言，在一實施例中，閘極介電層552由例如但不限於氧化鉿、氧氮化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鍶鋇、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、鉛鈧鉭氧化物、鈮酸鉛鋅或上述的組合的材料構成。此外，部分閘極介電層552可以包含由基板鰭504的最頂幾層形成的天然氧化物層。在一實施例中，閘極介電層552由頂部的高k部分和較下的部分構成，較下的部分由半導體材料的氧化物構成。在一實施例中，閘極介電層552由氧化鉿的頂部和二氧化矽或氮氧化矽的底部構成。在一些實施方式中，閘極電介質的部分是「U」形結構，此「U」形結構包含實質上平行於基板表面的底部部分以及兩個實質上垂直於基板的頂表面的側壁部分。
在一實施例中，閘極電極層550由金屬層組成，例如但不限於金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或導電金屬氧化物。在特定實施例中，閘極電極層550由形成在金屬功函數設定層上方的非功函數設定填充材料組成。取決於電晶體是PMOS電晶體或NMOS電晶體，閘極電極層550可以由P型功函數金屬或N型功函數金屬組成。在一些實施方式中，閘極電極層550可由二或更多金屬層的堆疊組成，其中一或多個金屬層是功函數金屬層，且至少一層金屬層是導電填充層。針對PMOS電晶體，可以用於閘極電極的金屬包含但不限於釕、鈀、鉑、鈷、鎳及導電金屬氧化物，例如氧化釕。P型金屬層將使得能夠形成功函數在約4.9eV至約5.2eV之間的PMOS閘極電極。對於NMOS電晶體，可以用於閘極電極的金屬包含但不限於鉿、鋯、鈦、鉭、鋁、這些金屬的合金以及這些金屬的碳化物，例如，碳化鉿、碳化鋯、碳化鈦、碳化鉭及碳化鋁。N型金屬層將使得能夠形成功函數在約3.9eV至約4.2eV之間的NMOS閘極電極。在一些實施方式中，閘極電極可由「U」形結構組成，此「U」形結構包含實質上平行於基板表面的底部部分以及兩個實質上垂直於基板的頂表面的側壁部分。在另一實施方式中，形成閘極電極層550的金屬層中的至少一個可以簡單地是實質上平行於基板的頂表面的平面層，並且不包含實質上垂直於基板的頂表面的側壁部分。在本揭露的進一步實施方式中，閘極電極可以由U形結構和平面非U形結構的組合構成。舉例而言，閘極電極層550可以由一或多個U形金屬層組成，U形金屬層形成在一或多個平面的非U形層的頂上。
與閘極電極堆疊相關聯的間隔物可以由合適於最終使永久閘極結構與相鄰的導電觸點(例如自對準觸點)電性隔離或有助於將永久閘極結構與相鄰的導電觸點隔離的材料組成。舉例而言，在一實施例中，間隔物由介電材料組成，例如但不限於二氧化矽、氮氧化矽、氮化矽或碳摻雜的氮化矽。
閘極觸點514和上覆閘極觸點通孔516可以由導電材料組成。在一實施例中，一或多個觸點或通孔由金屬物質組成。金屬物質可以是純金屬，例如鎢、鎳或鈷，或可以是合金，例如金屬-金屬合金或金屬-半導體合金(例如，矽化物材料)。
在一實施例中(儘管圖未示)，形成實質上與現有的閘極圖案508完全對準的觸點圖案，同時消除使用微影步驟的情況，該微影步驟具有非常嚴格的配準預算。在一實施例中，觸點圖案是垂直對稱的觸點圖案或不對稱的觸點圖案。在其他實施例中，所有觸點都在前側連接並且不是不對稱的。在一這樣的實施例中，自對準方法使得能夠使用本質上高度選擇性的濕蝕刻(例如，相對於常規實施的乾蝕刻或電漿蝕刻)來產生觸點開口。在一實施例中，藉由利用現有的閘極圖案結合觸點插塞微影操作來形成觸點圖案。在一這樣的實施例中，該方法使得能夠消除對常規方法中所使用的用以產生觸點圖案的其他至關重要的微影操作的需求。在一實施例中，溝槽觸點柵極沒有單獨地圖案化，而是形成在聚合(閘極)線之間。舉例而言，在一這樣的實施例中，在閘極光柵圖樣之後但在閘極光柵切割之前形成溝槽觸點柵極。
在一實施例中，提供結構500涉及藉由置換閘極製程來製造閘極堆疊結構508。在這樣的方案中，可以移除例如多晶矽或氮化矽支柱材料的虛設閘極材料，並用永久閘極電極材料代替。在一個這樣的實施例中，與在較早的製程中進行的相反，在此過程中還形成了永久閘極介電層。在一實施例中，藉由乾蝕刻或濕蝕刻製程移除虛設閘極。在一實施例中，虛設閘極由多晶矽或非晶矽組成，並藉由包含使用SF6 在內的乾蝕刻製程移除。在另一實施例中，虛設閘極由多晶矽或非晶矽組成，並藉由包含使用含水NH4 OH或氫氧化四甲銨在內的濕蝕刻製程移除。在一實施例中，虛設閘極由氮化矽組成，並用包含含水磷酸的濕蝕刻移除。
再次參考圖5，半導體結構或裝置500的配置將閘極觸點置於隔離區域之上。這樣的配置可能被認為是佈局空間的低效使用。然而，在另一實施例中，半導體裝置具有觸點結構，觸點結構接觸形成在有源區域之上(例如，在鰭505之上)的閘極電極的部分，並在與溝槽觸點通孔相同的層中。
參考圖6，例如結合圖5描述的結構500，被黏附到載體晶圓599或由其支撐。圖5的結構的下部被平坦化及/或蝕刻，以留下具有背側表面的積體電路結構600，該背側表面包含閘極結構(圖示)和外延源極或汲極結構(圖未示)的暴露的底表面。應當理解，可以在外延源極或汲極結構的暴露的底表面上形成背側(底部)觸點。
應當理解，並非必須要實踐上述過程的所有態樣以落入本揭露的實施例的精神和範圍內。並且，本文描述的製程可以用於製造一或多個半導體裝置。半導體裝置可以是電晶體或類似的裝置。舉例而言，在一實施例中，半導體裝置是用於邏輯或記憶體的金屬氧化物半導體(MOS)電晶體，或是雙極電晶體。又，在一實施例中，半導體裝置具有三維構造，例如奈米線裝置、奈米帶裝置、三閘極裝置、獨立存取的雙閘極裝置或FIN-FET。一或多個實施例對於在子10奈米(10nm)技術節點處製造半導體裝置可能特別有用。
在一實施例中，如本說明書通篇所使用的，層間介電(ILD)材料由介電質或絕緣材料的層組成或包含介電質或絕緣材料的層。合適的介電材料的範例包含但不限於矽的氧化物(例如二氧化矽(SiO2 ))、矽的摻雜氧化物、矽的氟化氧化物、矽的碳摻雜氧化物、各種本領域已知的低k介電材料及其組合。可以藉由常規技術，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)或藉由其他沉積方法來形成層間電介質材料。
在一實施例中，如在本說明書中通篇所使用的，金屬線或互連線材料(以及通孔材料)由一或多種金屬或其他導電結構組成。一個常見的範例是使用銅線以及可能在銅與周圍的ILD材料之間包含或不包含障壁層的結構。如本文所用，用詞金屬包含合金、堆疊以及多種金屬的其他組合。舉例而言，金屬互連線可以包含障壁層(例如，包含Ta、TaN、Ti或TiN中的一或多種的層)、不同金屬或合金的堆疊等。因此，互連線可以是單一材料層，或可以由包含導電襯裡層和填充層的幾層形成。任何合適的沉積製程，例如電鍍、化學氣相沉積或物理氣相沉積，可用於形成互連線。在一實施例中，互連線由導電材料組成，例如但不限於Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金。互連線在本領域中有時也稱為跡線、導線、線、金屬或簡單地互連。
在一實施例中，如在本說明書中通篇使用的，硬遮罩材料、覆蓋層或插頭由不同於層間介電材料的介電材料組成。在一實施例中，可在不同區域中使用不同的硬遮罩、覆蓋或插頭材料，以便彼此之間以及對下方的電介質和金屬層提供不同的生長或蝕刻選擇性。在一些實施例中，硬遮罩層、覆蓋或插頭層包含矽的氮化物層(例如，氮化矽)或矽的氧化物層，或兩者皆有，或其組合。其他合適的材料可以包含碳基材料。取決於特定的實施方式，可以使用本領域中已知的其他硬遮罩、覆蓋或插頭層。可以藉由CVD、PVD或藉由其他沉積方法來形成硬遮罩、覆蓋或插頭層。
在一實施例中，如在本說明書中通篇也使用的，使用193nm浸沒式微影術(i193)、極紫外線(EUV)及/或電子束直接寫入(EBDW)微影術等來執行微影操作。可以使用正性或負性抗蝕劑。在一實施例中，微影遮罩是由形貌遮罩部分、抗反射塗佈(ARC)層以及光阻層組成的三層遮罩。在一個特定的這樣的實施例中，形貌遮罩部分是碳硬遮罩(CHM)層，而抗反射塗佈層是矽ARC層。
在另一態樣，一或多個實施例針對由自對準閘極端蓋(SAGE)結構分開的相鄰半導體結構或裝置。特定實施例可以針對在SAGE結構中由SAGE壁隔開的多個寬度(multi-Wsi)奈米線和奈米帶的整合。在一實施例中，奈米線/奈米帶在前端製程流程的SAGE結構部分中與多個Wsi整合。這樣的製程流程可能涉及不同Wsi的奈米線和奈米帶的整合，以提供具有低功率和高性能的下一代電晶體的強大功能性。可以嵌入相關的外延源極或汲極區域(例如，移除奈米線的部分，然後執行源極或汲極(S/D)生長)。
為了提供進一步的上下文，自對準閘極端蓋(SAGE)結構的優點可以包含實現更高的佈局密度，尤其是將擴散比例縮放到擴散間隔。提供說明性比較，圖7說明依據本揭露實施例的穿過奈米線和鰭取得的截面圖，用於比對非端蓋結構(左手側(a))與自對準閘極端蓋(SAGE)結構(右手側(b))。
參考圖7的左手側(a)，積體電路結構700包含基板702，具有從基板702突出的鰭704，其在橫向圍繞鰭704的下部的隔離結構708上方以一定的量706突出。鰭的上部可以包含鬆弛的緩衝層722和缺陷修正層720，如所示。對應的奈米線705在鰭704之上。可以在積體電路結構700之上形成閘極結構以製造裝置。然而，可以藉由增加鰭704/奈米線705對之間的間隔來適應這種閘極結構的破裂。
參考圖7的(a)部分，在一實施例中，在閘極形成之後，結構700的下部被平坦化及/或蝕刻至高度734以留下包含閘極結構和外延源極或汲極結構的暴露的底表面的背側表面。應當理解，可以在外延源極或汲極結構的暴露的底表面上形成背側(底部)觸點。還應當理解，對於源極至汲極的洩漏路徑，僅平坦化及/或蝕刻(例如至高度730或732)可能不是合適的移除方法。
相比之下，參考圖7的右手側(b)，積體電路結構750包含基板752，具有從基板752突出的鰭754，其在橫向圍繞鰭754的下部的隔離結構758上方以一定的量756突出。鰭的上部可以包含鬆弛的緩衝層772和缺陷修正層770，如所示。對應的奈米線755在鰭754之上。隔離SAGE壁760(其上可包含硬遮罩，如所示)被包含在隔離結構758內並且在相鄰的鰭754/奈米線755對之間。隔離SAGE壁760和最近的鰭754/奈米線755對之間的距離定義閘極端蓋間距762。可以在隔離SAGE壁之間的積體電路結構750之上形成閘極結構，以製造裝置。隔離SAGE壁會造成這種閘極結構的破裂。由於隔離SAGE壁760是自對準的，因此可以最小化來自常規方法的限制，以使得能夠更積極地擴散至擴散間隔。此外，由於閘極結構在所有位置都包含破裂，因此個別的閘極結構部分可以藉由形成在隔離SAGE壁760上之的局部互連層進行層連接。在一實施例中，如所描繪的，每個隔離SAGE壁760包含下部電介質部分和在下部電介質部分上的電介質蓋。依據本揭露的實施例，用於與圖7相關聯的結構的製造製程涉及使用提供具有外延源極或汲極結構的環繞式閘極積體電路結構的製程方案。
參考圖7的(b)部分，在一實施例中，在閘極形成之後，結構750的下部被平坦化及/或蝕刻至高度784以留下包含閘極結構和外延源極或汲極結構的暴露的底表面的背側表面。應當理解，可以在外延源極或汲極結構的暴露的底表面上形成背側(底部)觸點。還應當理解，對於源極至汲極的洩漏路徑，僅平坦化及/或蝕刻(例如至高度780或782)可能不是合適的移除方法。
自對準閘極端蓋(SAGE)製程方案涉及形成自對準鰭的閘極/溝槽觸點端蓋，而無需額外的長度來解決遮罩失配準問題。因此，可以實施實施例以使得能夠縮小電晶體佈局面積。本文描述的實施例可涉及閘極端蓋隔離結構的製造，閘極端蓋隔離結構也可以被稱為閘極壁、隔離閘極壁或自對準閘極端蓋(SAGE)壁。
在一實施例中，如通篇所述，自對準閘極端蓋(SAGE)隔離結構可以由一或多種適於最終使永久閘極結構的各部分彼此電性隔離或有助於彼此隔離的材料組成。示例性材料或材料組合包含單一材料結構，例如二氧化矽、氮氧化矽、氮化矽或碳摻雜的氮化矽。其他示例性材料或材料組合包含具有下部二氧化矽、氮氧化矽、氮化矽或碳摻雜的氮化矽和上部較高介電常數的材料(例如氧化鉿)的多層堆疊。
為了強調具有三個垂直排列的奈米線的示例性積體電路結構，圖8A說明依據本揭露的實施例的基於奈米線的積體電路結構的三維截面圖。圖8B說明沿a-a'軸取得的圖8A的基於奈米線的積體電路結構的源極或汲極截面圖。圖8C說明沿b-b'軸取得的圖8A的基於奈米線的積體電路結構的通道截面圖。
參考圖8A，積體電路結構800包含在基板802上方的一或多個垂直堆疊的奈米線(804集合)。在一實施例中，如所描繪的，在基板802中包含鬆弛的緩衝層802C、缺陷修正層802B和下部基板部分802A，如所示。為了說明性目的強調奈米線部分，因而未示出在最底部的奈米線下方且從基板802形成的可選的鰭。本文的實施例針對單線裝置和多線裝置。作為範例，出於說明性目的，示出具有奈米線804A、804B和804C的基於三個奈米線的裝置。為了便於描述，將奈米線804A用作範例，其中描述集中在奈米線之一者上。應當理解，在描述一個奈米線的屬性的情況下，基於複數個奈米線的實施例對於每個奈米線可以具有相同或實質上相同的屬性。
每個奈米線804包含在奈米線中的通道區域806。通道區域806具有長度L。參考圖8C，通道區域還具有與長度L正交的周長Pc。參考圖8A和8C，閘極電極堆疊808圍繞每個通道區域806的整個周長Pc。閘極電極堆疊808包含閘極電極以及在通道區域806與閘極電極之間的閘極介電層(圖未示)。在一實施例中，通道區域是離散的，因為其被閘極電極堆疊808完全地圍繞而沒有任何中間材料，例如下方的基板材料或上覆的通道製造材料。因此，在具有複數個奈米線804的實施例中，奈米線的通道區域806也相對於彼此是離散的。
參考圖8A和8B，積體電路結構800包含一對非離散源極或汲極區域810/812。該對非離散源極或汲極區域810/812在複數個垂直堆疊的奈米線804的通道區域806的任一側。此外，該對非離散源極或汲極區域810/812鄰接該複數個垂直堆疊的奈米線804的通道區域806。在一這樣的實施例中，圖未示出，該對非離散源極或汲極區域810/812直接垂直地鄰接於通道區域806，因為外延生長在延伸超過通道區域806的奈米線部分上和之間，其中奈米線末端在源極或汲極結構中出現。在另一實施例中，如圖8A所示，該對非離散源極或汲極區域810/812間接垂直地鄰接通道區域806，因為它們形成在奈米線的末端而不是在奈米線之間。
在一實施例中，如所示，源極或汲極區域810/812是非離散的，因為對於奈米線804的每個通道區域806沒有單獨且離散的源極或汲極區域。因此，在具有複數個奈米線804的實施例中，奈米線的源極或汲極區域810/812是總體的或統一的源極或汲極區域，而不是對於每個奈米線而言是離散的。也就是說，非離散源極或汲極區域810/812是總體的，就該意義上而言，單一統一特徵被用作複數個(在此案例為3個)奈米線804的源極或汲極區域，更具體地，對於一個以上的離散通道區域806。在一實施例中，從正交於離散通道區域806的長度的截面角度來看，該對非離散源極或汲極區域810/812中的每個都是近似矩形的形狀，具有底部錐形部分和頂點部分，如圖8B所示。然而，在其他實施例中，奈米線的源極或汲極區域810/812是相對較大但離散的非垂直合併的外延結構，例如結節。
依據本揭露的實施例，並且如圖8A和8B所示，積體電路結構800進一步包含一對觸點814，每個觸點814位於該對非離散源極或汲極區域810/812中的一個上。在一這樣的實施例中，在垂直方向上，每個觸點814完全圍繞各自的非離散源極或汲極區域810/812。在另一態樣，非離散源極或汲極區域810/812的整個周邊可能無法接近以與觸點814接觸，並且觸點814因此僅部分地圍繞非離散源極或汲極區域810/812，如圖8B所示。在未示出的對比實施例中，沿a-a'軸取得的非離散源極或汲極區域810/812的整個周邊被觸點814圍繞。
再次參考圖8A，在一實施例中，積體電路結構800進一步包含一對間隔物816。如圖所示，該對間隔物816的外部可以與非離散源極或汲極區域810/812的部分重疊，從而提供在該對間隔物816下方的該對非離散源極或汲極區域810/812的「嵌入」部分。又如所示，非離散源極或汲極區域810/812的嵌入部分可能不會在整個該對間隔物816下方延伸。
基板802可以由合適於積體電路結構製造的材料組成。在一實施例中，基板802包含由材料的單晶組成的下部塊狀基板，該材料可以包含但不限於矽、鍺、矽鍺、鍺錫、矽鍺錫或III-V族化合物半導體材料。由可以包含但不限於二氧化矽、氮化矽或氮氧化矽的材料組成的上部絕緣體層在下部塊狀基板上。因此，結構800可以由起始的絕緣體上半導體基板製造。替代地，結構800直接由塊狀基板形成，並且局部氧化用於替代上述上部絕緣體層以形成電性絕緣部分。在另一替代實施例中，結構800直接由塊狀基板形成，並且摻雜被用於在其上形成電性隔離的有源區域，例如奈米線。在一這樣的實施例中，第一奈米線(即，緊鄰基板)是OMEGA式場效電晶體(omega-FET)型結構的形式。
在一實施例中，奈米線804的大小可以為線或帶，如下所述，並且可以具有方角或圓角。在一實施例中，奈米線804由例如但不限於矽、鍺或其組合的材料組成。在一這樣的實施例中，奈米線是單晶的。舉例而言，對於矽奈米線804，單晶奈米線可以基於(100)全球定向，例如，在z方向上具有＜100＞平面。如下所述，也可以考慮其他定向。在一實施例中，從截面的角度來看，奈米線804的尺寸是奈米級的。舉例而言，在特定實施例中，奈米線804的最小尺寸小於約20奈米。在一實施例中，奈米線804由應變材料組成，特別是在通道區域806中。
參考圖8C，在一實施例中，每個通道區域806具有寬度Wc和高度Hc，寬度Wc與高度Hc大致相同。也就是說，在兩種情況下，通道區域806的截面輪廓均為正方形，或如果是圓角的，則為圓形。在另一態樣，通道區域的寬度和高度不必相同，例如通篇所描述的奈米帶的情況。
再次參考圖8A、8B及8C，在一實施例中，結構800的下部被平坦化及/或蝕刻至高度899以留下包含閘極結構和外延源極或汲極結構的暴露的底表面的背側表面。應當理解，可以在外延源極或汲極結構的暴露的底表面上形成背側(底部)觸點。
在一實施例中，如通篇所述，積體電路結構包含非平面裝置，例如但不限於具有對應的一或多個上覆奈米線結構的鰭式場效電晶體(finFET)或三閘極裝置。finFET或三閘極可以最終在基板移除製程中被移除。在這樣的實施例中，對應的半導體通道區域首先由三維主體組成或形成在三維主體中，其中一或多個離散的奈米線通道部分上覆在三維主體上。接著將三維主體移除。在一這樣的實施例中，閘極結構圍繞一或多個離散的奈米線通道部分中的每一個。
在一實施例中，如通篇所述的，下方基板(最終可被移除)可以由半導體材料組成，半導體材料可以耐受住製造過程並且電荷可以在其中遷移。在一實施例中，基板是由結晶矽、矽/鍺或鍺層摻雜有電荷載體(例如但不限於磷、砷、硼、鎵或其組合)所組成的塊狀基板，以形成有源區域。在一實施例中，在塊狀基板中矽原子的濃度大於97%。在另一實施例中，塊狀基板由生長在不同結晶基板上的外延層組成，例如，在硼摻雜塊狀矽單晶基板上生長的矽外延層。塊狀基板可替代地由III-V族材料組成。在一實施例中，塊狀基板由III-V族材料組成，例如但不限於氮化鎵、磷化鎵、砷化鎵、磷化銦、銻化銦、砷化銦鎵、砷化鋁鎵、磷化銦鎵或以上的組合。在一實施例中，塊狀基板由III-V族材料組成，並且電荷載體摻雜雜質原子是例如但不限於碳、矽、鍺、氧、硫、硒或碲的原子。
本文揭露的實施例可用於製造各種不同類型的積體電路及/或微電子裝置。這種積體電路的範例包含但不限於處理器、晶片組組件、圖形處理器、數位信號處理器、微控制器等。在其他實施例中，可以製造半導體記憶體。此外，積體電路或其他微電子裝置可以用於本領域已知的各種電子裝置中。舉例而言，在電腦系統(例如，桌上型電腦、膝上型電腦、伺服器)、行動電話、個人電子設備等中。積體電路可以與系統中的匯流排和其他組件耦接。舉例而言，處理器可以藉由一或多個匯流排耦接至記憶體、晶片組等。處理器、記憶體以及晶片組中的每一個可以使用本文揭露的方法而可能被製造。
圖9說明依據本揭露的實施例的一實施方式的計算裝置900。計算裝置900容置板材902。板材902可包含數個組件，包含但不限於處理器904以及至少一通訊晶片906。處理器904物理性及電性耦接至板材902。在一些實施方式中，至少一通訊晶片906也物理性及電性耦接至板材902。在進一步的實施方式中，通訊晶片906是處理器904的部分。
根據其應用，計算裝置900可包含其他組件，其可為或可不為物理性或電性耦接至板材902。這些其他組件包含，但不限於，揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速器、陀螺儀、揚聲器、相機以及大量儲存裝置(例如硬碟機、光碟(CD)、數位光碟(DVD)等)。
通訊晶片906使得用於至計算裝置900或來自計算裝置900之資料傳送之無線通訊能夠實現。用詞「無線」及其衍生詞可用於描述電路、裝置、系統、方法、技術、通訊通道等，其可藉由使用穿過非固體介質的調變電磁輻射來傳遞資料。此用詞並不意味著關聯的裝置不包含任何電線，儘管在某些實施例中可能沒有。通訊晶片906可實現任何數目的無線標準或協定，包含但不限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(long term evolution；LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、及其衍生物，以及任何其他指定用作3G、4G、5G及在此之後之技術的無線協定。計算裝置900可包含複數個通訊晶片906。舉例而言，第一通訊晶片906可專用於較短範圍的無線通訊，例如Wi-Fi和藍牙，而第二通訊晶片906可專用於較長範圍的無線通訊，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
計算裝置900的處理器904包含封裝在處理器904內的積體電路晶粒。處理器904的積體電路晶粒可以包含一或多個結構，例如依據本揭露的實施例的實施方式建立的具有移除基板的環繞式閘極積體電路結構。用詞「處理器」可以指處理來自暫存器及/或記憶體的電子資料以便將該電子資料轉變成其他可儲存在暫存器及/或記憶體中的電子資料的任何裝置或裝置的部分。
通訊晶片906還包含封裝在通訊晶片906內的積體電路晶粒。通訊晶片906的積體電路晶粒可以包含一或多個結構，例如依據本揭露的實施例的實施方式建立的具有移除基板的環繞式閘極積體電路結構。
在進一步的實施方式中，容置在計算裝置900內的另一組件可以含有積體電路晶粒，該積體電路晶粒包含一或多個結構，例如依據本揭露的實施例的實施方式建立的具有移除基板的環繞式閘極積體電路結構。
在不同的實施方式中，計算裝置900可以是膝上型電腦、連網小筆電、筆記型電腦、超薄型筆電、智慧型手機、平板電腦、個人數位助理(PDA)、超行動個人電腦、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機頂盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。在進一步的實施方式中，計算裝置900可以是任何其他的處理資料的電子裝置。
圖10說明中介層1000，包含一或多個本揭露的實施例。中介層1000為介於中間的基板，用於橋接第一基板1002至第二基板1004。第一基板1002可例如為積體電路晶粒。第二基板1004可例如為記憶體模組、電腦主機板、或其他積體電路晶粒。一般而言，中介層1000的目的是用於擴展連接至更寬的間距或用於重訂連接路線至不同的連接。舉例而言，中介層1000可耦接積體電路晶粒至球形陣列(BGA)1006，如此可接著耦接至第二基板1004。在一些實施例中，第一基板1002和第二基板1004附接至中介層1000的相對側。在其他實施例中，第一基板1002和第二基板1004附接至中介層1000的同側。且在另一些實施例中，三或更多基板藉由中介層1000的方式互連。
中介層1000可以由環氧樹脂、玻璃纖維增強環氧樹脂、陶瓷材料或例如為聚醯亞胺的聚合物材料所形成。在進一步的實施方式中，中介層1000可以由替代的剛性或可撓性材料所形成，該剛性或可撓性材料可包含與上述用於半導體基板相同的材料，例如矽、鍺、以及其他III-V族及IV族材料。
中介層1000可包含金屬互連1008及通孔1010，包含但不限於穿矽通孔(TSV)1012。中介層1000可進一步包含嵌入式裝置1014，包含被動和主動裝置。這些裝置包含，但不限於，電容器、解耦電容器、電阻器、電感器、熔斷器、二極體、變壓器、感測器以及靜電放電(ESD)裝置。更複雜的裝置，例如射頻(RF)裝置、功率放大器、功率管理裝置、天線、陣列、感測器及微機電系統 (MEMS)裝置也可形成在中介層1000上。依據本揭露的實施例，本文揭露的設備或製程可用於中介層1000的製造或包含在中介層1000中的組件的製造。
因此，本揭露的實施例包含具有移除基板的環繞式閘極積體電路結構以及製造具有移除基板的環繞式閘極積體電路結構的方法。
以上說明本發明的實施例的實施方式的描述，包含在摘要中的描述，並非意圖耗盡或限制本發明至所揭露的精確態樣。本文所描述的本揭露的精確的實施方式及範例用於說明目地，因而相關領域具有通常知識者將認可，各種等同的修改可以落入本揭露之範圍。
可以根據以上詳細描述對本揭露進行這些修改。以下申請專利範圍中使用的用詞不應當被理解為限制本揭露在說明書和申請專利範圍中所揭露的具體實施方式。相反的，本發明的範圍完全是由以下申請專利範圍來判斷，並且是依據申請專利範圍解釋的既定原則來理解。
範例實施例1：積體電路結構包含水平奈米線的垂直排列。圍繞該水平奈米線的垂直排列的通道區域的閘極堆疊。在水平奈米線的垂直排列的第一端和第二端的一對非離散的外延源極或汲極結構。一對介電間隔物位於該對非離散的外延源極或汲極結構與閘極堆疊之間。該對介電間隔物和閘極堆疊具有同平面的頂表面。該對介電間隔物、該閘極堆疊和該對非離散的外延源極或汲極結構具有同平面的底表面。
範例實施例2：如範例實施例1之積體電路結構，其中，該對非離散的外延源極或汲極結構中的一者或兩者在其上具有介電材料，並且其中，該介電材料、該對介電間隔物和該閘極堆疊具有同平面的頂表面。
範例實施例3：如範例實施例1之積體電路結構，其中，該對非離散的外延源極或汲極結構中的一者或兩者在其上具有頂導電觸點，並且其中，該頂導電觸點、該對介電間隔物和該閘極堆疊具有同平面的頂表面。
範例實施例4：如範例實施例1、2或3之積體電路結構，其中，該對非離散的外延源極或汲極結構中的一者或兩者在其上具有底導電觸點。
範例實施例5：如範例實施例1、2、3或4之積體電路結構，其中，該閘極堆疊包含高k閘極介電層和金屬閘極電極。
範例實施例6：如範例實施例5之積體電路結構，其中，該金屬閘極電極的底表面上具有該高k閘極介電層。
範例實施例7：如範例實施例5之積體電路結構，其中，該金屬閘極電極的底表面上不具有該高k閘極介電層。
範例實施例8：一種製造積體電路結構的方法包含在半導體基板上方形成水平奈米線的垂直排列。形成閘極堆疊以圍繞水平奈米線的垂直排列的通道區域。形成在水平奈米線的垂直排列的第一端和第二端的一對非離散的外延源極或汲極結構。形成一對介電間隔物位於該對非離散的外延源極或汲極結構與閘極堆疊之間，其中，該對介電間隔物和該閘極堆疊具有同平面的頂表面。該方法還涉及移除該半導體基板以使該對介電間隔物、該閘極堆疊和該對非離散的外延源極或汲極結構具有同平面的底表面。
範例實施例9：如範例實施例8之方法，其中，該半導體基板在該水平奈米線的垂直排列下方具有突出的鰭，並且其中，移除該半導體基板涉及移除該半導體鰭。
範例實施例10：如範例實施例8或9之方法，進一步包含在該對非離散的外延源極或汲極結構中的一者或兩者上形成介電材料。
範例實施例11：如範例實施例8或9之方法，進一步包含在該對非離散的外延源極或汲極結構中的一者或兩者上形成頂導電觸點。
範例實施例12：如範例實施例8、9、10或11之方法，進一步包含在該對非離散的外延源極或汲極結構中的一者或兩者上形成底導電觸點。
範例實施例13：如範例實施例8、9、10、11或12之方法，其中，該閘極堆疊包含高k閘極介電層和金屬閘極電極。
範例實施例14：如範例實施例13之方法，其中，移除半導體基板進一步涉及從金屬閘極電極的底表面移除高k閘極介電層。
範例實施例15.如範例實施例13之方法，其中，移除該半導體基板涉及留下該高k閘極介電層在該金屬閘極電極的底表面上。
範例實施例16：計算裝置包含板材以及耦接至板材的組件。組件包含積體電路結構，積體電路結構包含水平奈米線的垂直排列。圍繞該水平奈米線的垂直排列的通道區域的閘極堆疊。在水平奈米線的垂直排列的第一端和第二端的一對非離散的外延源極或汲極結構。一對介電間隔物位於該對非離散的外延源極或汲極結構與閘極堆疊之間。該對介電間隔物和閘極堆疊具有同平面的頂表面。該對介電間隔物、該閘極堆疊和該對非離散的外延源極或汲極結構具有同平面的底表面。
範例實施例17：如範例實施例16之計算裝置，進一步包含耦接至板材的記憶體。
範例實施例18：如範例實施例16或17之計算裝置，進一步包含耦接至板材的通訊晶片。
範例實施例19：如範例實施例16、17或18之計算裝置，其中，組件是封裝積體電路晶粒。
範例實施例20：如範例實施例16、17、18或19之計算裝置，其中，組件選自於由處理器、通訊晶片以及數位信號處理器所組成的群組。
100:積體電路結構 102:基板 104:鰭 106:奈米線或奈米帶 108:閘極堆疊 108A:閘極電極 108B:閘極介電層 110:源極或汲極結構 112:介電間隔物 114:源極或汲極觸點 120:洩漏路徑 200:積體電路結構 206:水平奈米線的垂直排列 208A:閘極堆疊 208B:閘極堆疊 208C:位置 210:非離散的外延源極或汲極結構 212:介電間隔物 214:介電材料 216:載體晶圓 220:表面 230:表面 240:位置 250:洩漏路徑 302:基板 304:缺陷修正層 306:鬆弛緩衝層 308:犧牲層 310:通道層 312:中間犧牲層 314:圖案化遮罩 316:圖案化遮罩 322:圖案化基板部分 324:缺陷修正層 326:緩衝層 328:犧牲層 330:通道層 332:中間犧牲層 334:隔離結構 338:犧牲層 340:通道層 342:中間犧牲層 344:外延源極或汲極結構 346:虛設閘極電極 348:硬遮罩 350:側壁間隔物 352:介電護盔 358:凹陷犧牲層 362:部分 370:閘極電極 372:閘極介電堆疊 374:接觸障壁層 376:導電填充物 399:載體晶圓 500:半導體結構 504:鰭部分 504A:奈米線 504B:奈米線 505:子鰭區域 506:溝槽隔離區域 508:閘極線 514:閘極觸點 516:上覆閘極觸點通孔 550:閘極電極 552:閘極介電層 554:電介質帽層 560:上覆金屬互連 570:層間介電堆疊 580:介面 590:缺陷修正層 592:緩衝層 599:載體晶圓 600:積體電路結構 700:積體電路結構 702:基板 704:鰭 705:奈米線 706:量 708:隔離結構 720:缺陷修正層 722:緩衝層 730:高度 732:高度 734:高度 750:積體電路結構 752:基板 754:鰭 755:奈米線 756:量 758:隔離結構 760:隔離SAGE壁 762:間距 770:缺陷修正層 772:緩衝層 780:高度 782:高度 784:高度 800:積體電路結構 802:基板 802A:下部基板部分 802B:缺陷修正層 802C:緩衝層 804:奈米線 804A:奈米線 804B:奈米線 804C:奈米線 806:通道區域 808:閘極電極堆疊 810:源極或汲極區域 812:源極或汲極區域 814:觸點 816:間隔物 899:高度 L:長度 Pc:周長 Wc:寬度 Hc:高度 900:計算裝置 902:板材 904:處理器 906:通訊晶片 1000:中介層 1002:第一基板 1004:第二基板 1006:球形陣列 1008:金屬互連 1010:通孔 1012:穿矽通孔 1014:嵌入式裝置
[圖1]說明具有基板的環繞式閘極積體電路結構的截面圖。
[圖2]說明依據本揭露的實施例的具有移除基板的環繞式閘極積體電路結構的截面圖。
[圖3A-3F]說明依據本揭露的實施例的表示製造環繞式閘極積體電路結構的方法中的各種操作的截面圖。
[圖4]說明依據本揭露的實施例的在移除基板之後的環繞式閘極積體電路結構的截面圖。
[圖5和6]說明依據本揭露的實施例的沿著具有(圖5)或不具有(圖6)基板部分的閘極線取得的非平面積體電路結構的截面圖。
[圖7]說明依據本揭露的實施例的穿過奈米線和鰭取得的截面圖，用於比對非端蓋結構(左手側(a))與自對準閘極端蓋(self-aligned gate endcap (SAGE))結構(右手側(b))。
[圖8A]說明依據本揭露的實施例的基於奈米線的積體電路結構的三維截面圖。
[圖8B]說明依據本揭露的實施例的沿a-a'軸取得的圖8A的基於奈米線的積體電路結構的源極或汲極截面圖。
[圖8C]說明依據本揭露的實施例的沿b-b'軸取得的圖8A的基於奈米線的積體電路結構的通道截面圖。
[圖9]說明依據本揭露的實施例的一實施方式的計算裝置。
[圖10]說明中介層，包含一或多個本揭露的實施例。
200:積體電路結構
206:水平奈米線的垂直排列
208A:閘極堆疊
208B:閘極堆疊
208C:位置
210:非離散的外延源極或汲極結構
212:介電間隔物
214:介電材料
216:載體晶圓
220:表面
230:表面
240:位置
250:洩漏路徑

Claims (20)

  1. 一種積體電路結構，包括：  　　　　水平奈米線的垂直排列； 閘極堆疊，圍繞該水平奈米線的垂直排列的通道區域； 在該水平奈米線的垂直排列的第一端和第二端的一對非離散的外延源極或汲極結構；以及 該對非離散的外延源極或汲極結構與該閘極堆疊之間的一對介電間隔物，其中，該對介電間隔物和該閘極堆疊具有同平面的頂表面，並且其中，該對介電間隔物、該閘極堆疊和該對非離散的外延源極或汲極結構具有同平面的底表面。
  2. 如請求項1之積體電路結構，其中，該對非離散的外延源極或汲極結構中的一者或兩者在其上具有介電材料，並且其中，該介電材料、該對介電間隔物和該閘極堆疊具有同平面的頂表面。
  3. 如請求項1之積體電路結構，其中，該對非離散的外延源極或汲極結構中的一者或兩者在其上具有頂導電觸點，並且其中，該頂導電觸點、該對介電間隔物和該閘極堆疊具有同平面的頂表面。
  4. 如請求項1之積體電路結構，其中，該對非離散的外延源極或汲極結構中的一者或兩者在其上具有底導電觸點。
  5. 如請求項1之積體電路結構，其中，該閘極堆疊包括高k閘極介電層和金屬閘極電極。
  6. 如請求項5之積體電路結構，其中，該金屬閘極電極的底表面上具有該高k閘極介電層。
  7. 如請求項5之積體電路結構，其中，該金屬閘極電極的底表面上不具有該高k閘極介電層。
  8. 一種製造積體電路結構的方法，該方法包括： 形成在半導體基板上方的水平奈米線的垂直排列； 形成圍繞該水平奈米線的垂直排列的通道區域的閘極堆疊； 形成在該水平奈米線的垂直排列的第一端和第二端的一對非離散的外延源極或汲極結構；以及 形成在該對非離散的外延源極或汲極結構與該閘極堆疊之間的一對介電間隔物，其中，該對介電間隔物和該閘極堆疊具有同平面的頂表面；以及 移除該半導體基板以使該對介電間隔物、該閘極堆疊和該對非離散的外延源極或汲極結構具有同平面的底表面。
  9. 如請求項8之方法，其中，該半導體基板在該水平奈米線的垂直排列下方具有突出的鰭，並且其中，移除該半導體基板包括移除該半導體鰭。
  10. 如請求項8之方法，進一步包括在該對非離散的外延源極或汲極結構中的一者或兩者上形成介電材料。
  11. 如請求項8之方法，進一步包括在該對非離散的外延源極或汲極結構中的一者或兩者上形成頂導電觸點。
  12. 如請求項8之方法，進一步包括在該對非離散的外延源極或汲極結構中的一者或兩者上形成底導電觸點。
  13. 如請求項8之方法，其中，該閘極堆疊包括高k閘極介電層和金屬閘極電極。
  14. 如請求項13之方法，其中，移除該半導體基板進一步包括從該金屬閘極電極的底表面移除該高k閘極介電層。
  15. 如請求項13之方法，其中，移除該半導體基板包括留下該高k閘極介電層在該金屬閘極電極的底表面上。
  16. 一種計算裝置，包括： 板材；以及 耦接到該板材的組件，該組件包含積體電路結構，包括： 水平奈米線的垂直排列； 閘極堆疊，圍繞該水平奈米線的垂直排列的通道區域； 在該水平奈米線的垂直排列的第一端和第二端的一對非離散的外延源極或汲極結構；以及 該對非離散的外延源極或汲極結構與該閘極堆疊之間的一對介電間隔物，其中，該對介電間隔物和該閘極堆疊具有同平面的頂表面，並且其中，該對介電間隔物、該閘極堆疊和該對非離散的外延源極或汲極結構具有同平面的底表面。
  17. 如請求項16之計算裝置，進一步包括： 耦接到該板材的記憶體。
  18. 如請求項16之計算裝置，進一步包括： 耦接到該板材的通訊晶片。
  19. 如請求項16之計算裝置，其中，該組件是封裝積體電路晶粒。
  20. 如請求項16之計算裝置，其中，該組件選自於由處理器、通訊晶片以及數位信號處理器所組成的群組。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11610977B2 (en) * 2020-07-28 2023-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming nano-sheet-based devices having inner spacer structures with different widths
US20220052206A1 (en) * 2020-08-14 2022-02-17 Taiwan Semiconductor Manufacturing Co., Ltd. Multigate Devices with Varying Channel Layers
US12040406B2 (en) 2021-10-19 2024-07-16 Macronix International Co., Ltd. Semiconductor structure and method for manufacturing the same
US20230189495A1 (en) * 2021-12-09 2023-06-15 Intel Corporation Backside shunt contact for improved integrated circuit layout

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10332965B2 (en) * 2017-05-08 2019-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of fabricating the same
US10468532B1 (en) * 2018-05-07 2019-11-05 International Business Machines Corporation Nanosheet substrate isolation scheme by lattice matched wide bandgap semiconductor
US10679906B2 (en) * 2018-07-17 2020-06-09 International Business Machines Corporation Method of forming nanosheet transistor structures with reduced parasitic capacitance and improved junction sharpness
US10608083B2 (en) * 2018-08-31 2020-03-31 International Business Machines Corporation Non-planar field effect transistor devices with low-resistance metallic gate structures
US10903369B2 (en) * 2019-02-27 2021-01-26 International Business Machines Corporation Transistor channel having vertically stacked nanosheets coupled by fin-shaped bridge regions
US11532706B2 (en) * 2019-03-29 2022-12-20 Intel Corporation Gate-all-around integrated circuit structures having embedded GeSnB source or drain structures
US10892368B2 (en) * 2019-05-08 2021-01-12 International Business Machines Corporation Nanosheet transistor having abrupt junctions between the channel nanosheets and the source/drain extension regions
US11081568B2 (en) * 2019-07-22 2021-08-03 International Business Machines Corporation Protective bilayer inner spacer for nanosheet devices
US11239335B2 (en) * 2019-09-27 2022-02-01 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for semiconductor devices
US11195911B2 (en) * 2019-12-23 2021-12-07 International Business Machines Corporation Bottom dielectric isolation structure for nanosheet containing devices

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