CN113451407A - 包括变容管的全环栅集成电路结构 - Google Patents

包括变容管的全环栅集成电路结构 Download PDF

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Abstract

描述了包括变容管的全环栅集成电路结构。例如，集成电路结构包括半导体衬底上的变容管结构。变容管结构包括水平纳米线的多个分立垂直布置。多个栅堆叠在水平纳米线的多个分立垂直布置中对应的分立垂直布置之上并围绕所述对应的分立垂直布置。集成电路结构还包括在半导体衬底上与变容管结构相邻的抽头结构。抽头结构包括水平纳米线的多个合并垂直布置。多个半导体结构在水平纳米线的多个合并垂直布置中对应的合并垂直布置之上并围绕所述对应的合并垂直布置。

Description

包括变容管的全环栅集成电路结构
技术领域
本公开的实施例在集成电路结构和加工并且尤其是在包括变容管（varactor）的全环栅（gate-all-around）集成电路结构的领域中。
背景技术
在过去的几十年，集成电路中特征的按比例缩小（scaling）已经是不断成长的半导体工业背后的驱动力。按比例缩小到越来越小的特征在半导体芯片的有限固定面积上实现（enable）功能单元的增加密度。例如，缩小晶体管尺寸允许在芯片上结合增加数量的存储器或逻辑器件，从而有助于制作具有增加容量的产品。但是，追求不断更大的容量并非没有问题。优化每个器件的性能的必要性变得越来越重大。
在集成电路器件的制造中，随着器件尺寸继续按比例缩小，比如三栅晶体管的多栅晶体管已变得更加普遍。在常规工艺中，一般要么在体硅衬底上要么在绝缘体上硅衬底上制作三栅晶体管。在某些情况下，体硅衬底是优选的，因为它们的成本较低，并且因为它们能实现复杂度较低的三栅制作工艺。在另一方面，随着微电子器件尺寸按比例缩小到10纳米（nm）节点以下保持迁移率改进和短沟道控制给器件制作带来挑战。用来制作器件的纳米线提供改进的短沟道控制。
但是，按比例缩小多栅和纳米线晶体管并非没有后果。随着微电子电路的这些基本构建块的尺寸被减小，并且随着在给定区域中制作的基本构建块的绝对数量被增加，对用来图案化这些构建块的光刻工艺的约束已变得极为突出。特别是，在半导体堆叠中图案化的特征的最小尺寸（临界尺寸）与这类特征间的间距之间可能存在权衡。
附图说明
图1A示出了根据本公开实施例的基于全环栅架构的变容管结构的截面图。
图1B示出了根据本公开实施例的变容管结构的成角度的双截面图，该变容管结构基于具有后侧连接的全环栅架构。
图2A示出了根据本公开实施例的基于全环栅架构的另一变容管结构的截面图。
图2B示出了根据本公开实施例的全环栅集成电路结构的全环栅器件的截面图。
图2C示出了根据本公开实施例的另一变容管结构的成角度的双截面图，该另一变容管结构基于具有后侧连接的全环栅架构。
图3A-3F示出了根据本公开实施例的表示制作全环栅集成电路结构的方法中各种操作的截面图。
图4A-4J示出了根据本公开实施例的制作全环栅集成电路结构的方法中各种操作的截面图。
图5示出了根据本公开实施例的非平面集成电路结构的沿栅线（gate line）截取的截面图。
图6示出了根据本公开实施例的通过纳米线和鳍截取的针对非端帽架构（左手侧（a））对比自对准栅端帽（SAGE）架构（右手侧（b））的截面图。
图7示出了根据本公开实施例的表示在制作具有全环栅器件的自对准栅端帽（SAGE）结构的方法中各种操作的截面图。
图8A示出了根据本公开实施例的基于纳米线集成电路结构的三维截面图。
图8B示出了根据本公开实施例的图8A中基于纳米线集成电路结构的如沿a-a’轴线截取的截面源或漏视图。
图8C示出了根据本公开实施例的图8A中基于纳米线集成电路结构的如沿b-b’轴线截取的截面沟道视图。
图9示出了根据本公开实施例的一个实施方式的计算装置。
图10示出了包括本公开的一个或多个实施例的中介层（interposer）。
图11A和11B是根据本公开实施例的分别基于（a）不具有后侧连接和（b）具有后侧连接的全环栅架构的变容管结构的示意性表示。
具体实施方式
描述了包括变容管的全环栅集成电路结构。在以下描述中，阐述了许多具体细节（比如具体集成和材料体系）以便提供对本公开的实施例的透彻理解。对于本领域技术人员将显而易见的是，可以在没有这些具体细节的情况下实践本公开的实施例。在其它实例中，没有详细描述比如集成电路设计布局的公知特征，以免不必要地使本公开的实施例模糊。此外，要意识到，图中示出的各种实施例是说明性的表示，并且不一定按比例绘制。
某些术语可以还被用在以下描述中（仅用于参考的目的），并且因此不预期是限制性的。例如，比如“上”、“下”、“上面”和“下面”的术语指在对其进行参考的附图中的方向。比如“前”、“后”、“后面”和“侧面”的术语描述了在一致但任意的参考系内组件的各部分的取向和/或位置，这通过参考描述所讨论的组件的正文及相关联附图而变得清晰。这种术语可包括以上具体提到的词语、其派生词以及相似含义的词语。
本文描述的实施例可以针对前道工序（FEOL）半导体加工和结构。FEOL是集成电路（IC）制作的第一部分，其中在半导体衬底或层中图案化各个器件（例如，晶体管、电容器、电阻器等）。FEOL一般涵盖一直到（但不包括）金属互连层的沉积的一切。在最后的FEOL操作之后，结果通常是具有隔离晶体管（例如，没有任何导线）的晶圆。
本文描述的实施例可以针对后道工序（BEOL）半导体加工和结构。BEOL是IC制作的第二部分，其中在晶圆上各个器件（例如，晶体管、电容器、电阻器等）用布线（例如一个或多个金属化层）互连。BEOL包括触点、绝缘层（电介质）、金属级（metal levels）和用于芯片到封装连接的接合部位。在制作阶段的BEOL部分中，形成触点（焊盘）、互连导线、通孔和电介质结构。对于现代IC工艺，可以在BEOL中添加多于10个金属层。
下面描述的实施例可以应用于FEOL加工和结构、BEOL加工和结构、或FEOL和BEOL加工和结构这两者。特别是，尽管可以使用FEOL加工情形说明示范加工方案，但是此类方法可以也应用于BEOL加工。同样地，尽管可以使用BEOL加工情形说明示范加工方案，但是此类方法可以也应用于FEOL加工。
本文描述的一个或多个实施例针对纳米带工艺技术中的变容管设计。一个或多个实施例针对具有后侧金属连接的纳米带工艺技术中的变容管设计。实施例可以包括设计成在基于堆叠纳米带的工艺技术中连续地调整（tune）电容的变容管器件。实施例可以包括这样的结构，该结构具有与例如到后侧电感器的后侧金属连接兼容的（例如，被抛光掉的）被去除衬底。在特定的此类实施例中，变容管的两个端口直接连接到电感器。
为了提供上下文，因为大多数设计基于体（bulk）finfet，所以不存在供纳米线/纳米带架构包括变容管的已知解决方案。此外，由于电感器通常位于顶部金属处，所以大多数连接通过顶侧金属化进行。因此，本文描述的解决方案可以涉及不覆盖纳米线/纳米带架构，或实现后侧连接。
根据本文描述的实施例，基于纳米线或纳米带基础工艺技术的两个变容管器件设计：（i）带变容管设计（例如，图1A），其采用高度掺杂的纳米带来创建有源变容管器件而带外延通过充当阱抽头（well tap）的硅锗（SiGe）连接到衬底（并且使能够对用于在相同基础设施中制作晶体管和变容管的纳米带工艺进行修改）；以及（ii）基于Si-岛工艺的硅岛（Si-岛）变容管设计（例如，图2A），用于提供基于体finFET的变容管（例如，以其它方式用于实现ESD放电的Si-岛可以也用于实现变容管）。
在进一步的实施例中，当衬底被抛光时，上面变容管设计中的任一个可以延续到后侧显露工艺。此类方法可以产生基于鳍的变容管，其中仅鳍体积而不是体衬底可用于电荷转移。然后通过后侧金属进行到变容管的连接。为了提供比较，图11A和11B是根据本公开实施例的分别基于（a）不具有后侧连接和（b）具有后侧连接的全环栅架构的变容管结构的示意性表示。
参考图11A，基于不具有后侧连接的全环栅架构的变容管结构1100包括衬底区1102和鳍高度区1104。衬底区1102可以包括具有在其中的N阱（NWell）1108的N阱掺杂P型衬底1106。鳍高度区1104包括N型鳍1110。栅堆叠1112（其可以包括金属栅1114）和栅堆叠1116（其可以包括金属栅1118）在N型鳍1110的部分之上。N型鳍1110在隔离结构1120之间。在一个实施例中，栅堆叠1112是变容管的信号A结构，并且栅堆叠1116是变容管的信号B结构。
参考图11B，基于具有后侧连接的全环栅架构的变容管结构1150包括隔离结构1170之间的子鳍区1152和鳍高度区1154。子鳍区1152包括在其中的N阱1158。鳍高度区1154包括N型鳍1160。栅堆叠1162（其可以包括金属栅1164）和栅堆叠1166（其可以包括金属栅1168）在N型鳍1160的部分之上。N+外延区1172和1176分别与栅堆叠1162和1166相邻。后侧通孔1174与N+外延区1172相邻，并且后侧通孔1178与N+外延区1176相邻。在一个实施例中，栅堆叠1162是变容管的信号A结构，并且栅堆叠1166是变容管的信号B结构。信号A后侧导电触点1180耦合到后侧通孔1174。信号B后侧导电触点1184耦合到后侧通孔1178。N阱后侧导电触点1182耦合到N阱1158。
根据本文描述的实施例，本文描述了采用后侧连接性的两种不同变容管设计。在第一示例（例如，图1B）中，公共N阱设计采用在有源鳍之下的公共n-阱，该有源鳍连接到覆盖整个有源变容管的后金属。在整个公共N阱之下的后金属可以确保有源变容管区的电位。进一步地，此方法可以确保减小对从有源区域行进到N阱的任何电流的阻力，并且改进品质因数‘Q’。在第二示例（例如，图2C）中，隔离N阱设计涉及使用旨在减少边缘电容的隔离N阱。在一个此类实施例中，由于N阱离有源区更远，所以获得了良好的共模抑制，但是该设计可能与品质因数中的一些折衷关联。
在实施例中，基于带的变容管设计根据包括以下的工艺制作：（a）对于N阱抽头阻碍SiGe去除并省略金属栅加工以确保到体衬底的连接，从而使该抽头偏离N阱；（b）形成浅的高剂量N型掺杂来在晶圆的其中正在创建有源变容管器件的区中掺杂（一个或多个）Si纳米线以便确保电容不随电压改变，并且栅上的大部分电压在氧化物处（在另一实施例中，代替对纳米带进行掺杂，带可以在变容管有源区中在氧化物/氮化物沉积和金属栅鳍之前被蚀刻掉），以及（c）用于隔离芯片中其它地方的逻辑晶体管中的外延的薄氧化物/氮化物层可以充当栅氧化物（或者，在一些实施例中，可以沉积单独的高k电介质）。
作为基于带的变容管的示例，图1A示出了根据本公开实施例的基于全环栅架构的变容管结构的截面图。
参考图1A，集成电路结构100包括半导体衬底106上的变容管结构102。变容管结构102包括水平纳米线112的多个分立垂直布置108A、108B。多个栅堆叠114在水平纳米线112的多个分立垂直布置108A、108B中对应的分立垂直布置之上并围绕所述对应的分立垂直布置。集成电路结构100还包括在半导体衬底106上与变容管结构102相邻的抽头结构104。抽头结构104包括水平纳米线120的多个合并垂直布置。多个半导体结构122在水平纳米线120的多个合并垂直布置中对应的合并垂直布置之上并围绕所述对应的合并垂直布置。
在实施例中，垂直布置108A是信号A结构，并且垂直布置108B是信号B结构。从信号A结构到信号B结构的电荷转移路径被描绘为116。在实施例中，垂直布置108A、108B用N+掺杂进行掺杂。
在实施例中，变容管结构102的水平纳米线112的多个分立垂直布置108A、108B是水平掺杂硅纳米线的多个分立垂直布置。抽头结构104的水平纳米线120的多个合并垂直布置是水平硅纳米线的多个合并垂直布置。
在实施例中，变容管结构102的水平纳米线112的多个分立垂直布置108A、108B和多个栅堆叠114在绝缘层110（例如氧化硅、氮化硅或氮氧化硅层）上。绝缘层110在半导体衬底106上。
在实施例中，抽头结构104的水平纳米线120的多个合并垂直布置和多个半导体结构122在半导体衬底106上的半导体层118上。在一个此类实施例中，水平纳米线120的多个合并垂直布置是水平硅纳米线的多个合并垂直布置。多个半导体结构122由硅锗构成。半导体层118由硅锗构成。在实施例中，水平纳米线120的多个合并垂直布置中的各个合并垂直布置通过外延半导体结构124（例如N+掺杂外延硅外延结构）进行合并。
在实施例中，半导体衬底106包括N阱区。变容管结构102和抽头结构104在N阱区之上。在实施例中，变容管结构的多个栅堆叠114中的每个包括高k栅电介质层和金属栅电极。
在另一实施例中，N阱金属在整个变容管有源区域之下。此类N阱如此靠近有源区域的益处可以是减少对从有源区域行进到N阱中的任何电流的阻力。这可以是针对浅的高剂量N型掺杂（其被用来要么在小信号操作期间要么在大信号操作期间对Si纳米线进行掺杂）的情况，并且到N阱的降低的电阻（resistance）可以帮助改进变容管的“Q”品质因数。由于在电阻元件中消耗更少的功率，“Q”的此类改进转变成压控振荡器的改进的功率效率。然而，由于变容管的+ve端子和-ve端子这两者具有对N阱的容易接近，所以此方法可能与差分变容管的共模抑制质量的降级关联。因此，到达这些端子的任何共模噪声可以找到至N阱引脚的容易路径。也就是说，在实施例中，此类选项可以对于单端变容管操作展现出出色的性能。
作为具有后侧连接的公共N阱变容管的示例，图1B示出了根据本公开实施例的变容管结构的成角度的双截面图，该变容管结构基于具有后侧连接的全环栅架构。
参考图1B，集成电路结构150包括变容管结构152A和152B以及抽头结构154。抽头结构154通过绝缘体结构176与变容管结构152A和152B隔离。
变容管结构152A包括具有鳍160A、外延半导体结构162A、触点164A和与绝缘体结构168A相邻的后侧通孔166A的结构。信号A后金属触点170A接触后侧通孔166A。信号A结构可以由绝缘体结构172分开。
变容管结构152B包括具有鳍160B、外延半导体结构162B、接触164B和与绝缘体结构168B相邻的后侧通孔166B的结构。信号B后金属触点170B接触后侧通孔166B。信号B结构可以由绝缘体结构172分开。
抽头结构154包括鳍156和外延半导体结构158。后金属触点174接触抽头结构154的鳍156。抽头结构154通过信号线180A耦合到变容管结构152A，并通过信号线180B耦合到变容管结构152B。
在另一实施例中，可以使用硅岛（其以其它方式在与纳米带晶体管相同的晶圆上实现Si finfet加工）来实现类似体finfet的变容管器件的制作。本文描述的一个或多个实施例包括这样的制作工艺，该制作工艺涉及提供图案预期区以保持纳米片的堆叠中的硅（作为Si-岛）完整，因此在纳米线释放（例如，SiGe去除）期间接触硅衬底。
作为在硅岛中制作的变容管的示例，图2A示出了根据本公开实施例的基于全环栅架构的另一变容管结构的截面图。
参考图2A，集成电路结构200包括在半导体衬底（未描绘）上的半导体岛206A上的变容管结构202。变容管结构202包括在半导体岛206A上的多个分立栅堆叠214。集成电路结构200还包括在半导体岛206A上与变容管结构202相邻的抽头结构204。抽头结构204包括在半导体岛206A上的多个合并栅堆叠222。集成电路结构200还包括半导体衬底上的晶体管结构230（例如，如部分206B上示出的）。晶体管结构230与半导体岛206A隔离。晶体管结构230包括水平纳米线234的多个合并垂直布置。多个栅堆叠236在水平纳米线234的多个合并垂直布置中对应的合并垂直布置之上并围绕所述对应的合并垂直布置。
在实施例中，变容管结构202的分立栅堆叠214是信号A结构208A和信号B结构208B。从信号A结构208A到信号B结构208B的电荷转移路径被描绘为216。
在实施例中，晶体管结构230的水平纳米线234的多个合并垂直布置是水平硅纳米线的多个合并垂直布置。在实施例中，晶体管结构230的多个栅堆叠236和水平纳米线234的多个合并垂直布置在绝缘层232（比如氧化硅、氮化硅或氮氧化硅层）上。绝缘层232在半导体衬底206B上。
在实施例中，晶体管结构230的水平纳米线234的多个合并垂直布置中的各个合并垂直布置通过外延半导体结构238（比如N+掺杂外延硅外延结构）进行合并。在实施例中，抽头结构204的多个合并栅堆叠222中的各个合并栅堆叠通过外延半导体结构224（比如N+掺杂外延硅外延结构）进行合并。
在实施例中，半导体岛206A包括第一N阱区。变容管结构202和抽头结构204在半导体岛206A的第一N阱区之上。半导体衬底206B包括第二N阱区。晶体管结构230在第二N阱区之上。
在实施例中，变容管结构202的多个分立栅堆叠214中的每个包括高k栅电介质层和金属栅电极。抽头结构204的多个合并栅堆叠222中的每个包括高k栅电介质层和金属栅电极。晶体管结构230的多个栅堆叠236中的每个包括高k栅电介质层和金属栅电极。
图2B示出了根据本公开实施例的全环栅集成电路结构的全环栅器件的截面图。
参考图2B，晶体管结构240包括半导体衬底241，该半导体衬底241具有从其突出的鳍242。衬底241可以是体硅衬底，并且鳍242可以是纳米线或纳米带器件的子鳍结构。纳米线或纳米带243在鳍242上面，并且可以被堆叠为水平纳米线或纳米带的垂直布置，如所描绘的。栅堆叠244围绕纳米线或纳米带243的沟道区。源或漏结构245在栅堆叠244的任一侧上。源或漏触点246在源或漏结构245上。区247共同表示在上面描述的器件特征之间和周围集成的隔离或电介质层或特征。晶体管结构240可以表示标准纳米线或纳米带器件的示例。
在另一实施例中，良好的共模抑制可以在N阱离有源区更远的情况下获得，但是在品质因数方面可能具有一些折衷。作为隔离N阱设计的示例，图2C示出了根据本公开实施例的另一变容管结构的成角度的双截面图，该另一变容管结构基于具有后侧连接的全环栅架构。
参考图2C，集成电路结构250包括变容管结构252和抽头结构254。抽头结构254通过绝缘体结构276与变容管结构252隔离。
变容管结构252包括一个或多个具有鳍260A、外延半导体结构262A、触点264A和与绝缘体结构268A相邻的后侧通孔266A的信号A结构。信号A后金属触点270A接触后侧通孔266A。变容管结构252还包括一个或多个具有鳍260B、外延半导体结构262B、触点264B和与绝缘体结构268B相邻的后侧通孔266B的信号B结构。信号B后金属触点270B接触后侧通孔266B。信号A结构可以通过绝缘体结构272与信号B结构分开。抽头结构254包括鳍256和外延半导体结构258。后金属触点274接触抽头结构254的鳍256的至少一部分。抽头结构254通过信号线280A和280B耦合到变容管结构252。
要意识到，本文描述的实施例可以还包括其它实施方式，例如具有各种宽度、厚度和/或材料（包括但不限于Si、SiGe、Ge和III-V族材料）的纳米线和纳米带。
要意识到，在特定实施例中，沟道层可以是硅，并且中间层可以是硅锗。如通篇所使用的，硅层可以用于描述由很大量（如果不是全部的话）的硅构成的硅材料。然而，要意识到，在实践中，100%的纯硅可能难以形成，并且因此可能包括极小百分比的碳、锗或锡。此类杂质可能在Si沉积期间作为不可避免的杂质或组分而被包括，或者可能在后沉积加工期间在扩散时“污染”硅。因此，本文描述的针对硅层的实施例可以包括包含量相对小（例如“杂质”级）的非Si原子或物质（比如Ge、C或Sn）的硅层。要意识到，如本文所描述的硅层可以是未被掺杂的或可以用例如硼、磷或砷的掺杂剂原子进行掺杂。
如通篇所使用的，硅锗层可以用于描述由相当大份额的硅和锗这两者（例如至少5%的这两者）构成的硅锗材料。在一些实施例中，锗的量大于硅的量。在特定实施例中，硅锗层包括大约60%的锗和大约40%的硅（Si40Ge60）。在其它实施例中，硅的量大于锗的量。在特定实施例中，硅锗层包括大约30%的锗和大约70%的硅（Si70Ge30）。要意识到，在实践中，100%的纯硅锗（一般称为SiGe）可能难以形成，并且因此可能包括极小百分比的碳或锡。此类杂质可能在SiGe沉积期间作为不可避免的杂质或组分而被包括，或者在后沉积加工期间在扩散时可能“污染”SiGe。因此，本文所描述的针对硅锗层的实施例可以包括包含量相对小（例如“杂质”级）的非Ge和非Si原子或物质（例如碳或锡）的硅锗层。要意识到，如本文所描述的硅锗层可以是未被掺杂的或可以用例如硼、磷或砷的掺杂剂原子进行掺杂。
下面描述的是可以用于制作与上面描述的变容管结构兼容的晶体管结构的各种器件和加工方案。要意识到，示范实施例不需要一定要求描述的所有特征，或者与描述的相比可以包括更多的特征。
作为用于制作与上面描述的变容管结构兼容的全环栅集成电路结构的全环栅器件的示范工艺流程，图3A-3F示出了根据本公开实施例的表示制作全环栅集成电路结构的方法中的各种操作的截面图。
参考图3A，起始结构可以包括在衬底302上形成的缺陷改良层304。在一个实施例中，在加工期间，首先改良硅（Si）衬底302以允许随后的缓冲层易于松弛（relax），以及限制（trap）以其它方式在将变成沟道材料的东西下面促进松弛的缺陷。在一个实施例中，缺陷改良层304是包括离子注入损伤的层，或者是富缺陷Si生长层，或者其组合。在另一实施例中，层304是富缺陷SiGe层。
参考图3B，在缺陷改良层304上生长松弛缓冲层306。在实施例中，松弛缓冲层306是松弛Si70Ge30层。
参考图3C，在松弛缓冲层306上生长牺牲层308。在实施例中，牺牲层308是Si70Ge30层。在一个实施例中，牺牲层308具有与松弛缓冲层306相同或基本上相同的成分。在特定实施例中，牺牲层308是Si70Ge30层，并且松弛缓冲层306是松弛Si70Ge30层。在一个实施例中，牺牲层308通过在同一沉积工艺中继续生长松弛缓冲层306而形成，并且牺牲层308和生长松弛缓冲层306可以表现为统一的层。在另一实施例中，牺牲层308具有不同于松弛缓冲层306的成分。
交替的沟道层310和中间牺牲层312形成在牺牲层308上。在实施例中，沟道层310是Si40Ge60沟道层。在实施例中，中间牺牲层312是中间Si70Ge30层。
参考图3D，图3D的材料的堆叠具有形成在其上的图案化掩模314/316，其可以包括硬掩模部分316和蚀刻停止部分314。图案化掩模314/316用于蚀刻图3D的材料的堆叠中的多个鳍。在实施例中，蚀刻比缺陷改良层304更深。在一个此类实施例中，每个鳍包括图案化衬底部分322、缺陷改良层324、缓冲层326、牺牲层328、沟道层330和中间牺牲层332。
参考图3E，在鳍之间形成隔离结构334，比如浅沟槽隔离结构。然后在鳍之上和在隔离结构334之上形成伪栅结构。伪栅结构中的每个包括伪栅电极346、硬掩模348、侧壁间隔物350和电介质盔状物（helmet）352。伪栅电介质可以也被包括在伪栅电极346之下，如所描绘的。在一个实施例中，伪栅电介质是掩模层314的残余物。
再次参考图3E，伪栅结构被用作掩模以将沟槽蚀刻到鳍的暴露部分中，例如，蚀刻到鳍的源和漏区中。蚀刻去除沟道层330的部分以形成沟道层340，并且去除中间牺牲层332的部分以形成中间牺牲层342。在一个实施例中，蚀刻至少部分地延续到牺牲层328中以形成凹陷的牺牲层338。
再次参考图3E，然后在沟槽中生长外延源或漏结构344。在实施例中，外延源或漏结构为沟道层340提供应变。
参考图3F，在源/漏沉积之后，伪栅电极346和牺牲层342被去除，并且用永久栅电极370和栅电介质堆叠372替换。在一个实施例中，栅电极370是金属栅电极，并且栅电介质372是高k栅电介质。在实施例中，凹陷的牺牲层338的一部分在栅沟道区中进一步凹陷以在进一步凹陷的牺牲层358中形成栅电极370，其中栅电极370比外延源或漏结构344更深，如所描绘的。在实施例中，牺牲层342的部分362被保持在栅电极370的任一侧上，如也描绘的。在实施例中，接触阻挡层374和导电填充物（fill）376形成在外延源或漏结构344之上。要意识到，可以进一步将图3F的结构平面化以便将永久栅材料370限制到栅位置。
在实施例中，图3F的结构被包括在还包括例如关联图1A、1B或2C描述的变容管结构的集成电路结构中，或者作为图2A的晶体管230或图2B的晶体管240的示例被包括。
在另一方面，可以通过替换栅沟槽执行纳米线释放加工。下面描述此类释放工艺的示例。附加地，在又一方面，后端（BE）互连按比例缩小可由于图案化复杂性而引起更低的性能和更高的制造成本。可以实施本文描述的实施例以为纳米线晶体管实现前侧和后侧互连集成。本文描述的实施例可以提供获得相对更宽的互连间距（pitch）的方法。结果可以是改进的产品性能和更低的图案化成本。实施例可以被实施以实现具有低功率和高性能的按比例缩小的纳米线或纳米带晶体管的鲁棒功能性。
本文描述的一个或多个实施例针对使用部分源或漏（SD）和非对称沟槽接触（TCN）深度的用于纳米线或纳米带晶体管的双外延（EPI）连接。在实施例中，集成电路结构通过形成纳米线/纳米带晶体管的用SD外延部分填充的源-漏开口进行制作。开口的剩余部分用导电材料进行填充。在源或漏侧中的一个上的深沟槽形成实现到后侧互连级的直接接触。
作为用于制作另一全环栅器件的示范工艺流程，图4A-4J示出了根据本公开实施例的制作全环栅集成电路结构的方法中的各种操作的截面图。
参考图4A，制作集成电路结构的方法包括形成起始堆叠，该起始堆叠包括在比如硅鳍的鳍402上面的交替的牺牲层404和纳米线406。纳米线406可以被称为纳米线的垂直布置。可以在交替的牺牲层404和纳米线406上面形成保护帽408，如所描绘的。松弛缓冲层452和缺陷改良层450可以形成在交替的牺牲层404和纳米线406之下，如也描绘的。
参考图4B，在水平纳米线406的垂直布置之上形成栅堆叠410。然后通过去除牺牲层404的部分而释放水平纳米线406的垂直布置的部分，以提供凹陷的牺牲层404’和空腔412，如图4C中所描绘的。
要意识到，图4C的结构可以在不首先执行下面描述的深蚀刻和非对称接触加工的情况下被制作完成。在任一情况（例如，用或不用非对称接触加工）下，在实施例中，制作工艺涉及使用提供具有外延小块（nub）的全环栅集成电路结构的工艺方案，该外延小块可以是垂直分立的源或漏结构。
参考图4D，在栅结构410的侧壁处形成上栅间隔物414。在上栅间隔物414之下在空腔412中形成空腔间隔物416。然后可选地执行深沟槽接触蚀刻以形成沟槽418并形成凹陷的纳米线406’。可以还存在图案化的松弛缓冲层452’和图案化的缺陷改良层450’，如所描绘的。
然后，在沟槽418中形成牺牲材料420，如图4E中所描绘的。在其它工艺方案中，可以使用隔离的沟槽底部或硅沟槽底部。
参考图4F，在水平纳米线406’的垂直布置的第一端形成第一外延源或漏结构（例如，左手特征422）。在水平纳米线406’的垂直布置的第二端形成第二外延源或漏结构（例如，右手特征422）。在实施例中，如所描绘的，外延源或漏结构422是垂直分立的源或漏结构，并且可以被称为外延小块。
然后，在栅电极410和相邻的源或漏结构422的侧面处形成层间电介质（ILD）材料424，如图4G中所描绘的。参考图4H，使用替换栅工艺来形成永久栅电介质428和永久栅电极426。然后，去除ILD材料424，如图4I中所描绘的。然后牺牲材料420从源漏位置中的一个（例如，右手侧）去除以形成沟槽432，但是不从源漏位置中的另一个去除以形成沟槽430。
参考图4J，形成耦合到第一外延源或漏结构（例如，左手特征422）的第一导电接触结构434。形成耦合到第二外延源或漏结构（例如，右手特征422）的第二导电接触结构436。第二导电接触结构436沿鳍402形成得比第一导电接触结构434更深。在实施例中，尽管在图4J中未描绘，但是该方法进一步包括在鳍402的底部处形成第二导电接触结构436的暴露表面。导电触点可以包括接触电阻减少层和主接触电极层，其中示例可以包括Ti、Ni、Co（对于前者并且对于后者是W、Ru、Co）。
在实施例中，第二导电接触结构436沿鳍402比第一导电接触结构434更深，如所描绘的。在一个此类实施例中，第一导电接触结构434不沿鳍402，如所描绘的。在另一此类实施例（未描绘）中，第一导电接触结构434部分地沿鳍402。
在实施例中，第二导电接触结构436沿整个鳍402。在实施例中，尽管未描绘，但是在通过后侧衬底去除工艺暴露鳍402的底部的情况下，第二导电接触结构436在鳍402的底部处具有暴露表面。
在实施例中，图4J的结构被包括在还包括例如关联图1A、1B或2C所描述的变容管结构的集成电路结构中，或者作为图2A的晶体管230或图2B的晶体管240的示例被包括。
在另一方面，为了实现对一对不对称源和漏接触结构的两个导电接触结构的接近，可以使用前侧结构的后侧显露的制作方法来制作本文所描述的集成电路结构。在一些示范实施例中，晶体管或其它器件结构的后侧的显露需要晶圆级后侧加工。与常规TSV类型技术对照，可以以器件单元（cell）的密度且甚至在器件的子区内执行如本文所描述的晶体管的后侧的显露。此外，可以执行晶体管的后侧的此类显露，以去除在前侧器件加工期间上面设置器件层的施体（donor）衬底的基本上全部。因此，在显露晶体管的后侧之后器件单元中的半导体厚度潜在地仅为数十或数百纳米的情况下，微米深的TSV变得不是必需的。
本文所描述的显露技术可以实现从“底部-向上”器件制作到“中心-向外”制作的范例转变，其中“中心”是在前侧制作中被采用、从后侧被显露且再次在后侧制作中被采用的任何层。对器件结构的前侧和被显露后侧这两者的加工可以解决当主要依赖于前侧加工时与制作3D IC关联的许多挑战。
可以采用晶体管的后侧的显露的方法，例如以去除施体-宿主（host）衬底组合件的中间层和载体（carrier）层的至少一部分。该工艺流程开始于施体-宿主衬底组合件的输入。施体-宿主衬底中载体层的厚度被抛光（例如CMP）和/或用湿法或干法（例如等离子体）蚀刻工艺进行蚀刻。可以采用已知适合用于载体层的成分的任何研磨、抛光和/或湿法/干法蚀刻工艺。例如，在载体层是IV族半导体（例如硅）的情况下，可以采用已知适合用于减薄半导体的CMP浆料。同样地，可以也采用已知适合用于减薄IV族半导体的任何湿法蚀刻剂或等离子体蚀刻工艺。
在一些实施例中，在上述之前的是沿基本上平行于中间层的断裂面劈开（cleave）载体层。可以利用劈开或断裂工艺来将相当大份额的载体层作为大块体去除，从而减少去除载体层所需要的抛光或蚀刻时间。例如，在载体层的厚度是400-900 μm的情况下，100-700 μm可以通过实践已知促进晶圆级断裂的任何覆盖式（blanket）注入被劈掉。在一些示范实施例中，将轻元素（例如，H、He或Li）注入到在载体层内其中期望断裂面的均匀目标深度。在此类劈开工艺之后，施体-宿衬底组合件中剩余的载体层的厚度可以接着被抛光或蚀刻以完成去除。备选地，在载体层未断裂的情况下，可以采用研磨、抛光和/或蚀刻操作来去除载体层的更大厚度。
接下来，检测中间层的曝光。检测被用于识别当施体衬底的后侧表面已经推进到几乎器件层时的点。可以实践已知适合用于检测在被用于载体层和中间层的材料之间的过渡的任何端点检测技术。在一些实施例中，一个或多个端点准则基于在执行抛光或蚀刻期间检测到施体衬底的后侧表面的光吸收或发射的改变。在一些其它实施例中，端点准则与在抛光或蚀刻施体衬底后侧表面期间副产物的光吸收或发射的改变关联。例如，与载体层蚀刻副产物关联的吸收或发射波长可以根据载体层与中间层的不同成分而改变。在其它实施例中，端点准则与抛光或蚀刻施体衬底的后侧表面的副产物中物质的质量的改变关联。例如，加工的副产物可以通过四极质量分析器取样，并且物质质量的改变可以与载体层和中间层的不同成分相关。在另一示范实施例中，端点准则与施体衬底的后侧表面和与施体衬底的后侧表面接触的抛光表面之间的摩擦力的改变关联。
在去除工艺相对于中间层对载体层是选择性的情况下，中间层的检测可以被增强，因为载体去除工艺中的不均匀性可以通过载体层与中间层之间的蚀刻速率增量（δ）而减轻。如果研磨、抛光和/或蚀刻操作以比去除载体层的速率足够低的速率去除中间层，则检测可以甚至被跳过。如果不采用端点准则，则如果中间层的厚度对于蚀刻的选择性足够，则预定的固定持续时间的研磨、抛光和/或蚀刻操作可以在中间层材料上停止。在一些示例中，载体蚀刻速率:中间层蚀刻速率为3:1-10:1或更大。
在暴露中间层时，可以去除中间层的至少一部分。例如，可以去除中间层的一个或多个组件层。例如，可以通过抛光均匀地去除中间层的厚度。备选地，可以用加掩模或覆盖式蚀刻工艺去除中间层的厚度。该工艺可以采用与用来减薄载体的抛光或蚀刻工艺相同的抛光或蚀刻工艺，或者可以是具有不同工艺参数的不同工艺。例如，在中间层为载体去除工艺提供蚀刻停止的情况下，后一操作可以采用不同的抛光或蚀刻工艺，该工艺相对于去除器件层偏向去除中间层。在要去除小于几百纳米的中间层厚度的情况下，去除工艺可以相对较慢，针对跨晶圆均匀性进行优化，并且与被用于去除载体层的工艺相比被更精确地控制。所采用的CMP工艺可以例如采用浆料，该浆料在半导体（例如，硅）和围绕器件层并被嵌入在中间层内例如作为相邻器件区之间的电隔离的电介质材料（例如，SiO）之间提供非常高的选择性（例如，100:1-300:1或更高）。
对于其中通过完全去除中间层而显露器件层的实施例，后侧加工可以在器件层的被暴露后侧或在其中的具体器件区上开始。在一些实施例中，后侧器件层加工包括穿过器件层的厚度的进一步抛光或湿法/干法蚀刻，该器件层设置在先前在器件层中制作的器件区（比如源或漏区）和中间层之间。
在其中载体层、中间层或器件层后侧用湿法和/或等离子体蚀刻进行凹陷的一些实施例中，此类蚀刻可以是图案化蚀刻或材料选择性蚀刻，其将显著的非平面性或构形（topography）赋予到器件层后侧表面。如下面进一步描述的，图案化可以在器件单元内（即，“单元内”图案化）或可以跨器件单元（即，“单元间”图案化）。在一些图案化蚀刻实施例中，采用中间层的至少部分厚度作为用于后侧器件层图案化的硬掩模。因此，加掩模蚀刻工艺可以开始对应加掩模的器件层蚀刻。
上面描述的加工方案可以产生包括IC器件的施体-宿主衬底组合件，所述IC器件具有中间层的后侧、器件层的后侧和/或器件层内一个或多个半导体区的后侧和/或被显露的前侧金属化。可以然后在下游加工期间执行这些显露区中的任何显露区的附加后侧加工。
要意识到，从上面示范加工方案得到的结构可以以相同或类似的形式用于后续加工操作以完成器件制作，例如PMOS和/或NMOS器件制作。作为被完成器件的示例，图5示出了根据本公开实施例的非平面集成电路结构的如沿栅线截取的截面图。
参考图5，半导体结构或器件500包括沟槽隔离区506内的非平面有源区（例如，包括突出的鳍部分504和子鳍区505的鳍结构）。在实施例中，代替固态鳍，非平面有源区在子鳍区505上面被分开成纳米线（比如纳米线504A和504B），如由虚线表示的。在任一情况下，为了易于描述非平面集成电路结构500，非平面有源区504在下面被引用为突出的鳍部分。在实施例中，子鳍区505还包括松弛缓冲层542和缺陷改良层540，如所描绘的。
栅线508设置在非平面有源区的突出部分504之上（包括如果可适用的话则围绕纳米线504A和504B），以及在沟槽隔离区506的一部分之上。如示出的，栅线508包括栅电极550和栅电介质层552。在一个实施例中，栅线508可以还包括电介质帽（cap）层554。从此角度还看到栅触点514和覆盖栅触点通孔516连同覆盖金属互连560，所有这些被设置在层间电介质堆叠或层570中。从图5的角度还看到，栅触点514在一个实施例中被设置在沟槽隔离区506之上，但不在非平面有源区之上。在另一实施例中，栅触点514在非平面有源区之上。
在实施例中，半导体结构或器件500是非平面器件，比如但不限于fin-FET器件、三栅器件、纳米带器件或纳米线器件。在此类实施例中，对应的半导体沟道区由三维体构成或在三维体中形成。在一个此类实施例中，栅线508的栅电极堆叠至少围绕三维体的顶表面和一对侧壁。
如图5中还描绘的，在实施例中，在突出的鳍部分504和子鳍区505之间存在界面（interface）580。界面580可以是掺杂子鳍区505和轻度掺杂或未掺杂上鳍部分504之间的过渡区。在一个此类实施例中，每个鳍大约10纳米宽或更小，并且子鳍掺杂剂可选地从子鳍位置处的相邻固态掺杂层进行供应。在特定的此类实施例中，每个鳍小于10纳米宽。
尽管图5中未描绘，但要意识到，突出的鳍部分504的或与突出的鳍部分504相邻的源或漏区在栅线508的任一侧上，即朝页面内和向页面外。在一个实施例中，源或漏位置中突出的鳍部分504的材料被去除，并且例如通过形成外延源或漏结构的外延沉积用另一半导体材料替换。源或漏区可以在沟槽隔离区506的电介质层的高度下面延伸，即延伸到子鳍区505中。根据本公开的实施例，更重掺杂的子鳍区，即鳍在界面580下面的掺杂部分抑制穿过体半导体鳍的此部分的源到漏泄漏。在实施例中，源和漏区具有关联的非对称源和漏接触结构，如上面关联图4J所描述的。
再次参考图5，在实施例中，鳍504/505（以及可能还有纳米线504A和504B）由晶体硅锗层构成，该晶体硅锗层可以被掺杂有载流子（charge carrier），例如但不限于磷、砷、硼、镓或其组合。
在实施例中，沟槽隔离区506和通篇描述的沟槽隔离区（沟槽隔离结构或沟槽隔离层）可以由这样的材料构成，该材料适合于最终将永久栅结构的部分与下层体衬底电隔离，或有助于将永久栅结构的部分与下层体衬底隔离或将在下层体衬底内形成的有源区隔离，比如隔离鳍有源区。例如，在一个实施例中，沟槽隔离区506由例如但不限于二氧化硅、氮氧化硅、氮化硅或掺碳氮化硅的电介质材料构成。
栅线508可以由包括栅电介质层552和栅电极层550的栅电极堆叠构成。在实施例中，栅电极堆叠的栅电极550由金属栅构成，并且栅电介质层552由高k材料构成。例如，在一个实施例中，栅电介质层552由例如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸钡锶、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钽、铌锌酸铅或其组合的材料构成。此外，栅电介质层552的一部分可以包括从衬底鳍504的顶部几层形成的原生氧化物层。在实施例中，栅电介质层552由顶部高k部分和由半导体材料的氧化物构成的下部分构成。在一个实施例中，栅电介质层552由氧化铪的顶部部分和二氧化硅或氮氧化硅的底部部分构成。在一些实施方式中，栅电介质的一部分是“U”形结构，其包括与衬底的表面基本上平行的底部部分和与衬底的顶表面基本上垂直的两个侧壁部分。
在一个实施例中，栅电极层550由金属层（例如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物）构成。在具体实施例中，栅电极层550由在金属功函数设置层上面形成的非功函数设置填充材料构成。取决于晶体管将是PMOS还是NMOS晶体管，栅电极层550可以由P型功函数金属或N型功函数金属组成。在一些实施方式中，栅电极层550可以由两个或更多金属层的堆叠组成，其中一个或多个金属层是功函数金属层，并且至少一个金属层是导电填充层。对于PMOS晶体管，可以用于栅电极的金属包括但不限于钌、钯、铂、钴、镍和例如氧化钌的导电金属氧化物。P型金属层将实现功函数在约4.9 eV和约5.2 eV之间的PMOS栅电极的形成。对于NMOS晶体管，可以用于栅电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金以及这些金属的碳化物（例如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝）。N型金属层将实现功函数在约3.9 eV与约4.2 eV之间的NMOS栅电极的形成。在一些实施方式中，栅电极可以由“U”形结构组成，该“U”形结构包括与衬底的表面基本上平行的底部部分和与衬底的顶表面基本上垂直的两个侧壁部分。在另一实施方式中，形成栅电极的金属层中的至少一个可以仅是与衬底的顶表面基本上平行并且不包括与衬底的顶表面基本上垂直的侧壁部分的平面层。在本公开的进一步的实施方式中，栅电极可以由U形结构与平面的非U形结构的组合组成。例如，栅电极可以由在一个或多个平面的非U形层顶上形成的一个或多个U形金属层组成。
与栅电极堆叠关联的间隔物可以由这样的材料构成，该材料适合于最终将永久栅结构与相邻导电触点（例如自对准触点）电隔离，或有助于将永久栅结构与相邻导电触点（例如自对准触点）隔离。例如，在一个实施例中，间隔物由电介质材料（例如但不限于二氧化硅、氮氧化硅、氮化硅或掺碳氮化硅）构成。
栅触点514和覆盖栅触点通孔516可以由导电材料构成。在实施例中，触点或通孔中的一个或多个由金属物质构成。金属物质可以是纯金属（例如钨、镍或钴），或者可以是合金，例如金属-金属合金或金属-半导体合金（例如，比如硅化物材料）。
在实施例中（尽管未示出），形成基本上完美对准于现有栅图案508的触点图案，同时消除使用具有非常严格的配准预算的光刻步骤。在实施例中，触点图案是垂直对称触点图案，或者是比如关联图4J描述的非对称触点图案。在其它实施例中，所有触点都是前侧连接的并且不是非对称的。在一个此类实施例中，自对准方法使得能够使用固有高选择性湿法蚀刻（例如，对比常规实施的干法或等离子体蚀刻）来生成触点开口。在实施例中，通过结合接触插塞光刻操作利用现有栅图案来形成触点图案。在一个此类实施例中，该方法使得能够消除对用于生成触点图案的以其它方式临界的光刻操作（如在常规方法中使用的）的需要。在实施例中，沟槽触点网格（grid）不是被单独图案化，而是在多晶（poly）（栅）线之间形成。例如，在一个此类实施例中，沟槽触点网格在栅格栅（grating）图案化之后但在栅格栅切割之前形成。
在实施例中，提供结构500涉及通过替换栅工艺制作栅堆叠结构508。在此类方案中，比如多晶硅或氮化硅柱材料的伪栅材料可以被去除，并用永久栅电极材料替换。在一个此类实施例中，如与从更早的加工中被完成（carry through）相反，在此工艺中还形成永久栅电介质层。在实施例中，通过干法蚀刻或湿法蚀刻工艺去除伪栅。在一个实施例中，伪栅由多晶硅或非晶硅构成，并且用包括使用SF6的干法蚀刻工艺去除。在另一实施例中，伪栅由多晶硅或非晶硅构成，并且用包括使用氢氧化四甲铵或NH4OH水溶液的湿法蚀刻工艺去除。在一个实施例中，伪栅由氮化硅构成，并且用包括磷酸水溶液的湿法蚀刻去除。
再次参考图5，半导体结构或器件500的布置将栅触点置于隔离区之上。此类布置可以被看作布局空间的低效率使用。然而，在另一实施例中，半导体器件具有接触结构，该接触结构接触栅电极的在有源区之上（例如在鳍505之上）并且在与沟槽接触通孔相同的层中形成的部分。
在实施例中，图5的结构被包括在还包括例如关联图1A、1B或2C描述的变容管结构的集成电路结构中，或者作为图2A的晶体管230或图2B的晶体管240的示例被包括。
要意识到，为了落入本公开的实施例的精神和范围内，并不需要实践上面描述的工艺的所有方面。而且，本文所描述的工艺可以用于制作一个或多个半导体器件。半导体器件可以是晶体管或类似器件。例如，在实施例中，半导体器件是用于逻辑或存储器的金属氧化物半导体（MOS）晶体管，或者是双极晶体管。而且，在实施例中，半导体器件具有三维架构，比如三栅器件、独立接近的双栅器件或FIN-FET。一个或多个实施例对于以低于10（sub-10）纳米（10 nm）技术节点制作半导体器件可能是特别有用的。
在实施例中，如本描述中通篇所使用的，层间电介质（ILD）材料由电介质或绝缘材料层构成或包括电介质或绝缘材料层。适合的电介质材料的示例包括但不限于硅的氧化物（例如，二氧化硅（SiO2））、硅的掺杂氧化物、硅的氟化氧化物、硅的碳掺杂氧化物、本领域已知的各种低k电介质材料及其组合。层间电介质材料可以通过常规技术（比如，例如化学气相沉积（CVD）、物理气相沉积（PVD））或通过其它沉积方法形成。
在实施例中，如也在本描述中通篇使用的，金属线或互连线材料（和通孔材料）由一个或多个金属或其它导电结构构成。常见示例是使用铜线和结构（其可以或可以不包括在铜和围绕的ILD材料之间的阻挡层）。如本文使用的，术语金属包括多种金属的合金、堆叠和其它组合。例如，金属互连线可以包括阻挡层（例如，包括Ta、TaN、Ti或TiN中的一个或多个的层）、不同金属或合金的堆叠等。因此，互连线可以是单材料层，或者可以从包括导电衬里层（liner layer）和填充层的若干层形成。任何适合的沉积工艺（例如电镀、化学气相沉积或物理气相沉积）可以用于形成互连线。在实施例中，互连线由导电材料（例如但不限于Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金）构成。互连线在本领域中有时也被称为迹线、导线、线、金属或简单地被称为互连。
在实施例中，如也在本描述中通篇使用的，硬掩模材料、覆盖（capping）层或插塞由不同于层间电介质材料的电介质材料构成。在一个实施例中，不同的硬掩模、覆盖或插塞材料可以用在不同的区中，以便对彼此以及对下层电介质和金属层提供不同的生长或蚀刻选择性。在一些实施例中，硬掩模层、覆盖或插塞层包括硅的氮化物（例如，氮化硅）的层或硅的氧化物的层或这两者或其组合。其它适合的材料可以包括基于碳的材料。取决于特定的实施方式，可以使用本领域已知的其它硬掩模、覆盖或插塞层。硬掩模层、覆盖或插塞层可以通过CVD、PVD或通过其它沉积方法形成。
在实施例中，如也在本描述中通篇使用的，使用193nm浸没式光刻（i193）、EUV和/或EBDW光刻等等来执行光刻操作。可以使用正色调或负色调抗蚀剂。在一个实施例中，光刻掩模是由构形掩蔽部分、抗反射涂覆（ARC）层和光刻胶层构成的三层掩模。在特定的此类实施例中，构形掩蔽部分是碳硬掩模（CHM）层，并且抗反射涂覆层是硅ARC层。
在另一方面，一个或多个实施例针对由自对准栅端帽（SAGE）结构分开的相邻半导体结构或器件。特定实施例可以针对在SAGE架构中并且由SAGE壁分开的多个宽度（多-Wsi）的纳米线和纳米带的集成。在实施例中，在前端工艺流程的SAGE架构部分中纳米线/纳米带以多个Wsi进行集成。此类工艺流程可以涉及不同Wsi的纳米线和纳米带的集成，以提供具有低功率和高性能的下一代晶体管的鲁棒功能性。可以嵌入关联的外延源或漏区（例如，去除纳米线的部分并且然后执行源或漏（S/D）生长）。
为了提供进一步的上下文，自对准栅端帽（SAGE）架构的优点可以包括实现更高的布局密度，并且尤其是按比例缩小扩散至扩散间隔。为了提供说明性比较，图6示出了根据本公开实施例的通过纳米线和鳍截取的针对非端帽架构（左手侧（a））对比自对准栅端帽（SAGE）架构（右手侧（b））的截面图。
参考图6的左手侧（a），集成电路结构600包括衬底602，该衬底602具有从其突出超过隔离结构608的量606的鳍604，该隔离结构608横向围绕鳍604的下部分。鳍的上部分可以包括松弛缓冲层622和缺陷改良层620，如所描绘的。对应的纳米线605在鳍604之上。可以在集成电路结构600之上形成栅结构以制作器件。然而，可以通过增加鳍604/纳米线605对之间的间隔来适应此类栅结构中的中断。
相比之下，参考图6的右手侧（b），集成电路结构650包括衬底652，该衬底652具有从其突出超过隔离结构658量656的鳍654，该隔离结构横向围绕鳍654的下部分。鳍的上部分可以包括松弛缓冲层672和缺陷改良层670，如描绘的。对应的纳米线655在鳍654之上。隔离SAGE壁660（其可以包括在其上的硬掩模，如所描绘的）被包括在隔离结构652内和相邻的鳍654/纳米线655对之间。隔离SAGE壁660和最近的鳍654/纳米线655对之间的距离限定栅端帽间隔662。栅结构可以形成在集成电路结构600之上在隔离SAGE壁之间以制作器件。在此类栅结构中的中断由隔离SAGE壁造成（impose）。由于隔离SAGE壁660是自对准的，因此可以将来自常规方法的限制最小化，以实现更进取的扩散到扩散间隔。此外，由于栅结构在所有位置处包括中断，因此各个栅结构部分可以通过在隔离SAGE壁660之上形成的局部互连进行层连接。在实施例中，如所描绘的，SAGE壁660各自包括下电介质部分和下电介质部分上的电介质帽。根据本公开的实施例，与图6关联的结构的制作工艺涉及使用提供具有外延源或漏结构的全环栅集成电路结构的工艺方案。
在实施例中，图6的部分（b）的结构被包括在还包括例如关联图1A、1B或2C所描述的变容管结构的集成电路结构中，或者作为图2A的晶体管230或图2B的晶体管240的示例被包括。
自对准栅端帽（SAGE）加工方案涉及在不要求额外的长度来考虑（account for）掩模未配准的情况下自对准到鳍的栅/沟槽接触端帽的形成。因此，实施例可以被实施以实现晶体管布局区域的缩小。本文描述的实施例可以涉及制作栅端帽隔离结构，该结构也可以被称为栅壁、隔离栅壁或自对准栅端帽（SAGE）壁。
在用于具有分开相邻器件的SAGE壁的结构的示范加工方案中，图7示出了根据本公开实施例的表示制作具有全环栅器件的自对准栅端帽（SAGE）结构的方法中的各种操作的截面图。
参考图7的部分（a），起始结构包括在衬底702上面的纳米线图案化堆叠704。光刻图案化堆叠706形成在纳米线图案化堆叠704上面。纳米线图案化堆叠704包括在松弛缓冲层782和缺陷改良层780上面的交替的牺牲层710和纳米线层712，如所描绘的。保护掩模714在纳米线图案化堆叠704和光刻图案化堆叠706之间。在一个实施例中，光刻图案化堆叠706是由构形掩蔽部分720、抗反射涂覆（ARC）层722和光刻胶层724构成的三层掩模。在特定的此类实施例中，构形掩蔽部分720是碳硬掩模（CHM）层，并且抗反射涂覆层722是硅ARC层。
参考图7的部分（b），部分（a）的堆叠被光刻图案化，并且然后被蚀刻以提供包括图案化衬底702和沟槽730的蚀刻结构。
参考图7的部分（c），部分（b）的结构具有在沟槽730中形成的隔离层740和SAGE材料742。然后，将该结构平面化以留下图案化的构形掩蔽层720’作为暴露的上层。
参考图7的部分（d），隔离层740被凹陷到图案化衬底702的上表面之下，例如以限定突出的鳍部分并在SAGE壁742之下提供沟槽隔离结构741。
参考图7的部分（e），至少在沟道区中去除牺牲层710以释放纳米线712A和712B。在形成图7的部分（e）的结构之后，可以在纳米线712B或712A周围、在衬底702的突出鳍之上以及在SAGE壁742之间形成栅堆叠。在一个实施例中，在形成栅堆叠之前，去除保护掩模714的剩余部分。在另一实施例中，保护掩模714的剩余部分被保持为作为加工方案的伪影（artifact）的绝缘鳍帽。
再次参考图7的部分（e），要意识到，描绘了沟道视图，其中源或漏区位于朝页面内和向页面外。在实施例中，包括纳米线712B的沟道区具有比包括纳米线712A的沟道区小的宽度。因此，在实施例中，集成电路结构包括多个宽度（多-Wsi）的纳米线。尽管712B和712A的结构可以分别被区分为纳米线和纳米带，但是这两种结构在本文中通常被称为纳米线。还要意识到，通篇对鳍/纳米线对的参考或描绘可以指包括鳍和一个或多个覆盖纳米线（例如，两个覆盖纳米线在图7中示出）的结构。根据本公开的实施例，与图7关联的结构的制造工艺涉及使用提供具有外延源或漏结构的全环栅集成电路结构的工艺方案。
在实施例中，图7部分（e）的结构被包括在还包括例如关联图1A、1B或2C所描述的变容管结构的集成电路结构中，或者作为图2A的晶体管230或图2B的晶体管240的示例被包括。
在实施例中，如通篇所描述的，自对准栅端帽（SAGE）隔离结构可以由一种或多种材料构成，该材料适合于最终将永久栅结构的部分彼此电隔离或有助于将永久栅结构的部分彼此隔离。示范材料或材料组合包括单材料结构，例如二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅。其它示范材料或材料组合包括多层堆叠，该堆叠具有下部分二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅以及上部分更高电介质常数材料，例如氧化铪。
为了突出具有三个垂直布置纳米线的示范集成电路结构，图8A示出了根据本公开实施例的基于纳米线集成电路结构的三维截面图。图8B示出了图8A中基于纳米线集成电路结构的如沿a-a’轴线截取的截面源或漏视图。图8C示出了图8A中基于纳米线集成电路结构的如沿b-b’轴线截取的截面沟道视图。
参考图8A，集成电路结构800包括在衬底802上面的一个或多个垂直堆叠纳米线（804集合）。在实施例中，如所描绘的，松弛缓冲层802C、缺陷改良层802B和下衬底部分802A包括在衬底802中，如所描绘的。为了因说明性目的而强调纳米线部分，没有描绘在最底部纳米线之下并从衬底802形成的可选鳍。本文的实施例针对单线器件和多线器件这两者。作为示例，为了说明性目的示出了具有纳米线804A、804B和804C的基于三个纳米线的器件。为了便于描述，纳米线804A被用作示例，在该示例中描述被集中于纳米线中的一个。要意识到，在描述一个纳米线的属性的情况下，基于多个纳米线的实施例可以对于纳米线中每个具有相同或基本上相同的属性。
纳米线804中的每个包括该纳米线中的沟道区806。沟道区806具有长度（L）。参考图8C，沟道区还具有与长度（L）正交的外缘（Pc）。参考图8A和8C这两者，栅电极堆叠808围绕沟道区806中每个的整个外缘（Pc）。栅电极堆叠808包括栅电极连同沟道区806和栅电极之间的栅电介质层（未示出）。在实施例中，沟道区是分立的，因为它完全被栅电极堆叠808围绕而没有任何中间材料，比如下层衬底材料或覆盖沟道制作材料。相应地，在具有多个纳米线804的实施例中，纳米线的沟道区806也相对于彼此是分立的。
参考图8A和8B这两者，集成电路结构800包括一对非分立源或漏区810/812。这对非分立源或漏区810/812在多个垂直堆叠纳米线804的沟道区806的任一侧上。此外，这对非分立源或漏区810/812对于多个垂直堆叠纳米线804的沟道区806是邻接的。在一个此类实施例（未描绘）中，这对非分立源或漏区810/812对于沟道区806是直接垂直邻接的，因为外延生长在延伸超过沟道区806的纳米线部分上和之间，其中纳米线末端被示出在源或漏结构内。在另一实施例中，如图8A中描绘的，这对非分立源或漏区810/812对于沟道区806是间接垂直邻接的，因为它们在纳米线的末端处并且不是在纳米线之间形成。
在实施例中，如所描绘的，源或漏区810/812是非分立的，因为对于纳米线804的每个沟道区806不存在单独的和分立的源或漏区。相应地，在具有多个纳米线804的实施例中，纳米线的源或漏区810/812是全局的或统一的源或漏区，如与对于每个纳米线是分立的相反。也就是说，在单个统一特征被用作多个（在这种情况下为3个）纳米线804（并且更尤其是多于一个分立沟道区806）的源或漏区的意义上，非分立源或漏区810/812是全局的。在一个实施例中，从与分立沟道区806的长度正交的截面角度看，这对非分立源或漏区810/812中的每个在形状上具有底部锥形部分和顶部顶点部分的近似矩形，如图8B中所描绘的。然而，在其它实施例中，纳米线的源或漏区810/812是相对更大但分立的非垂直合并外延结构，例如关联图4A-4J描述的小块。
根据本公开的实施例并且如图8A和8B中描绘的，集成电路结构800进一步包括一对触点814，每个触点814在这对非分立源或漏区810/812中的一个上。在一个此类实施例中，在垂直意义上，每个触点814完全围绕相应的非分立源或漏区810/812。在另一方面，非分立源或漏区810/812的整个外缘可能对于与触点814的接触不是可接近的，并且触点814因此仅部分地围绕非分立源或漏区810/812，如图8B中所描绘的。在对照实施例（未描绘）中，非分立源或漏区810/812的整个外缘（如沿a-a’轴线截取的）被触点814围绕。
再次参考图8A，在实施例中，集成电路结构800进一步包括一对间隔物816。如所描绘的，这对间隔物816的外部部分可以与非分立源或漏区810/812的部分重叠，从而在这对间隔物816之下提供非分立源或漏区810/812的“嵌入”部分。如也描绘的，非分立源或漏区810/812的嵌入部分可以不在整个这对间隔物816之下延伸。
衬底802可以由适合用于集成电路结构制作的材料构成。在一个实施例中，衬底802包括由单晶材料构成的下体衬底，该单晶材料可以包括但不限于硅、锗、硅-锗、锗-锡、硅-锗-锡或III-V族化合物半导体材料。由可以包括但不限于二氧化硅、氮化硅或氮氧化硅的材料构成的上绝缘体层在下体衬底上。因此，结构800可以由起始绝缘体上半导体衬底制作。备选地，结构800直接由体衬底形成，并且替代上面描述的上绝缘体层使用局部氧化来形成电绝缘部分。在另一备选实施例中，结构800直接由体衬底形成，并且使用掺杂来在其上形成电隔离的有源区，比如纳米线。在一个此类实施例中，第一纳米线（即，与衬底邻近）具有Ω-FET（omega-FET）类型结构的形式。
在实施例中，纳米线804可以被定尺寸为线或带，如下面所描述的，并且可以具有方形或更圆的角。在实施例中，纳米线804由比如但不限于硅、锗或其组合的材料构成。在一个此类实施例中，纳米线是单晶的。例如，对于硅纳米线804，单晶纳米线可以基于（100）全局取向，例如在z方向上具有<100>平面。如下面所描述的，可以也考虑其它取向。在实施例中，从截面的角度看纳米线804的尺寸是纳米级（nano-scale）的。例如，在具体实施例中，纳米线804的最小尺寸小于大约20纳米。在实施例中，特别在沟道区806中纳米线804由应变材料构成。
参考图8C，在实施例中，沟道区806中的每个具有宽度（Wc）和高度（Hc），宽度（Wc）与高度（Hc）近似相同。也就是说，在这两种情况下，沟道区806的截面轮廓是类似方形的，或者如果是圆角的话则是类似圆形的。在另一方面，沟道区的宽度和高度不需要相同，例如对于如通篇描述的纳米带的情况。
在实施例中，如通篇所描述的，集成电路结构包括非平面器件，例如但不限于具有对应的一个或多个覆盖纳米线结构的三栅器件或finFET。在此类实施例中，对应的半导体沟道区由三维体构成或在三维体中形成，该三维体具有覆盖三维体的一个或多个分立纳米线沟道部分。在一个此类实施例中，栅结构至少围绕三维体的顶表面和一对侧壁，并且进一步围绕一个或多个分立纳米线沟道部分中的每个。
在实施例中，图8A-8C的结构被包括在还包括例如关联图1A、1B或2C描述的变容管结构的集成电路结构中，或者作为图2A的晶体管230或图2B的晶体管240的示例被包括。
在实施例中，如通篇所描述的，下层衬底可以由半导体材料构成，该半导体材料可以承受制造工艺并且在该半导体材料中电荷可以迁移。在实施例中，衬底是体衬底，该体衬底由掺杂有载流子（例如但不限于磷、砷、硼、镓或其组合）以形成有源区的晶体硅、硅/锗或锗层构成。在一个实施例中，在体衬底中硅原子的浓度大于97%。在另一实施例中，体衬底由在不同晶体衬底顶上生长的外延层（例如在硼掺杂体硅单晶衬底顶上生长的硅外延层）构成。体衬底可以备选地由III-V族材料构成。在实施例中，体衬底由III-V族材料（例如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合）构成。在一个实施例中，体衬底由III-V族材料构成，并且载流子掺杂剂杂质原子是例如但不限于碳、硅、锗、氧、硫、硒或碲的杂质原子。
本文所公开的实施例可以用于制造各种各样不同类型的集成电路和/或微电子器件。此类集成电路的示例包括但不限于处理器、芯片集部件、图形处理器、数字信号处理器、微控制器等等。在其它实施例中，可以制造半导体存储器。此外，集成电路或其它微电子器件可以用在本领域中已知的各种各样电子装置中。例如在计算机系统（例如，桌上型计算机、膝上型计算机、服务器）、蜂窝电话、个人电子设备等中。集成电路可以与系统中的总线和其它部件耦合。例如，处理器可以通过一个或多个总线耦合到存储器、芯片集等。处理器、存储器和芯片集中的每个可以潜在地使用本文公开的方法进行制造。
图9示出了根据本公开实施例的一个实施方式的计算装置900。计算装置900容纳板902。板902可以包括多个部件，包括但不限于处理器904和至少一个通信芯片906。处理器904物理耦合且电耦合到板902。在一些实施方式中，至少一个通信芯片906还物理耦合且电耦合到板902。在进一步的实施方式中，通信芯片906是处理器904的一部分。
取决于其应用，计算装置900可以包括可以或可以不物理耦合和电耦合到板902的其它部件。这些其它部件包括但不限于易失性存储器（例如DRAM）、非易失性存储器（例如ROM）、闪存、图形处理器、数字信号处理器、密码处理器、芯片集、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）装置、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储装置（比如硬盘驱动器、光盘（CD）、数字多功能盘（DVD）等等）。
通信芯片906实现无线通信以用于向和从计算装置900传输数据。术语“无线”及其派生词可以用于描述可以通过使用调制的电磁辐射通过非固态介质来传递数据的电路、装置、系统、方法、技术、通信信道等。该术语不暗示，关联的装置不包含任何导线，尽管在一些实施例中它们可能的确不。通信芯片906可以实施包括但不限于以下的多个无线标准或协议中的任何一种：Wi-Fi（IEEE 802.11系列）、WiMAX（IEEE 802.16系列）、IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生版本、以及被指定为3G、4G、5G及以上的任何其它无线协议。计算装置900可以包括多个通信芯片906。例如，第一通信芯片906可以专用于比如Wi-Fi和蓝牙的较短距离无线通信，并且第二通信芯片906可以专用于比如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等等的较长距离无线通信。
计算装置900的处理器904包括封装在处理器904内的集成电路管芯。处理器904的集成电路管芯可以包括根据本公开实施例的实施方式构建的一个或多个结构，比如包括变容管的全环栅集成电路结构。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以存储在寄存器和/或存储器中的其它电子数据的任何装置或装置的一部分。
通信芯片906还包括封装在通信芯片906内的集成电路管芯。通信芯片906的集成电路管芯可以包括根据本公开实施例的实施方式构建的一个或多个结构，比如包括变容管的全环栅集成电路结构。
在进一步的实施方式中，容纳在计算装置900内的另一部件可以包含集成电路管芯，该集成电路管芯包括根据本公开实施例的实施方式构建的一个或多个结构，比如具有包括变容管的器件的全环栅集成电路结构。
在各种实施方式中，计算装置900可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板计算机、个人数字助理（PDA）、超移动PC、移动电话、桌上型计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数字视频记录器。在进一步的实施方式中，计算装置900可以是处理数据的任何其它电子装置。
图10示出了包括本公开的一个或多个实施例的中介层1000。中介层1000是用于将第一衬底1002桥接到第二衬底1004的中间衬底。第一衬底1002可以是例如集成电路管芯。第二衬底1004可以是例如存储器模块、计算机主板或另一集成电路管芯。一般而言，中介层1000的目的是要将连接扩展到更宽的间距或将连接重布线（reroute）到不同的连接。例如，中介层1000可以将集成电路管芯耦合到可随后耦合到第二衬底1004的球栅阵列（BGA）1006。在一些实施例中，第一和第二衬底1002/1004附着到中介层1000的相对侧。在其它实施例中，第一和第二衬底1002/1004附着到中介层1000的相同侧。并且在进一步的实施例中，三个或更多衬底通过中介层1000互连。
中介层1000可以由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或比如聚酰亚胺的聚合物材料形成。在进一步的实施方式中，中介层1000可以由交替的刚性或柔性材料形成，该刚性或柔性材料可以包括与上面描述的用在半导体衬底中的材料相同的材料，比如硅、锗以及其它III-V族和IV族材料。
中介层1000可以包括金属互连1008和通孔1010，包括但不限于穿硅通孔（TSV）1012。中介层1000可以进一步包括包含无源器件和有源器件这两者的嵌入式器件1014。此类器件包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器和静电放电（ESD）器件。比如射频（RF）器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件的更复杂器件可以也在中介层1000上形成。根据本公开的实施例，本文公开的设备或工艺可以用在中介层1000的制作中或用在包括在中介层1000中的部件的制作中。
因此，本公开的实施例包括包含变容管的全环栅集成电路结构，以及制作包括变容管的全环栅集成电路结构的方法。
本公开实施例的所说明实施方式的上面描述（包括摘要中描述的内容）不预期是穷举的或者将本公开限制成公开的确切形式。虽然本文为了说明性目的描述了本公开的具体实施方式和示例，但是如相关领域的技术人员将认识到的，在本公开的范围内各种等效修改是可能的。
依据上面的详细描述，可以对本公开进行这些修改。在以下权利要求书中使用的术语不应该被解释成将本公开限制到在说明书和权利要求书中公开的具体实施方式。而是，本公开的范围要完全由以下权利要求确定，该权利要求书要根据权利要求解释的所建立原则进行解释。
示例实施例1：一种集成电路结构包括在半导体衬底上的变容管结构。所述变容管结构包括水平纳米线的多个分立垂直布置。多个栅堆叠在水平纳米线的所述多个分立垂直布置中对应的分立垂直布置之上并围绕所述对应的分立垂直布置。所述集成电路结构还包括在所述半导体衬底上与所述变容管结构相邻的抽头结构。所述抽头结构包括水平纳米线的多个合并垂直布置。多个半导体结构在水平纳米线的所述多个合并垂直布置中对应的合并垂直布置之上并围绕所述对应的合并垂直布置。
示例实施例2：示例实施例1的集成电路结构，其中所述变容管结构的水平纳米线的所述多个分立垂直布置是水平掺杂硅纳米线的多个分立垂直布置，并且其中所述抽头结构的水平纳米线的所述多个合并垂直布置是水平硅纳米线的多个合并垂直布置。
示例实施例3：示例实施例1或2的集成电路结构，其中所述变容管结构的水平纳米线的所述多个分立垂直布置和所述多个栅堆叠在所述半导体衬底上的绝缘层上。
示例实施例4：示例实施例1、2或3的集成电路结构，其中所述抽头结构的水平纳米线的所述多个合并垂直布置和所述多个半导体结构在所述半导体衬底上的半导体层上。
示例实施例5：示例实施例4的集成电路结构，其中水平纳米线的所述多个合并垂直布置是水平硅纳米线的多个合并垂直布置，其中所述多个半导体结构包括硅锗，并且其中所述半导体层包括硅锗。
示例实施例6：示例实施例1、2、3、4或5的集成电路结构，其中水平纳米线的所述多个合并垂直布置中的各个合并垂直布置通过外延半导体结构进行合并。
示例实施例7：示例实施例1、2、3、4、5或6的集成电路结构，其中所述半导体衬底包括N阱区，并且其中所述变容管结构和所述抽头结构在所述N阱区之上。
示例实施例8：示例实施例1、2、3、4、5、6或7的集成电路结构，其中所述变容管结构的所述多个栅堆叠中的每个包括高k栅电介质层和金属栅电极。
示例实施例9：一种计算装置包括板以及耦合到所述板的部件。所述部件包括集成电路结构，所述集成电路结构包括在半导体衬底上的变容管结构。所述变容管结构包括水平纳米线的多个分立垂直布置。多个栅堆叠在水平纳米线的所述多个分立垂直布置中对应的分立垂直布置之上并围绕所述对应的分立垂直布置。所述集成电路结构还包括在所述半导体衬底上与所述变容管结构相邻的抽头结构。所述抽头结构包括水平纳米线的多个合并垂直布置。多个半导体结构在水平纳米线的所述多个合并垂直布置中对应的合并垂直布置之上并围绕所述对应的合并垂直布置。
示例实施例10：示例实施例9的计算装置，进一步包括耦合到所述板的存储器。
示例实施例11：示例实施例9或10的计算装置，进一步包括耦合到所述板的通信芯片。
示例实施例12：示例实施例9、10或11的计算装置，其中所述部件是封装的集成电路管芯。
示例实施例13：一种集成电路结构包括在半导体衬底上的半导体岛上的变容管结构。所述变容管结构包括在所述半导体岛上的多个分立栅堆叠。所述集成电路结构还包括在所述半导体岛上与所述变容管结构相邻的抽头结构。所述抽头结构包括在所述半导体岛上的多个合并栅堆叠。所述集成电路结构还包括在所述半导体衬底上的晶体管结构，所述晶体管结构与所述半导体岛隔离。所述晶体管结构包括水平纳米线的多个合并垂直布置。多个栅堆叠在水平纳米线的所述多个合并垂直布置中对应的合并垂直布置之上并围绕所述对应的合并垂直布置。
示例实施例14：示例实施例13的集成电路结构，其中所述晶体管结构的水平纳米线的所述多个合并垂直布置是水平硅纳米线的多个合并垂直布置。
示例实施例15：示例实施例13或14的集成电路结构，其中所述晶体管结构的水平纳米线的所述多个合并垂直布置和所述多个栅堆叠在所述半导体衬底上的绝缘层上。
示例实施例16：示例实施例13、14或15的集成电路结构，其中所述晶体管结构的水平纳米线的所述多个合并垂直布置中的各个合并垂直布置通过外延半导体结构进行合并。
示例实施例17：示例实施例13、14、15或16的集成电路结构，其中所述半导体岛包括第一N阱区，并且所述变容管结构和所述抽头结构在所述半导体岛的所述第一N阱区之上，并且其中所述半导体衬底包括第二N阱区，并且所述晶体管结构在所述第二N阱区之上。
示例实施例18：示例实施例13、14、15、16或17的集成电路结构，其中所述变容管结构的所述多个分立栅堆叠中的每个包括高k栅电介质层和金属栅电极，其中所述抽头结构的所述多个合并栅堆叠中的每个包括高k栅电介质层和金属栅电极，并且其中所述晶体管结构的所述多个栅堆叠中的每个包括高k栅电介质层和金属栅电极。
示例实施例19：一种计算装置包括板以及耦合到所述板的部件。所述部件包括集成电路结构，所述集成电路结构包括在半导体衬底上的半导体岛上的变容管结构。所述变容管结构包括所述半导体岛上的多个分立栅堆叠。所述集成电路结构还包括在所述半导体岛上与所述变容管结构相邻的抽头结构。所述抽头结构包括所述半导体岛上的多个合并栅堆叠。所述集成电路结构还包括在所述半导体衬底上的晶体管结构，所述晶体管结构与所述半导体岛隔离。所述晶体管结构包括水平纳米线的多个合并垂直布置。多个栅堆叠在水平纳米线的所述多个合并垂直布置中对应的合并垂直布置之上并围绕所述对应的合并垂直布置。
示例实施例20：示例实施例19的计算装置，进一步包括耦合到所述板的存储器。
示例实施例21：示例实施例19或20的计算装置，进一步包括耦合到所述板的通信芯片。
示例实施例22：示例实施例19、20或21的计算装置，其中所述部件是封装的集成电路管芯。

Claims (22)

1.一种集成电路结构，包括：
半导体衬底上的变容管结构，所述变容管结构包括水平纳米线的多个分立垂直布置以及多个栅堆叠，所述多个栅堆叠在水平纳米线的所述多个分立垂直布置中对应的分立垂直布置之上并围绕所述对应的分立垂直布置；以及
在所述半导体衬底上与所述变容管结构相邻的抽头结构，所述抽头结构包括水平纳米线的多个合并垂直布置以及多个半导体结构，所述多个半导体结构在水平纳米线的所述多个合并垂直布置中对应的合并垂直布置之上并围绕所述对应的合并垂直布置。
2.根据权利要求1所述的集成电路结构，其中，所述变容管结构的水平纳米线的所述多个分立垂直布置是水平掺杂硅纳米线的多个分立垂直布置，并且其中所述抽头结构的水平纳米线的所述多个合并垂直布置是水平硅纳米线的多个合并垂直布置。
3.根据权利要求1或2所述的集成电路结构，其中，所述变容管结构的水平纳米线的所述多个分立垂直布置和所述多个栅堆叠在所述半导体衬底上的绝缘层上。
4.根据权利要求1或2所述的集成电路结构，其中，所述抽头结构的水平纳米线的所述多个合并垂直布置和所述多个半导体结构在所述半导体衬底上的半导体层上。
5.根据权利要求4所述的集成电路结构，其中，水平纳米线的所述多个合并垂直布置是水平硅纳米线的多个合并垂直布置，其中所述多个半导体结构包括硅锗，并且其中所述半导体层包括硅锗。
6.根据权利要求1或2所述的集成电路结构，其中，水平纳米线的所述多个合并垂直布置中的各个合并垂直布置通过外延半导体结构进行合并。
7.根据权利要求1或2所述的集成电路结构，其中，所述半导体衬底包括N阱区，并且其中所述变容管结构和所述抽头结构在所述N阱区之上。
8.根据权利要求1或2所述的集成电路结构，其中，所述变容管结构的所述多个栅堆叠中的每个包括高k栅电介质层和金属栅电极。
9.一种计算装置，包括：
板；以及
耦合到所述板的部件，所述部件包括集成电路结构，所述集成电路结构包括：
半导体衬底上的变容管结构，所述变容管结构包括水平纳米线的多个分立垂直布置以及多个栅堆叠，所述多个栅堆叠在水平纳米线的所述多个分立垂直布置中对应的分立垂直布置之上并围绕所述对应的分立垂直布置；以及
在所述半导体衬底上与所述变容管结构相邻的抽头结构，所述抽头结构包括水平纳米线的多个合并垂直布置以及多个半导体结构，所述多个半导体结构在水平纳米线的所述多个合并垂直布置中对应的合并垂直布置之上并围绕所述对应的合并垂直布置。
10.根据权利要求9所述的计算装置，进一步包括：
耦合到所述板的存储器。
11.根据权利要求9或10所述的计算装置，进一步包括：
耦合到所述板的通信芯片。
12.根据权利要求9或10所述的计算装置，其中，所述部件是封装的集成电路管芯。
13.一种集成电路结构，包括：
在半导体衬底上的半导体岛上的变容管结构，所述变容管结构包括所述半导体岛上的多个分立栅堆叠；
在所述半导体岛上与所述变容管结构相邻的抽头结构，所述抽头结构包括所述半导体岛上的多个合并栅堆叠；以及
在所述半导体衬底上的晶体管结构，所述晶体管结构与所述半导体岛隔离，并且所述晶体管结构包括水平纳米线的多个合并垂直布置以及多个栅堆叠，所述多个栅堆叠在水平纳米线的所述多个合并垂直布置中对应的合并垂直布置之上并围绕所述对应的合并垂直布置。
14.根据权利要求13所述的集成电路结构，其中，所述晶体管结构的水平纳米线的所述多个合并垂直布置是水平硅纳米线的多个合并垂直布置。
15.根据权利要求13或14所述的集成电路结构，其中，所述晶体管结构的水平纳米线的所述多个合并垂直布置和所述多个栅堆叠在所述半导体衬底上的绝缘层上。
16.根据权利要求13或14所述的集成电路结构，其中，所述晶体管结构的水平纳米线的所述多个合并垂直布置中的各个合并垂直布置通过外延半导体结构进行合并。
17.根据权利要求13或14所述的集成电路结构，其中，所述半导体岛包括第一N阱区，并且所述变容管结构和所述抽头结构在所述半导体岛的所述第一N阱区之上，并且其中所述半导体衬底包括第二N阱区，并且所述晶体管结构在所述第二N阱区之上。
18.根据权利要求13或14所述的集成电路结构，其中，所述变容管结构的所述多个分立栅堆叠中的每个包括高k栅电介质层和金属栅电极，其中所述抽头结构的所述多个合并栅堆叠中的每个包括高k栅电介质层和金属栅电极，并且其中所述晶体管结构的所述多个栅堆叠中的每个包括高k栅电介质层和金属栅电极。
19.一种计算装置，包括：
板；以及
耦合到所述板的部件，所述部件包括集成电路结构，所述集成电路结构包括：
在半导体衬底上的半导体岛上的变容管结构，所述变容管结构包括所述半导体岛上的多个分立栅堆叠；
在所述半导体岛上与所述变容管结构相邻的抽头结构，所述抽头结构包括所述半导体岛上的多个合并栅堆叠；以及
在所述半导体衬底上的晶体管结构，所述晶体管结构与所述半导体岛隔离，并且所述晶体管结构包括水平纳米线的多个合并垂直布置以及多个栅堆叠，所述多个栅堆叠在水平纳米线的所述多个合并垂直布置中对应的合并垂直布置之上并围绕所述对应的合并垂直布置。
20.根据权利要求19所述的计算装置，进一步包括：
耦合到所述板的存储器。
21.根据权利要求19或20所述的计算装置，进一步包括：
耦合到所述板的通信芯片。
22.根据权利要求19或20所述的计算装置，其中，所述部件是封装的集成电路管芯。
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