CN114203693A - 具有相邻岛结构的环栅集成电路结构的制造 - Google Patents

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M·维斯
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T·甘尼
B·A·萨米尔
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Abstract

本公开涉及具有相邻岛结构的环栅集成电路结构的制造。描述了具有相邻岛结构的环栅集成电路结构。例如，一种集成电路结构包括：半导体衬底上的半导体岛。水平纳米线的第一垂直布置在从半导体衬底突出的第一鳍片上方。水平纳米线的第一垂直布置的沟道区与鳍片电隔离。水平纳米线的第二垂直布置在从半导体衬底突出的第二鳍片上方。水平纳米线的第二垂直布置的沟道区与第二鳍片电隔离。半导体岛在水平纳米线的第一垂直布置和水平纳米线的第二垂直布置之间。

Description

具有相邻岛结构的环栅集成电路结构的制造
技术领域
本公开的实施例属于集成电路结构和处理的领域，并且特别地，属于具有例如用于子鳍片电接触的相邻岛结构的环栅（gate-all-around）集成电路结构的领域。
背景技术
在过去的几十年里，集成电路中特征的缩放已经成为不断增长的半导体工业背后的驱动力。缩放到越来越小的特征使得能够在半导体芯片的有限占用面积（real estate）上增加功能单元的密度。例如，缩小晶体管尺寸允许在芯片上结合增加数量的存储器或逻辑器件，从而适合于制造具有增加容量的产品。然而，对越来越大容量的追求并非没有问题。优化每个器件的性能的必要性变得日益重要。
在集成电路器件的制造中，随着器件尺寸持续缩小，诸如三栅极晶体管的多栅极晶体管已经变得更加普遍。在常规工艺中，三栅极晶体管通常被制造在体硅衬底或绝缘体上硅衬底上。在一些情况下，优选体硅衬底，因为它们的成本较低并且因为它们能够实现较不复杂的三栅制造工艺。在另一方面中，在微电子器件尺寸缩放到10纳米（nm）节点以下时保持迁移率改善和短沟道控制在器件制造中提出了挑战。用于制造器件的纳米线提供了改善的短沟道控制。
然而，缩放多栅和纳米线晶体管并非没有结果。随着微电子电路的这些基本构建块的尺寸减小以及随着在给定区中制造的基本构建块的绝对数量增加，对用于图案化这些构建块的光刻工艺的约束已变得是压倒性的。特别地，在半导体叠层（stack）中图案化的特征的最小尺寸（临界尺寸）与这些特征之间的间隔之间可能存在折衷。
附图说明
图1A-1O示出根据本公开的一个实施例的制造具有相邻岛结构的环栅集成电路结构的方法中的各种操作的截面图。
图2A-2O示出根据本公开的另一实施例的制造具有相邻岛结构的环栅集成电路结构的另一方法中的各种操作的截面图。
图3A示出没有沟道到衬底电接触的环栅集成电路结构的环栅器件的截面图。
图3B示出根据本公开的一个实施例的具有例如用于子鳍片电接触的相邻岛结构的环栅集成电路结构的截面图。
图3C示出根据本公开的另一实施例的具有例如用于子鳍片电接触的相邻岛结构的另一环栅集成电路结构的截面图。
图4A-4J示出根据本公开内容的一个实施例的制造环栅集成电路结构的方法中的各种操作的截面图。
图5示出根据本公开的一个实施例的沿栅极线截取的非平面集成电路结构的截面图。
图6示出根据本公开的一个实施例的针对非端帽架构（左手侧（a））对比自对准栅极端帽（SAGE）架构（右手侧（b））穿过纳米线和鳍片截取的截面图。
图7示出表示根据本公开的一个实施例的制造具有环栅器件的自对准栅极端帽（SAGE）结构的方法中的各种操作的截面图。
图8A示出根据本公开的一个实施例的基于纳米线的集成电路结构的三维截面图。
图8B示出根据本公开的一个实施例的图8A的基于纳米线的集成电路结构沿a-a'轴截取的截面源极或漏极视图。
图8C示出根据本公开的一个实施例的图8A的基于纳米线的集成电路结构沿b-b'轴截取的截面沟道视图。
图9示出根据本公开的一个实施例的一种实施方式的计算设备。
图10示出包括本公开的一个或多个实施例的中介层（interposer）。
具体实施方式
描述了具有例如用于子鳍片电接触的相邻岛结构的环栅集成电路结构。在以下描述中，阐述了许多具体细节，诸如具体集成和材料体系，以便提供对本公开的各实施例的透彻理解。对于本领域技术人员来说将显而易见的是，可以在没有这些具体细节的情况下实施本公开的实施例。在其他示例中，没有详细描述诸如集成电路设计布局的公知特征，以免不必要地使本公开的实施例晦涩难懂。此外，要明白，图中所示的各种实施例是说明性的表示，并且不一定是按比例绘制的。
某些术语也可以在以下描述中仅用于参考的目的，因此不旨在进行限制。例如，诸如“上”、“下”、“上方”和“下方”的术语指代所参考的附图中的方向。诸如“前”、“后”、“后部”和“侧面”的术语描述组件的各部分在一致但任意的参照系内的取向和/或位置，这通过参照描述所讨论的组件的文本和相关附图而使得清楚。这样的术语可以包括上面具体提到的词语、其派生词和类似意义的词语。
本文描述的实施例可以涉及前段制程（FEOL）半导体处理和结构。FEOL是集成电路（IC）制造的第一部分，其中，在半导体衬底或层中图案化各个器件（例如，晶体管、电容器、电阻器等）。FEOL通常覆盖直到（但不包括）金属互连层的沉积的所有事物。在最后的FEOL操作之后，结果通常是具有隔离的晶体管（例如，没有任何导线）的晶片。
本文描述的实施例可以涉及后段制程（BEOL）半导体处理和结构。BEOL是IC制造的第二部分，其中，各个器件（例如晶体管、电容器、电阻器等）与晶片上的布线（例如一个或多个金属化层）互连。BEOL包括接触、绝缘层（电介质）、金属级和用于芯片到封装连接的键合点。在制造阶段的BEOL部分中，形成接触（焊盘）、互连线、通孔和电介质结构。对于现代IC工艺，可以在BEOL中添加多于10个金属层。
以下描述的实施例可以可应用于FEOL处理和结构、BEOL处理和结构、或FEOL和BEOL处理和结构两者。特别地，虽然可以使用FEOL处理情形来示出示例性处理方案，但是这样的方法也可以可应用于BEOL处理。同样地，虽然可以使用BEOL处理情形来示出示例性处理方案，但是这样的方法也可以可应用于FEOL处理。
本文描述的一个或多个实施例涉及用于在其上具有纳米线晶体管架构的衬底上实现经过硅（Si）（或硅锗（SiGe））岛的子鳍片接触的方法。一个或多个实施例提供了一种图案化衬底，其在纳米线晶体管架构中实现用于衬底接触的体Si/SiGe岛。可以实施本文描述的实施例以确保在IPC和ESD事件期间正确地保护某些晶体管，从而确保电路功能。在实施例中，利用掩埋对准层来促进制造工艺。
为了在NMOS或PMOS纳米线或纳米带与硅衬底之间建立连接以便在过程中充电（IPC）事件和静电放电（ESD）事件期间耗散电荷，提供了上下文。在体finFET晶体管中，体finFET硅提供这种电荷耗散路径以解决这种问题。然而，在纳米线晶体管中，有源晶体管半导体不具有与硅衬底的电接触。更特别地，对于典型的纳米线和纳米带器件制造来说，有源晶体管半导体不具有与下层衬底（诸如从体硅衬底突出的硅鳍片部分）的电接触。传统finFET充电保护（诸如基于finFET的静电放电器件（ESD）二极管或基于finFET的热二极管）的制造不解读为基于纳米线或纳米带的技术。例如，对于体finFET晶体管，体finFET硅提供电荷耗散路径以促进充电和/或热放电。然而，对于纳米线和/或纳米带架构，没有已知的解决方案。
根据本公开的一个或多个实施例，针对上面概述的问题，描述了用于制造NMOS或PMOS纳米线或纳米带与硅衬底（例如，鳍片部分）之间的连接以便在过程中充电（IPC）事件和静电放电（ESD）事件期间耗散电荷的方法。在实施例中，提供了用于制造硅（Si）或硅锗（SiGe）岛的工艺流程，所述岛可以提供到下层衬底的传导路径。可以实施所描述的实施例以确保在IPC和ESD事件期间正确地保护晶体管，从而确保电路功能。
一个或多个实施例包括纳米线或纳米带晶体管和硅岛的共存，其中，硅岛可以被用于制造与衬底接触的GNAC和/或ESD二极管。一个或多个实施例包括纳米线或纳米带晶体管和SiGe岛的共存。一个或多个实施例涉及使用Si或SiGe岛来制造平面或体FinFET晶体管。要明白，除了允许不同的电荷耗散器件与纳米线FET共存之外，可以实施实施例以提供纳米线FET与传统Si或SiGe FinFET或体FET的共存。这提供了制造精选器件的机会，在所述精选器件中纳米线FET不一定是最佳选择，例如但是排他地是需要厚栅极氧化物的高电压器件。此外，Si或SiGe岛可以实现其他无源器件制造诸如横向二极管。
根据本公开的一个或多个实施例，一种工艺流程涉及纳米线制造方案中的关键硅岛层的对准。在工艺流程的开始，通过在硅（Si）晶片中蚀刻沟槽、用氧化物或氮化物材料填充、以及使该结构凹陷并用Si覆盖该结构以进行无缝下游处理，来制造对准和配准标记。
在第一示例性工艺流程中，图1A-1O示出了根据本公开的一个实施例的制造具有相邻岛结构的环栅集成电路结构的方法中的各种操作的截面图。
参考图1A，一种制造集成电路结构的方法包括在诸如硅衬底的衬底102上方形成起始叠层100，该起始叠层100包括底部牺牲层104以及交替的牺牲层108（例如，硅锗）和纳米线106（例如，硅）。纳米线106可以被称为纳米线的垂直布置。可以在交替的牺牲层108和纳米线106上方形成图案化叠层。图案化叠层可以包括第一硬掩模层110、第二硬掩模层112（例如非晶硅）、第三硬掩模层114、第四硬掩模层116和其中形成有开口120的图案化硬掩模或光致抗蚀剂层118。
参考图1B，通过开口120在起始叠层100中形成沟槽122。然后去除第四硬掩模层116和图案化的硬掩模或光致抗蚀剂层118，并在所得结构上方形成诸如氮化硅层的衬里层124，如图1C所示。
参考图1D，在图1C的结构中形成填充材料126，诸如低密度氧化硅材料。然后使衬里层124和填充材料126凹陷，以形成凹陷的衬里层125和凹陷的填充材料127，并去除第三硬掩模层114，如图1E所示。
参考图1F，在图1E的结构上形成附加的非晶硅材料以形成非晶硅结构113。然后平坦化非晶硅结构113以形成非晶硅插塞128，如图1G所示。
参考图1H，去除第一硬掩模层110，并且在所得结构之上形成替换的第一硬掩模层130。然后在图1H的结构上形成硬掩模层132和具有开口136的图案化的硬掩模或光致抗蚀剂层134，如图1I所示。
参考图1J，通过开口136在图1I的结构中形成沟槽138。硬掩模层132和图案化的硬掩模或光致抗蚀剂层134以及硅生长在所得结构上，其中，硅可以包括外延单晶硅部分140和多晶硅部分142，如图1K所示。
参考图1L，平坦化图1K的结构以形成硅岛前体142。然后去除替换的第一硬掩模层130，并且在所得结构上形成硬掩模层144，如图1M所示。
参考图1N，在图1M的结构上形成硬掩模，并且将鳍片图案化到该结构中。例如，形成纳米线前体鳍片146和硅岛鳍片148，所有这些都包括图案化的硬掩模层144'并且在其上具有硬掩模147。然后，去除硬掩模147，进一步使凹陷的衬里层125和凹陷的填充材料127凹陷以形成包括衬里层152和填充材料154的隔离结构150，然后在鳍片的基部形成浅沟槽隔离材料156，如图1O所示。要明白，进一步的处理可以包括在鳍片146（以及可能的岛鳍片148）上的栅极形成和/或从鳍片146的纳米线释放（release），其示例在下面描述。
再次参考图1O，根据本公开的一个实施例，集成电路结构160包括半导体衬底102上的半导体岛148（其可以包括或者可以不包括硬掩模144'）。水平纳米线的第一垂直布置（左146）在从半导体衬底102突出的第一鳍片（左103）上方。水平纳米线的第二垂直布置（右146）在从半导体衬底103突出的第二鳍片（右103）上方。半导体岛148在水平纳米线的第一垂直布置（左146）和水平纳米线的第二垂直布置（右146）之间。在实施例中，第一和第二鳍片146电耦合到半导体岛148。
在第二示例性工艺流程中，图2A-2O示出了根据本公开内容的另一实施例的制造具有相邻岛结构的环栅集成电路结构的另一方法中的各种操作的截面图。
参考图2A，一种制造集成电路结构的方法包括在诸如硅衬底的衬底202上方形成包括底部牺牲层204与交替的牺牲层208（例如，硅锗）和纳米线206（例如，硅）的起始叠层200。纳米线206可以被称为纳米线的垂直布置。可以在交替的牺牲层208和纳米线206上方形成图案化叠层。图案化叠层可以包括第一硬掩模层210、第二硬掩模层212（例如非晶硅）、第三硬掩模层214、第四硬掩模层216和其中形成有开口220的图案化的硬掩模或光致抗蚀剂层218。
参考图2B，通过开口220在起始叠层200中形成沟槽222。然后去除第四硬掩模层216和图案化的硬掩模或光致抗蚀剂层218，并在所得结构上形成衬里层224诸如氮化硅层，如图2C所示。
参考图2D，在图2C的结构中形成填充材料226，诸如低密度氧化硅材料。然后使衬里层224和填充材料226凹陷，以形成凹陷的衬里层225和凹陷的填充材料227，并且去除第三硬掩模层214，如图2E所示。
参考图2F，在图2E的结构上形成附加的非晶硅材料以形成非晶硅结构213。然后平坦化非晶硅结构213以形成非晶硅插塞228，如图2G所示。
参考图2H，去除第一硬掩模层210，并且在所得结构之上形成替换的第一硬掩模层230。然后在图2H的结构上形成硬掩模层232和具有开口236的图案化的硬掩模或光致抗蚀剂层234，如图2I所示。
参考图2J，通过开口236在图2I的结构中形成沟槽238。硬掩模层232和图案化的硬掩模或光致抗蚀剂层234以及硅生长在所得结构上，其中，硅可以包括外延单晶硅部分240和多晶硅部分242，如图2K所示。
参考图2L，平坦化图2K的结构以形成硅岛前体242。然后去除替换的第一硬掩模层230，并在所得结构上形成硬掩模层244，如图2M所示。
参考图2N，在图2M的结构上形成硬掩模，并且将鳍片图案化到该结构中。例如，形成纳米线前体鳍片246、硅岛鳍片248和伪鳍片250，所有这些都包括图案化的硬掩模层244'并且在其上具有硬掩模247。然后在鳍片的基部形成浅沟槽隔离材料252，如图2O所示。要明白，进一步的处理可以包括在鳍片246（以及可能的岛鳍片248）之上的栅极形成和/或从鳍片246的纳米线释放，其示例在下面描述。
再次参考图2O，根据本公开的一个实施例，集成电路结构260包括半导体衬底202上的半导体岛248（其可以包括或者可以不包括硬掩模244'）。水平纳米线246的垂直布置在从半导体衬底202突出的鳍片203上方。隔离结构225/227在衬底202上并且横向地接近鳍片203。鳍片结构250在隔离结构225/227上。
在实施例中，鳍片结构250包括非晶硅。在实施例中，隔离结构225/227包括在电介质填充227的底部上和侧面上的电介质衬里225，如图所示。在实施例中，鳍片203电耦合到半导体岛248。
为了提供进一步的上下文，作为不包括沟道到衬底电接触的示例性器件，图3A示出了没有沟道到衬底电接触的环栅集成电路结构的环栅器件的截面图。
参考图3A，集成电路结构300包括：半导体衬底302，具有从其突出的鳍片304。衬底302可以是体硅衬底，并且鳍片304可以是纳米线或纳米带器件的子鳍片结构。纳米线或纳米带306在鳍片304上方，并且可以被堆叠为水平纳米线或纳米带的垂直布置，如图所示。栅极叠层308围绕纳米线或纳米带306的沟道区。源极或漏极结构310在栅极叠层308的任一侧上。源极或漏极接触312在源极或漏极结构310上。区314共同表示了集成在上述器件特征周围和之间的隔离或电介质层或特征。集成电路结构300不包括沟道到衬底电接触。因此，集成电路结构300可以表示标准纳米线或纳米带器件的示例。
作为包括沟道到衬底电接触的第一示例性器件，图3B示出了根据本公开的一个实施例的具有例如用于子鳍片电接触的相邻岛结构的环栅集成电路结构的截面图。
参考图3B，集成电路结构320包括半导体衬底322（诸如，体硅衬底322）上的半导体岛340。水平纳米线（或纳米带）326的垂直布置在从半导体衬底322突出的鳍片324（其可以被称为子鳍片）上方。水平纳米线326的垂直布置的沟道区与鳍片324电隔离。鳍片324电耦合到半导体岛340。栅极叠层328在水平纳米线326的垂直布置之上。区334共同表示了集成在上述器件特征周围和之间的隔离或电介质层或特征。
在实施例中，半导体岛340和水平纳米线326的垂直布置包括了相同的半导体材料。在一个这样的实施例中，该相同的半导体材料是硅。在另一个这样的实施例中，该相同的半导体材料是硅锗。
在实施例中，集成电路结构还包括在水平纳米线326的垂直布置的第一和第二端处的一对外延源极或漏极结构330。在实施例中，集成电路结构还包括在该对外延源极或漏极结构330上的一对导电接触332，以及在半导体岛340上的导电接触342。在一个这样的实施例中，该对导电接触332中的一个例如通过导电线344电连接到半导体岛340上的导电接触342。
在实施例中，如图所示，该对外延源极或漏极结构330是一对非分立的外延源极或漏极结构。在另一实施例中，该对外延源极或漏极结构330是一对分立的外延源极或漏极结构。在实施例中，栅极叠层328包括高k栅极电介质层和金属栅电极。
作为包括沟道到衬底电接触的第二示例性器件，图3B示出了根据本公开的一个实施例的具有例如用于子鳍片电接触的相邻岛结构的环栅集成电路结构的截面图。
参考图3C，集成电路结构350包括半导体衬底352上的半导体岛370，半导体岛370具有顶表面。第一栅极叠层373/374（例如，包括栅极电介质373和栅电极374）位于该半导体岛370的顶表面上。水平纳米线（或纳米带）356的垂直布置在从半导体衬底352突出的鳍片354（其可以被称为子鳍片）上方。水平纳米线356的垂直布置的沟道区与鳍片354电隔离。在一个实施例中，鳍片354具有在半导体岛370的顶表面下方的顶表面，如图所示。第二栅极叠层358位于水平纳米线356的垂直布置之上。区364共同表示了集成在上述器件特征周围和之间的隔离或电介质层或特征。
在实施例中，半导体岛370和水平纳米线356的垂直布置包括了相同的半导体材料。在一个这样的实施例中，该相同的半导体材料是硅。在另一个这样的实施例中，该相同的半导体材料是硅锗。
在实施例中，集成电路结构350还包括在水平纳米线356的垂直布置的第一和第二端处的一对外延源极或漏极结构360，以及在半导体岛370中的一对源极或漏极区372（其可以是外延或扩散区）。在实施例中，集成电路结构350还包括在该对外延源极或漏极结构360上的第一对导电接触362，以及在半导体岛370中的该对源极或漏极区372上的第二对导电接触376。在一个这样的实施例中，第一对导电接触362中的一个例如通过导电线电连接至第二对导电接触376中的一个。
在实施例中，如图所示，该对外延源极或漏极结构360是一对非分立的外延源极或漏极结构。在另一实施例中，该对外延源极或漏极结构是一对分立的外延源极或漏极结构。在实施例中，第一栅极叠层373/374和第二栅极叠层358各自包括高k栅极电介质层和金属栅电极。
在实施例中，第一栅极叠层373/374仅形成在半导体岛370的顶表面上，从而有效地提供了使得能够电接触鳍片354的平面器件。在另一实施例中，第一栅极叠层373/374还形成在半导体岛370的侧壁表面上，从而有效地提供了使得能够电接触鳍片354的finFET器件。
要明白，本文描述的实施例还可以包括其他实施方式，诸如具有各种宽度、厚度和/或材料的纳米线和/或纳米带，所述材料包括但不限于Si和SiGe。例如，可以使用III-V族材料。实施例可以可适用于制造用于需要将电荷耗散到衬底和/或子鳍片的电路的器件。
要明白，在特定实施例中，沟道层和半导体岛可以由硅构成。如全文所使用的，硅层可以用于描述由非常大量的硅（如果不是全部的话）构成的硅材料。然而，要明白，实际上，100%纯的Si可能难以形成，因此，可能包括极小百分比的碳、锗或锡。这些杂质可能作为Si沉积期间不可避免的杂质或成分而被包括，或者可能在后沉积处理期间在扩散时“污染”Si。因此，本文描述的涉及硅层的实施例可以包括含有相对少量例如“杂质”水平的非Si原子或物质（诸如Ge、C或Sn）的硅层。要明白，本文描述的硅层可以未掺杂或可以掺杂有诸如硼、磷或砷的掺杂剂原子。
要明白，在特定实施例中，沟道层和半导体岛可以由硅锗构成。如全文所使用的，硅锗层可以用于描述由硅和锗两者的显著部分（诸如两者的至少5%）构成的硅锗材料。在一些实施例中，锗的量大于硅的量。在特定实施例中，硅锗层包括大约60%的锗和大约40%的硅（Si40Ge60）。在其他实施例中，硅的量大于锗的量。在特定实施例中，硅锗层包括大约30%的锗和大约70%的硅（Si70Ge30）。要明白，实际上，100%纯的硅锗（通常称为SiGe）可能难以形成，因此可能包括极小百分比的碳或锡。这些杂质可能作为SiGe沉积期间不可避免的杂质或成分而被包括，或者在后沉积处理期间在扩散时可能“污染”SiGe。因此，本文描述的涉及硅锗层的实施例可以包括硅锗层，该硅锗层包含相对少量的例如“杂质”水平的非Ge和非Si原子或物质（诸如碳或锡）。要明白，本文描述的硅锗层可以未掺杂或可以掺杂有诸如硼、磷或砷的掺杂剂原子。
下面描述了可以用于制造没有沟道到衬底接触的器件的各种器件和处理方案，所述没有沟道到衬底接触的器件可以与例如用于子鳍片电接触的相邻岛结构集成。要明白，示例性实施例不必一定需要所有描述的特征，或者可以包括比所描述的更多的特征。例如，可以通过替换的栅极沟槽来执行纳米线释放处理。下面描述这种释放过程的示例。另外，在又一方面中，后端（BE）互连缩放可能由于图案化复杂性而导致较低的性能和较高的制造成本。可以实施本文描述的实施例以实现纳米线晶体管的正面和背面互连集成。本文描述的实施例可以提供实现相对较宽的互连间距的方法。结果可以是改善的产品性能和较低的图案化成本。可以实施实施例以实现具有低功率和高性能的缩放纳米线或纳米带晶体管的鲁棒功能。
本文描述的一个或多个实施例涉及使用部分源极或漏极（SD）和非对称沟槽接触（TCN）深度的纳米线或纳米带晶体管的双外延（EPI）连接。在实施例中，通过形成部分地填充有SD外延的纳米线/纳米带晶体管的源极-漏极开口来制造集成电路结构。该开口的剩余部分填充有导电材料。在源极或漏极侧之一上的深沟槽形成实现了与背面互连级的直接接触。
作为用于制造具有相邻岛结构（例如用于子鳍片电接触）的环栅集成电路结构的环栅器件的示例性工艺流程，图4A-4J示出了根据本公开的一个实施例的制造环栅集成电路结构的方法中的各种操作的截面图。
参考图4A，一种制造集成电路结构的方法包括形成起始叠层，该起始叠层包括在诸如硅鳍片的鳍片402上方的交替的牺牲层404和纳米线406。纳米线406可以被称为纳米线的垂直布置。如图所示，可以在交替的牺牲层404和纳米线406上方形成保护帽408。还如图所示，松弛缓冲层452和缺陷修改层450可以形成在交替的牺牲层404和纳米线406之下。
参考图4B，在水平纳米线406的垂直布置之上形成栅极堆叠410。然后通过去除牺牲层404的部分以提供凹陷的牺牲层404'和空腔412，来释放水平纳米线406的垂直布置的部分，如图4C所示。
要明白，可以制造图4C的结构至结束而没有首先执行下述的深蚀刻和非对称接触处理。在任一情况下（例如，在非对称接触处理的情况下或在没有非对称接触处理的情况下），在实施例中，制造工艺涉及使用提供具有外延小块（nub）的环栅集成电路结构的工艺方案，所述外延小块可以是垂直分立的源极或漏极结构。
参考图4D，在栅极结构410的侧壁处形成上栅极间隔物414。在上栅极间隔物414之下的空腔412中形成空腔间隔物416。然后可选地执行深沟槽接触蚀刻以形成沟槽418并形成凹陷的纳米线406'。如图所示，也可以存在图案化的松弛缓冲层452'和图案化的缺陷修改层450'。
然后，如图4E所示，在沟槽418中形成牺牲材料420。在其他工艺方案中，可以使用隔离的沟槽底部或硅沟槽底部。
参考图4F，在水平纳米线406'的垂直布置的第一端处形成第一外延源极或漏极结构（例如，左手特征422）。在水平纳米线406'的垂直布置的第二端处形成第二外延源极或漏极结构（例如，右手特征422）。在实施例中，如图所示，外延源极或漏极结构422是垂直分立的源极或漏极结构，并且可以被称为外延小块。
然后，如图4G所示，在栅电极410的侧面并邻近源极或漏极结构422形成层间电介质（ILD）材料424。参考图4H，使用替换栅极工艺来形成永久栅极电介质428和永久栅电极426。然后，如图4I所示，去除ILD材料424。然后，从源漏位置之一（例如，右手侧）去除牺牲材料420以形成沟槽432，但是不从源漏位置的另一个去除牺牲材料420以形成沟槽430。
参考图4J，形成耦合到第一外延源极或漏极结构（例如，左手特征422）的第一导电接触结构434。形成耦合到第二外延源极或漏极结构（例如，右手特征422）的第二导电接触结构436。第二导电接触结构436沿鳍片402形成得比第一导电接触结构434更深。在实施例中，虽然在图4J中未示出，但是该方法还包括在鳍片402的底部形成第二导电接触结构436的暴露表面。导电接触可以包括接触电阻降低层和主要接触电极层，其中，示例可以包括Ti、Ni、Co（用于前者以及W、Ru、Co用于后者）。
在实施例中，如图所示，第二导电接触结构436沿鳍片402比第一导电接触结构434更深。在一个这样的实施例中，第一导电接触结构434不沿着鳍片402，如图所示。在另一未示出的这种实施例中，第一导电接触结构434部分地沿着鳍片402。
在实施例中，第二导电接触结构436沿着整个鳍片402。在实施例中，尽管未示出，在通过背面衬底去除工艺暴露鳍片402的底部的情况下，第二导电接触结构436在鳍片402的底部具有暴露表面。
在实施例中，图4J的结构包括在集成电路结构中，该集成电路结构还包括例如用于子鳍片电接触的相邻岛结构，诸如结合图1A-1O、2A-2O、3B或3C所描述的。通过包括在半导体衬底的一部分上形成半导体岛的工艺操作，可以与图4J的结构一起制造相邻岛结构。
在另一方面中，为了使得能够接近一对非对称源极和漏极接触结构的两个导电接触结构，可以使用正面结构的背面暴露（back-side reveal of front-side structure）制造方法来制造本文描述的集成电路结构。在一些示例性实施例中，晶体管或其他器件结构的背面的暴露牵涉晶片级背面处理。与常规TSV型技术相比，可以以器件单元的密度且甚至在器件的子区内执行本文描述的晶体管的背面暴露。此外，可以执行晶体管的背面的这种暴露以去除在正面器件处理期间器件层被设置在其上的施主衬底的基本全部。因此，在晶体管的背面暴露之后的器件单元中的半导体厚度可能仅为几十或几百纳米的情况下，微米深的TSV变得不必要。
本文描述的暴露技术可以实现从“自下而上”器件制造到“中心向外”制造的范例转变，其中“中心”是在正面制造中采用、从背面暴露且在背面制造中再次采用的任何层。对器件结构的正面和暴露的背面的处理可以解决在主要依赖于正面处理时与制造3D IC相关联的许多挑战。
例如可以采用晶体管背面暴露的方法以去除施主-宿主衬底组装件的载体层和中间层的至少一部分。工艺流程开始于输入施主-宿主衬底组装件。施主-宿主衬底中的载体层的厚度被抛光（例如CMP）和/或用湿法或干法（例如等离子体）蚀刻工艺来蚀刻。可以采用已知适合于载体层的组成的任何研磨、抛光和/或湿法/干法蚀刻工艺。例如，在载体层是IV族半导体（例如硅）的情况下，可以采用已知适合于减薄半导体的CMP浆料。同样，也可以采用已知适合于减薄IV族半导体的任何湿法蚀刻剂或等离子体蚀刻工艺。
在一些实施例中，在以上操作之前，沿着基本上平行于中间层的断裂面解理载体层。可以利用解理或断裂工艺来去除作为大块体（bulk mass）的载体层的显著部分，从而减少去除载体层所需的抛光或蚀刻时间。例如，在载体层的厚度为400-900μm的情况下，可以通过实施已知促进晶片级断裂的任何毯式注入来解理100-700μm。在一些示例性实施例中，将轻元素（例如，H、He或Li）注入到载体层内的期望断裂面的均匀目标深度。在这种解理工艺之后，然后可以对施主-宿主衬底组装件中剩余的载体层的厚度进行抛光或蚀刻以完成去除。备选地，在载体层未断裂的情况下，可以采用研磨、抛光和/或蚀刻操作来去除载体层的较大厚度。
接着，检测中间层的暴露。检测用于识别施主衬底的背面表面已经前进到接近器件层的时刻。可以实施已知适合于检测在载体层所用的材料和中间层所用的材料之间的过渡的任何端点检测技术。在一些实施方式中，一个或多个端点标准是基于检测在抛光或蚀刻执行期间施主衬底的背面表面的光吸收或发射的变化。在一些其他实施例中，端点标准与在抛光或蚀刻施主衬底背面表面期间副产物的光吸收或发射的变化相关联。例如，与载体层蚀刻副产物相关联的吸收或发射波长可以根据载体层与中间层的不同组成而改变。在其他实施例中，端点标准与在抛光或蚀刻施主衬底的背面表面的副产物中的物质质量的变化相关联。例如，处理的副产物可以通过四极质量分析器取样，并且物质质量的变化可以与载体层和中间层的不同组成相关。在另一示例性实施例中，端点标准与施主衬底的背面表面和与施主衬底的背面表面接触的抛光表面之间的摩擦的变化相关联。
在去除工艺相对于中间层对载体层具有选择性的情况下，中间层的检测可以被增强，因为载体去除工艺中的不均匀性可以通过载体层与中间层之间的蚀刻速率差量（delta）来减轻。如果研磨、抛光和/或蚀刻操作以比去除载体层的速率充分低的速率去除中间层，则甚至可以跳过检测。如果不采用端点标准，那么在中间层的厚度对于蚀刻的选择性是足够的情况下，预定固定持续时间的研磨、抛光和/或蚀刻操作可以在中间层材料上停止。在一些示例中，载体蚀刻速率:中间层蚀刻速率是3:1-10:1或更大。
在暴露中间层时，可以去除中间层的至少一部分。例如，可以去除中间层的一个或多个组成层。例如，可以通过抛光均匀地去除中间层的厚度。备选地，可以用掩模或毯式蚀刻工艺来去除中间层的厚度。该工艺可以采用与减薄载体所采用的相同的抛光或蚀刻工艺，或者可以是具有不同工艺参数的不同工艺。例如，在中间层为载体去除工艺提供蚀刻停止的情况下，后面的操作可以采用不同的抛光或蚀刻工艺，所述不同的抛光或蚀刻工艺相比于器件层的去除更有利于中间层的去除。在要去除小于几百纳米的中间层厚度的情况下，去除工艺可能相对缓慢，针对跨晶片的均匀性进行优化，并且比用于去除载体层的工艺被更精确地控制。所采用的CMP工艺可以例如采用浆料，该浆料在半导体（例如硅）与围绕器件层且嵌入在中间层（例如作为相邻器件区之间的电隔离）内的电介质材料（例如SiO）之间提供非常高的选择性（例如100:1-300:1或更高）。
对于通过完全去除中间层而暴露器件层的实施例，可以在器件层的暴露的背面或其中的特定器件区上开始背面处理。在一些实施例中，背面器件层处理包括穿过设置在中间层和先前在器件层中制造的器件区（诸如源极或漏极区）之间的器件层的厚度的进一步抛光或湿法/干法蚀刻。
在用湿法和/或等离子体蚀刻使载体层、中间层或器件层背面凹陷的一些实施例中，这种蚀刻可以是图案化蚀刻或材料选择性蚀刻，其将显著的非平面性或形貌赋予到器件层背面表面中。如下面进一步描述的，图案化可以在器件单元内（即，“单元内”图案化）或可以跨越器件单元（即，“单元间”图案化）。在一些图案化蚀刻实施例中，采用至少部分厚度的中间层作为用于背面器件层图案化的硬掩模。因此，掩模蚀刻工艺可以作为相应的掩模器件层蚀刻的开端。
上述处理方案可以产生包括IC器件的施主-宿主衬底组装件，所述IC器件具有暴露的中间层的背面、器件层的背面和/或器件层内的一个或多个半导体区的背面、和/或正面金属化。然后，在下游处理期间可以执行对这些暴露区中的任何一个的附加背面处理。
要明白，由上述示例性处理方案所产生的结构可以以相同或相似的形式用于后续处理操作以完成器件制造，诸如PMOS和/或NMOS器件制造。作为完成的器件的示例，图5示出了根据本公开的一个实施例的沿栅极线截取的非平面集成电路结构的截面图。
参考图5，半导体结构或器件500包括在沟槽隔离区506内的非平面有源区（例如，包括突出的鳍片部分504和子鳍片区505的鳍片结构）。在实施例中，代替实心鳍片，非平面有源区在子鳍片区505上方被分离成纳米线（诸如纳米线504A和504B），如由虚线表示的。在任一情况下，为了便于描述非平面集成电路结构500，非平面有源区504在下面被称为突出的鳍片部分。在实施例中，子鳍片区505还包括松弛缓冲层542和缺陷修改层540，如图所示。
栅极线508设置在非平面有源区的突出部分504之上（如果适用的话包括围绕纳米线504A和504B）以及在沟槽隔离区506的一部分之上。如图所示，栅极线508包括栅电极550和栅极电介质层552。在一个实施例中，栅极线508还可以包括电介质盖层554。从该透视图还看到栅极接触514和上覆栅极接触通孔516以及上覆金属互连560，所有这些都设置在层间电介质叠层或层570中。从图5的透视图还看出，在一个实施例中栅极接触514设置在沟槽隔离区506之上，但不在非平面有源区之上。在另一实施例中，栅极接触514在非平面有源区之上。
在实施例中，半导体结构或器件500是非平面器件，诸如但不限于finFET器件、三栅极器件、纳米带器件或纳米线器件。在这样的实施例中，对应的半导体沟道区由三维体构成或形成在三维体中。在一个这样的实施例中，栅极线508的栅电极叠层围绕三维体的至少顶表面和一对侧壁。
如图5中还示出的，在实施例中，界面580存在于突出的鳍片部分504和子鳍片区505之间。界面580可以是掺杂的子鳍片区505和轻的或未掺杂的上鳍片部分504之间的过渡区。在一个这样的实施例中，每个鳍片大约10纳米宽或更小，并且子鳍片掺杂剂可选地从子鳍片位置处的相邻固态掺杂层进行供应。在特定的这种实施例中，每个鳍片小于10纳米宽。
尽管在图5中未示出，但要明白，突出的鳍片部分504的或邻近于突出的鳍片部分504的源极或漏极区是在栅极线508的任一侧上，即，进入页面和离开页面。在一个实施例中，源极或漏极位置中的突出的鳍片部分504的材料被去除，并且例如通过外延沉积用另一种半导体材料来代替，以形成外延源极或漏极结构。源极或漏极区可以在沟槽隔离区506的电介质层的高度之下延伸，即，延伸到子鳍片区505中。根据本公开的实施例，更重掺杂的子鳍片区，即，界面580之下的鳍片的掺杂部分，抑制了经过体半导体鳍片的该部分的源极到漏极泄漏。在实施例中，如上面结合图4J所述，源极和漏极区具有相关联的非对称源极和漏极接触结构。
再次参考图5，在实施例中，鳍片504/505（以及可能的纳米线504A和504B）由晶体硅锗层构成，该晶体硅锗层可以掺杂有电荷载流子，诸如但不限于磷、砷、硼、镓或其组合。
在实施例中，沟槽隔离区506和全文描述的沟槽隔离区（沟槽隔离结构或沟槽隔离层）可以由适合于最终将永久栅极结构的部分与下面的体衬底电隔离或促成将永久栅极结构的部分与下面的体衬底隔离或者适合于将在下面的体衬底内形成的有源区隔离（诸如隔离鳍片有源区）的材料构成。例如，在一个实施例中，沟槽隔离区506由电介质材料构成，所述电介质材料诸如但不限于二氧化硅、氮氧化硅、氮化硅或掺碳氮化硅。
栅极线508可以由包括栅极电介质层552和栅电极层550的栅电极叠层构成。在实施例中，栅电极叠层的栅电极由金属栅极构成，并且栅极电介质层由高k材料构成。例如，在一个实施例中，栅极电介质层552由诸如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸钡锶、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌或其组合的材料构成。此外，栅极电介质层552的一部分可以包括由衬底鳍片504的顶部几层形成的原生氧化物层。在实施例中，栅极电介质层552由顶部高k部分和下部分构成，所述下部分由半导体材料的氧化物构成。在一个实施例中，栅极电介质层552由氧化铪的顶部部分和二氧化硅或氮氧化硅的底部部分构成。在一些实施方式中，栅极电介质的一部分为“U”形结构，其包括基本上平行于衬底的表面的底部部分和基本上垂直于衬底的顶表面的两个侧壁部分。
在一个实施例中，栅电极层550由金属层构成，所述金属层诸如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物。在特定实施例中，栅电极层550由形成在金属功函数设定层上的非功函数设定填充材料构成。栅电极层550可以由P型功函数金属或N型功函数金属构成，这取决于晶体管是PMOS晶体管还是NMOS晶体管。在一些实施方式中，栅电极层550可以由两个或更多个金属层的叠层构成，其中，一个或多个金属层是功函数金属层，并且至少一个金属层是导电填充层。对于PMOS晶体管，可以用于栅电极的金属包括但不限于钌、钯、铂、钴、镍和导电金属氧化物，例如氧化钌。P型金属层将使得能够形成具有在大约4.9 eV至大约5.2 eV之间的功函数的PMOS栅电极。对于NMOS晶体管，可以用于栅电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、以及这些金属的碳化物，诸如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝。N型金属层将使得能够形成具有在约3.9 eV至约4.2 eV之间的功函数的NMOS栅电极。在一些实施方式中，栅电极可以由“U”形结构组成，所述“U”形结构包括基本上平行于衬底的表面的底部部分和基本上垂直于衬底的顶表面的两个侧壁部分。在另一实施方式中，形成栅电极的金属层中的至少一个可以简单地是平面层，该平面层基本上平行于衬底的顶表面并且不包括基本上垂直于衬底的顶表面的侧壁部分。在本发明的其他实施方式中，栅电极可以由U形结构与平面非U形结构的组合组成。例如，栅电极可以由形成于一个或多个平面非U形层顶部的一个或多个U形金属层组成。
与栅电极叠层相关联的间隔物可以由适合于最终将永久栅极结构与相邻导电接触（诸如自对准接触）电隔离或促成将永久栅极结构与相邻导电接触隔离的材料构成。例如，在一个实施例中，间隔物可以由电介质材料诸如但不限于二氧化硅、氮氧化硅、氮化硅或掺碳氮化硅构成。
栅极接触514和上覆栅极接触通孔516可以由导电材料构成。在实施例中，一个或多个接触或通孔由金属物质构成。金属物质可以是纯金属诸如钨、镍或钴，或者可以是合金诸如金属-金属合金或金属-半导体合金（诸如，硅化物材料）。
在实施例（尽管未示出）中，形成基本上完全对准于现有栅极图案508的接触图案，同时消除了使用具有非常严格的配准预算的光刻步骤。在实施例中，接触图案是垂直对称接触图案，或者是诸如结合图4J描述的非对称接触图案。在其他实施例中，所有接触都是正面连接的并且不是非对称的。在一个这样的实施例中，自对准方法使得能够使用固有的高选择性湿法蚀刻（例如，相对于常规实施的干法或等离子体蚀刻）来生成接触开口。在实施例中，通过利用现有的栅极图案结合接触插塞光刻操作来形成接触图案。在一个这样的实施例中，该方法使得能够消除对如在常规方法中使用的用于生成接触图案的光刻操作的需要（否则该光刻操作在常规方法中是关键的）。在实施例中，沟槽接触栅格不是单独图案化的，而是形成在多（栅极）线之间。例如，在一个这样的实施例中，在栅极格栅图案化之后但在栅极格栅切割之前形成沟槽接触栅格。
在实施例中，提供结构500涉及通过替换栅极工艺制造栅极叠层结构508。在这种方案中，可以去除诸如多晶硅或氮化硅柱材料的伪栅极材料，并用永久栅电极材料来代替。在一个这样的实施例中，与从较早处理进行相反，在该工艺中还形成永久栅极电介质层。在实施例中，通过干法蚀刻或湿法蚀刻工艺去除伪栅极。在一个实施例中，伪栅极由多晶硅或非晶硅构成，并且通过包括使用SF6的干法蚀刻工艺来去除。在另一实施例中，伪栅极由多晶硅或非晶硅构成，并且通过包括使用含水NH4OH或氢氧化四甲铵的湿法蚀刻工艺来去除。在一个实施例中，伪栅极由氮化硅构成，并且利用包括含水磷酸的湿法蚀刻来去除。
再次参考图5，半导体结构或器件500的布置将栅极接触置于隔离区之上。这种布置可以被看作是布局空间的低效使用。然而，在另一实施例中，半导体器件具有接触栅电极的部分的接触结构，该栅电极形成在有源区之上（例如在鳍片505之上）并且在与沟槽接触通孔相同的层中。
在实施例中，图5的结构包括在集成电路结构中，该集成电路结构还包括例如用于子鳍片电接触的相邻岛结构，诸如结合图1A-1O、2A-2O、3B或3C所描述的。通过包括在半导体衬底的一部分上形成半导体岛的工艺操作，可以与图5的结构一起制造相邻岛结构。
要明白，并非上述工艺的所有方面需要被实施以落入本公开的实施例的精神和范围内。此外，本文描述的工艺可以用于制造一个或多个半导体器件。半导体器件可以是晶体管或类似器件。例如，在实施例中，半导体器件是用于逻辑或存储器的金属氧化物半导体（MOS）晶体管，或者是双极晶体管。此外，在实施例中，半导体器件具有三维架构，诸如纳米线器件、纳米带器件、三栅极器件、独立存取的双栅极器件或FIN-FET。一个或多个实施例对于以亚10纳米（10 nm）技术节点制造半导体器件而言可能是特别有用的。
在实施例中，如贯穿本说明书所使用的，层间电介质（ILD）材料由一层电介质或绝缘材料构成或包括一层电介质或绝缘材料。合适的电介质材料的示例包括但不限于硅的氧化物（例如二氧化硅（SiO2））、硅的掺杂氧化物、硅的氟化氧化物、硅的碳掺杂氧化物、本领域已知的各种低k电介质材料、及其组合。层间电介质材料可以通过常规技术诸如例如化学气相沉积（CVD）、物理气相沉积（PVD）或通过其他沉积方法来形成。
在实施例中，如贯穿本说明书还使用的，金属线或互连线材料（和通孔材料）由一个或多个金属或其他导电结构构成。常见的示例是使用铜线和结构，所述铜线和结构可以包括或者可以不包括在铜和周围的ILD材料之间的阻挡层。如本文使用的，术语金属包括合金、叠层和多种金属的其他组合。例如，金属互连线可以包括阻挡层（例如，包括Ta、TaN、Ti或TiN中的一个或多个的层）、不同金属或合金的叠层等。因此，互连线可以是单一材料层，或者可以由包括导电衬里层和填充层的若干层形成。任何合适的沉积工艺，诸如电镀、化学气相沉积或物理气相沉积，可以用于形成互连线。在实施例中，互连线由导电材料构成，所述导电材料诸如但不限于Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金。互连线在本领域中有时也称为迹线、导线、线路、金属或简单地称为互连。
在实施例中，如贯穿本说明书还使用的，硬掩模材料、覆盖层或插塞由不同于层间电介质材料的电介质材料构成。在一个实施例中，不同的硬掩模、覆盖或插塞材料可以用在不同的区中，以便提供彼此不同的生长或蚀刻选择性以及提供对下面的电介质和金属层的不同的生长或蚀刻选择性。在一些实施例中，硬掩模层、覆盖层或插塞层包括硅的氮化物（例如，氮化硅）层或硅的氧化物层，或两者，或其组合。其他合适的材料可以包括碳基材料。根据特定的实施方式，可以使用本领域已知的其他硬掩模、覆盖层或插塞层。硬掩模层、覆盖层或插塞层可以通过CVD、PVD或其他沉积方法来形成。
在实施例中，如贯穿本说明书还使用的，使用193nm浸没式光刻（i193）、EUV和/或EBDW光刻等来执行光刻操作。可以使用正色调或负色调抗蚀剂。在一个实施例中，光刻掩模是三层掩模，所述三层掩模由形貌掩模部分、抗反射涂层（ARC）和光致抗蚀剂层构成。在特定的这种实施例中，形貌掩模部分是碳硬掩模（CHM）层，并且抗反射涂层是硅ARC层。
在另一方面中，一个或多个实施例涉及由自对准栅极端帽（SAGE）结构分离的相邻半导体结构或器件。特定实施例可以涉及多宽度（多Wsi）纳米线和纳米带在SAGE架构中的集成以及所述多宽度（多Wsi）纳米线和纳米带由SAGE壁分离。在实施例中，在前端工艺流程的SAGE架构部分中将纳米线/纳米带与多个Wsi集成。这种工艺流程可以包括不同Wsi的纳米线和纳米带的集成，以提供具有低功率和高性能的下一代晶体管的鲁棒功能。可以嵌入相关联的外延源极或漏极区（例如，去除纳米线的部分，然后执行源极或漏极（S/D）生长）。
为了提供进一步的上下文，自对准栅极端帽（SAGE）架构的优点可以包括实现更高的布局密度并且特别地缩放扩散至扩散间隔。为了提供说明性的比较，图6示出了根据本公开的一个实施例的针对非端帽架构（左手侧（a））对比自对准栅极端帽（SAGE）架构（右手侧（b））穿过纳米线和鳍片截取的截面图。
参考图6的左手侧（a），集成电路结构600包括具有鳍片604的衬底602，所述鳍片604从衬底602突出到隔离结构608上方的一定量606，所述隔离结构608横向围绕鳍片604的下部分。鳍片的上部分可以包括松弛缓冲层622和缺陷修改层620，如图所示。相应的纳米线605在鳍片604之上。可以在集成电路结构600之上形成栅极结构以制造器件。然而，可以通过增加鳍片604/纳米线605对之间的间隔来适应这种栅极结构中的中断。
相比之下，参考图6的右手侧（b），集成电路结构650包括具有鳍片654的衬底652，所述鳍片654从衬底652突出到隔离结构658上方的一定量656，所述隔离结构658横向围绕鳍片654的下部分。如图所示，鳍片的上部分可以包括松弛缓冲层672和缺陷修改层670。相应的纳米线655在鳍片654之上。隔离SAGE壁660（如图所示，其可以包括在其上的硬掩模）被包括在隔离结构652内并且在相邻的鳍片654/纳米线655对之间。隔离SAGE壁660和最近的鳍片654/纳米线655对之间的距离限定了栅极端帽间距662。栅极结构可以形成在集成电路结构600之上在隔离SAGE壁之间以制造器件。在这种栅极结构中的中断由隔离SAGE壁造成。由于隔离SAGE壁660是自对准的，因此可以最小化来自常规方法的限制，以实现更激进的扩散至扩散间隔。此外，由于栅极结构在所有位置处包括中断，因此各个栅极结构部分可以通过形成在隔离SAGE壁660之上的局部互连进行层连接。在实施例中，如图所示，SAGE壁660每个都包括下电介质部分和在下电介质部分上的电介质帽。根据本公开的实施例，与图6相关联的结构的制造工艺涉及使用提供具有外延源极或漏极结构的环栅集成电路结构的工艺方案。
在实施例中，图6的部分（b）的结构包括在集成电路结构中，该集成电路结构还包括例如用于子鳍片电接触的相邻岛结构，诸如结合图1A-1O、2A-2O、3B或3C所描述的。通过包括在半导体衬底的一部分上形成半导体岛的工艺操作，可以与图6的部分（b）的结构一起制造相邻岛结构。
一种自对准栅极端帽（SAGE）处理方案涉及形成与鳍片自对准的栅极/沟槽接触端帽而不需要额外的长度来顾及掩模失准。因此，可以实施实施例以实现晶体管布局面积的缩小。本文描述的实施例可以涉及栅极端帽隔离结构的制造，所述栅极端帽隔离结构也可以被称为栅极壁、隔离栅极壁或自对准栅极端帽（SAGE）壁。
在用于具有使相邻器件分离的SAGE壁的结构的示例性处理方案中，图7示出了根据本公开的一个实施例的截面图，该截面图表示了在制造具有环栅器件的自对准栅极端帽（SAGE）结构的方法中的各种操作。
参考图7的部分（a），起始结构包括在衬底702上方的纳米线图案化叠层704。在纳米线图案化叠层704上方形成光刻图案化叠层706。纳米线图案化叠层704包括可以在松弛缓冲层782和缺陷修改层780上方的交替的牺牲层710和纳米线层712，如图所示。保护掩模714在纳米线图案化叠层704和光刻图案化叠层706之间。在一个实施例中，光刻图案化叠层706是三层掩模，所述三层掩模包括形貌掩模部分720、抗反射涂层（ARC）722和光致抗蚀剂层724。在特定的这种实施例中，形貌掩模部分720是碳硬掩模（CHM）层，并且抗反射涂层722是硅ARC层。
参考图7的部分（b），部分（a）的叠层被光刻图案化，然后被蚀刻以提供包括图案化的衬底702和沟槽730的蚀刻结构。
参考图7的部分（c），部分（b）的结构具有形成在沟槽730中的隔离层740和SAGE材料742。然后将该结构平坦化，以留下图案化的形貌掩模层720'作为暴露的上层。
参考图7的部分（d），使隔离层740凹陷到图案化衬底702的上表面之下，例如以限定突出的鳍片部分并在SAGE壁742之下提供沟槽隔离结构741。
参考图7的部分（e），至少在沟道区中去除牺牲层710以释放纳米线712A和712B。在形成图7的部分（e）的结构之后，可以在纳米线712B或712A周围、在衬底702的突出鳍片之上以及在SAGE壁742之间形成栅极叠层。在一个实施例中，在形成栅极叠层之前，去除保护掩模714的剩余部分。在另一实施例中，保护掩模714的剩余部分被保留作为绝缘鳍片帽（作为处理方案的人工制品）。
再次参考图7的部分（e），要明白，示出了沟道视图，其中，源极区或漏极区位于页面之内和之外。在实施例中，包括纳米线712B的沟道区具有比包括纳米线712A的沟道区小的宽度。因此，在实施例中，集成电路结构包括多宽度（多Wsi）纳米线。尽管712B和712A的结构可以分别被区分为纳米线和纳米带，但是这两种结构通常在本文中被称为纳米线。还要明白，全文对鳍片/纳米线对的引用或描绘可以指代包括鳍片和一个或多个上覆纳米线（例如，在图7中示出了两个上覆纳米线）的结构。根据本公开的实施例，与图7相关联的结构的制造工艺涉及使用提供具有外延源极或漏极结构的环栅集成电路结构的工艺方案。
在实施例中，图7的部分（e）的结构包括在集成电路结构中，该集成电路结构还包括例如用于子鳍片电接触的相邻岛结构，诸如结合图1A-1O、2A-2O、3B或3C所描述的。通过包括在半导体衬底的一部分上形成半导体岛的工艺操作，可以与图7的部分（e）的结构一起制造相邻岛结构。
在实施例中，如全文所述，自对准栅极端帽（SAGE）隔离结构可以由适合于最终将永久栅极结构的部分彼此电隔离或促成将永久栅极结构的部分彼此隔离的一种或多种材料构成。示例性材料或材料组合包括单一材料结构，诸如二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅。其他示例性材料或材料组合包括多层叠层，所述多层叠层具有下部分二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅以及上部分较高介电常数材料诸如氧化铪。
为了强调具有三个垂直布置的纳米线的示例性集成电路结构，图8A示出了根据本公开的一个实施例的基于纳米线的集成电路结构的三维截面图。图8B示出了沿a-a'轴截取的图8A的基于纳米线的集成电路结构的截面源极或漏极视图。图8C示出了沿b-b'轴截取的图8A的基于纳米线的集成电路结构的截面沟道视图。
参考图8A，集成电路结构800包括在衬底802上方的一个或多个垂直堆叠的纳米线（804组）。在实施例中，如图所示，松弛缓冲层802C、缺陷修改层802B和下衬底部分802A包括在衬底802中，如图所示。出于说明性目的，为了强调纳米线部分，没有示出在最底部纳米线之下并从衬底802形成的可选鳍片。本文的实施例针对单线器件和多线器件两者。作为示例，出于说明性目的示出了具有纳米线804A、804B和804C的三个基于纳米线的器件。为了便于描述，纳米线804A用作其中描述集中在纳米线之一上的示例。要明白，在描述一个纳米线属性的情况下，基于多个纳米线的实施例可以具有对于纳米线中的每个纳米线相同或基本上相同的属性。
纳米线804中的每个纳米线包括纳米线中的沟道区806。沟道区806具有长度（L）。参考图8C，沟道区还具有与长度（L）正交的周界（Pc）。参考图8A和8C，栅电极叠层808围绕每个沟道区806的整个周界（Pc）。栅电极叠层808包括栅电极以及沟道区806和栅电极（未示出）之间的栅极电介质层。在实施例中，沟道区是分立的，因为它完全被栅电极叠层808围绕而没有任何中间材料，诸如下面的衬底材料或上覆的沟道制造材料。因此，在具有多个纳米线804的实施例中，纳米线的沟道区806也相对于彼此是分立的。
参考图8A和8B，集成电路结构800包括一对非分立的源极区或漏极区810/812。该对非分立的源极或漏极区810/812在多个垂直堆叠的纳米线804的沟道区806的任一侧上。此外，该对非分立的源极区或漏极区810/812对于多个垂直起始叠层的纳米线804的沟道区806是邻近的。在一个未示出的这样的实施例中，该对非分立的源极区或漏极区810/812对于沟道区806是直接垂直邻近的，因为外延生长在延伸超过沟道区806的纳米线部分之上和之间，其中，纳米线端部被示出在源极或漏极结构内。在另一实施例中，如图8A所示，该对非分立的源极区或漏极区810/812对于沟道区806是间接垂直邻近的，因为它们形成在纳米线的端部处并且不在纳米线之间。
在实施例中，如图所示，源极或漏极区810/812是非分立的，因为对于纳米线804的每个沟道区806不存在单独的和分立的源极或漏极区。因此，在具有多个纳米线804的实施例中，纳米线的源极或漏极区810/812是全局的或统一的源极或漏极区，而不是对于每个纳米线是分立的。即，在单个统一的特征被用作用于多个（在这种情况下3个）纳米线804并且更具体地用于一个以上分立沟道区806的源极或漏极区的意义上，非分立的源极或漏极区810/812是全局的。在一个实施例中，从与分立沟道区806的长度正交的截面透视图，该对非分立的源极区或漏极区810/812中的每个在形状上为具有底部锥形部分和顶部顶点部分的近似矩形，如图8B所示。然而，在其他实施例中，纳米线的源极或漏极区810/812是相对较大但分立的非垂直合并的外延结构，诸如结合图4A-4J描述的小块。
根据本发明的实施例并且如图8A和8B所示，集成电路结构800还包括一对接触814，每个接触814在该对非分立的源极区或漏极区810/812之一上。在一个这样的实施例中，在垂直意义上，每个接触814完全围绕相应的非分立的源极区或漏极区810/812。在另一方面中，非分立的源极区或漏极区810/812的整个周界可能不易接近用于与接触814接触，并且接触814因此仅部分地围绕非分立的源极区或漏极区810/812，如图8B所示。在未示出的对比实施例中，沿a-a'轴截取的非分立的源极或漏极区810/812的整个周界由接触814围绕。
再次参考图8A，在实施例中，集成电路结构800还包括一对间隔物816。如图所示，该对间隔物816的外部部分可以与非分立的源极区或漏极区810/812的部分重叠，从而提供在该对间隔物816下方的非分立的源极区或漏极区810/812的“嵌入”部分。还如图所示，非分立的源极区或漏极区810/812的嵌入部分可以不在整个间隔物对816下方延伸。
衬底802可以由适合于集成电路结构制造的材料构成。在一个实施例中，衬底802包括由材料的单晶构成的下体衬底，该材料可以包括但不限于硅、锗、硅锗、锗锡、硅锗锡或III-V族化合物半导体材料。由可以包括但不限于二氧化硅、氮化硅或氮氧化硅的材料构成的上绝缘体层在下体衬底上。因此，结构800可以由起始绝缘体上半导体衬底制造。备选地，结构800直接由体衬底形成，并且使用局部氧化来形成电绝缘部分以代替上述的上绝缘体层。在另一替选实施例中，结构800直接由体衬底形成，并且掺杂用于在其上形成电隔离的有源区，诸如纳米线。在一个这样的实施例中，第一纳米线（即，接近衬底）是以omega-FET型结构的形式。
在实施例中，纳米线804可以被确定尺寸为线或带，如下所述，并且可以具有方格式（squared-off）或圆形的角。在实施例中，纳米线804由诸如但不限于硅、锗或其组合的材料构成。在一个这样的实施例中，纳米线是单晶的。例如，对于硅纳米线804，单晶纳米线可以基于（100）全局取向，例如其中<100>平面在z方向上。如下所述，也可以考虑其他取向。在实施例中，纳米线804从截面透视图的尺寸处于纳米级。例如，在特定实施例中，纳米线804的最小尺寸小于约20纳米。在实施例中，特别在沟道区806中，纳米线804由应变材料构成。
参考图8C，在实施例中，沟道区806中的每个具有宽度（Wc）和高度（Hc），宽度（Wc）与高度（Hc）大致相同。也就是说，在两种情况下，沟道区806的截面轮廓是类似正方形的，或者如果是圆角的，则是类似圆形的。在另一方面中，沟道区的宽度和高度不需要相同，诸如全文描述的纳米带的情况。
在实施例中，如全文所述，集成电路结构包括非平面器件，诸如但不限于具有对应的一个或多个上覆纳米线结构的finFET或三栅极器件。在这样的实施例中，对应的半导体沟道区由三维体构成或形成在三维体中，其中一个或多个分立纳米线沟道部分上覆三维体。在一个这样的实施例中，栅极结构至少围绕三维体的顶表面和一对侧壁，并且还围绕一个或多个分立纳米线沟道部分中的每个。
在实施例中，图8A-8C的结构包括在集成电路结构中，该集成电路结构还包括例如用于子鳍片电接触的相邻岛结构，诸如结合图1A-1O、2A-2O、3B或3C所描述的。通过包括在半导体衬底的一部分上形成半导体岛的工艺操作，可以与图8A-8C的结构一起制造相邻岛结构。
在实施例中，如全文所述，下面的衬底可以由能够承受制造工艺并且电荷可以在其中迁移的半导体材料构成。在实施例中，衬底是由晶体硅、硅/锗或锗层构成的体衬底，所述晶体硅、硅/锗或锗层掺杂有电荷载流子（诸如但不限于磷、砷、硼、镓或其组合）以形成有源区。在一个实施例中，在体衬底中的硅原子的浓度大于97%。在另一实施例中，体衬底由在不同晶体衬底顶部上生长的外延层（例如在硼掺杂的体硅单晶衬底顶部上生长的硅外延层）构成。体衬底可以备选地由III-V族材料构成。在实施例中，体衬底由III-V族材料构成，所述III-V族材料诸如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合。在一个实施例中，体衬底由III-V族材料构成，并且电荷载流子掺杂剂杂质原子是诸如但不限于碳、硅、锗、氧、硫、硒或碲的杂质原子。
本文公开的实施例可以用于制造各种各样不同类型的集成电路和/或微电子器件。这些集成电路的示例包括但不限于处理器、芯片组组件、图形处理器、数字信号处理器、微控制器等。在其他实施例中，可以制造半导体存储器。此外，集成电路或其他微电子器件可以用于本领域中已知的各种各样电子设备中。例如，在计算机系统（例如，台式机、膝上型计算机、服务器）、蜂窝电话、个人电子设备等中。集成电路可以与这些系统中的总线和其他组件耦合。例如，处理器可以通过一个或多个总线耦合到存储器、芯片组等。处理器、存储器和芯片组中的每个可以潜在地使用本文公开的方法来制造。
图9示出了根据本公开的一个实施例的一个实施方式的计算设备900。计算设备900容纳板902。该板902可以包括多个组件，包括但不限于处理器904和至少一个通信芯片906。处理器904物理地和电气地耦合到该板902。在一些实施方式中，至少一个通信芯片906还物理地和电气地耦合到板902。在其他的实施方式中，通信芯片906是处理器904的一部分。
根据计算设备900的应用，计算设备900可以包括其他组件，所述其他组件可以或可以不物理地和电气地耦合到板902。这些其他组件包括但不限于易失性存储器（例如DRAM）、非易失性存储器（例如ROM）、闪存、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触屏显示器、触屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）设备、罗盘、加速度计、陀螺仪、扬声器、摄像机和大容量存储设备（诸如硬盘驱动器、光盘（CD）、数字多功能盘（DVD）等）。
通信芯片906实现用于向和从计算设备900传输数据的无线通信。术语“无线”及其派生词可以用于描述：电路、设备、系统、方法、技术、通信信道等，其可以通过使用调制电磁辐射经由非固态介质来传递数据。该术语并不意味着相关联的设备不包含任何导线，尽管在一些实施例中它们可能不包含。通信芯片906可以实施包括但不限于如下项的多种无线标准或协议中的任何一种：Wi-Fi（IEEE 802.11族）、WiMAX（IEEE 802.16族）、IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物、以及被指定为3G、4G、5G及以上的任何其他无线协议。计算设备900可以包括多个通信芯片906。例如，第一通信芯片906可以专用于诸如Wi-Fi和蓝牙的较短距离无线通信，而第二通信芯片906可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其他之类的较长距离无线通信。
计算设备900的处理器904包括封装在处理器904内的集成电路管芯。处理器904的集成电路管芯可以包括根据本公开的实施例的实施方式构建的一个或多个结构，诸如具有例如用于子鳍片电接触的相邻岛结构的环栅集成电路结构。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的一部分。
通信芯片906还包括封装在通信芯片906内的集成电路管芯。通信芯片906的集成电路管芯可以包括根据本公开的实施例的实施方式构建的一个或多个结构，诸如具有例如用于子鳍片电接触的相邻岛结构的环栅集成电路结构。
在其他的实施方式中，容纳在计算设备900内的另一组件可以包含集成电路管芯，该集成电路管芯包括根据本公开的实施例的实施方式构建的一个或多个结构，诸如具有例如用于子鳍片电接触的相邻岛结构的环栅集成电路结构。
在各种实施方式中，计算设备900可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板计算机、个人数字助理（PDA）、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数字视频记录器。在其他的实施方式中，计算设备900可以是处理数据的任何其他电子设备。
图10示出了包括本公开的一个或多个实施例的中介层1000。中介层1000是用于将第一衬底1002桥接到第二衬底1004的中间衬底。第一衬底1002可以例如是集成电路管芯。第二衬底1004可以例如是存储器模块、计算机母板或另一集成电路管芯。通常，中介层1000的目的是将连接扩展到更宽的间距或将连接重新布线到不同的连接。例如，中介层1000可以将集成电路管芯耦合到球栅阵列（BGA） 1006，所述球栅阵列（BGA） 1006可以随后被耦合到第二衬底1004。在一些实施例中，第一和第二衬底1002/1004附接到中介层1000的相对侧。在其他实施例中，第一和第二衬底1002/1004附接到中介层1000的相同侧。而且在其他的实施例中，经由中介层1000互连三个或更多衬底。
中介层1000可以由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在其他的实施方式中，中介层1000可以由备选的刚性或柔性材料形成，所述备选的刚性或柔性材料可以包括上述用于半导体衬底的相同材料，诸如硅、锗、以及其他III-V族和IV族材料。
中介层1000可以包括金属互连1008和通孔1010，包括但不限于穿硅通孔（TSV）1012。中介层1000还可以包括嵌入式器件1014，包括无源和有源器件两者。这些器件包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器和静电放电（ESD）器件。诸如射频（RF）器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件的更复杂器件也可以形成在中介层1000上。根据本公开的实施例，本文公开的装置或过程可以用于制造中介层1000或制造包括在中介层1000中的组件。
因此，本公开的实施例包括具有相邻岛结构的环栅集成电路结构以及制造具有相邻岛结构的环栅集成电路结构的方法。
以上对本公开的实施例的所示出实施方式的描述（包括摘要中所描述的内容）不旨在穷举或将本公开限制于所公开的精确形式。虽然本文出于说明性目的描述了本公开的特定实施方式和示例，但是如相关领域技术人员会明白的，在本公开的范围内各种等效修改是可能的。
鉴于以上详细描述，可以对本公开进行这些修改。在所附权利要求中使用的术语不应被解释为将本公开限制于在说明书和权利要求中公开的特定实施方式。相反，本公开的范围完全由所附权利要求确定，所附权利要求将根据权利要求解释的既定原则来解释。
示例性实施例1：一种集成电路结构包括：半导体衬底上的半导体岛。水平纳米线的第一垂直布置在从半导体衬底突出的第一鳍片上方。水平纳米线的第一垂直布置的沟道区与鳍片电隔离。水平纳米线的第二垂直布置在从半导体衬底突出的第二鳍片上方。水平纳米线的第二垂直布置的沟道区与第二鳍片电隔离。半导体岛在水平纳米线的第一垂直布置和水平纳米线的第二垂直布置之间。
示例性实施例2：示例性实施例1的集成电路结构，其中，半导体岛以及水平纳米线的第一和第二垂直布置包括相同的半导体材料。
示例性实施例3：示例性实施例2的集成电路结构，其中，相同的半导体材料是硅。
示例性实施例4：示例性实施例1、2或3的集成电路结构，还包括在水平纳米线的第一垂直布置之上的第一栅极叠层和在水平纳米线的第二垂直布置之上的第二栅极叠层。
示例性实施例5：示例性实施例1、2、3或4的集成电路结构，还包括：在水平纳米线的第一垂直布置的第一和第二端部处的第一对外延源极或漏极结构，以及在水平纳米线的第二垂直布置的第一和第二端部处的第二对外延源极或漏极结构。
示例性实施例6：示例性实施例5的集成电路结构，还包括在第一对外延源极或漏极结构上的第一对导电接触、在第二对外延源极或漏极结构上的第二对导电接触、以及在半导体岛上的导电接触。
示例性实施例7：示例性实施例5的集成电路结构，还包括在第一对外延源极或漏极结构上的第一对导电接触、在第二对外延源极或漏极结构上的第二对导电接触、以及在半导体岛上的栅极叠层。
示例性实施例8：示例性实施例5、6或7的集成电路结构，其中，第一和第二对外延源极或漏极结构是第一和第二对非分立的外延源极或漏极结构。
示例性实施例9：示例性实施例5、6或7的集成电路结构，其中，第一和第二对外延源极或漏极结构是第一和第二对分立的外延源极或漏极结构。
示例性实施例10：示例性实施例1、2、3、4、5、6、7、8或9的集成电路结构，其中，第一鳍片和第二鳍片电耦合到半导体岛上。
示例性实施例11：一种集成电路结构包括：半导体衬底上的半导体岛。水平纳米线的垂直布置在从半导体衬底突出的鳍片上方。水平纳米线的垂直布置的沟道区与鳍片电隔离。隔离结构在衬底上并且横向地接近鳍片。鳍片结构在隔离结构上。
示例性实施例12：示例性实施例11的集成电路结构，其中，半导体岛和水平纳米线的垂直布置包括相同的半导体材料。
示例性实施例13：示例性实施例12的集成电路结构，其中，相同的半导体材料是硅。
示例性实施例14：示例性实施例11、12或13的集成电路结构，其中，鳍片结构包括非晶硅。
示例性实施例15：示例性实施例11、12、13或14的集成电路结构，还包括在水平纳米线的垂直布置的第一和第二端部处的一对外延源极或漏极结构。
示例性实施例16：示例性实施例15的集成电路结构，还包括在所述一对外延源极或漏极结构上的一对导电接触。
示例性实施例17：示例性实施例15或16的集成电路结构，其中，所述一对外延源极或漏极结构是一对非分立的外延源极或漏极结构。
示例性实施例18：示例性实施例15或16的集成电路结构，其中，所述一对外延源极或漏极结构是一对分立的外延源极或漏极结构。
示例性实施例19：示例性实施例11、12、13、14、15、16、17或18的集成电路结构，其中，隔离结构包括在电介质填充的底部上和侧面上的电介质衬里。
示例性实施例20：示例性实施例11、12、13、14、15、16、17、18或19的集成电路结构，其中，鳍片电耦合到半导体岛。
示例性实施例21：一种计算设备包括：板，以及耦合到板的组件。该组件包括集成电路结构，该集成电路结构包括在半导体衬底上的半导体岛。水平纳米线的第一垂直布置在从半导体衬底突出的第一鳍片上方。水平纳米线的第一垂直布置的沟道区与鳍片电隔离。水平纳米线的第二垂直布置在从半导体衬底突出的第二鳍片上方。水平纳米线的第二垂直布置的沟道区与第二鳍片电隔离。半导体岛在水平纳米线的第一垂直布置和水平纳米线的第二垂直布置之间。
示例性实施例22：示例性实施例21的计算设备，还包括耦合到板的存储器。
示例性实施例23：示例性实施例21或22的计算设备，还包括耦合到板的通信芯片。
示例性实施例24：示例性实施例21、22或23的计算设备，其中，所述组件是封装的集成电路管芯。
示例性实施例25：示例性实施例21、22、23或24的计算设备，其中，所述组件是从由处理器、通信芯片和数字信号处理器构成的组中选择的。

Claims (25)

1.一种集成电路结构，包括：
在半导体衬底上的半导体岛；
在从所述半导体衬底突出的第一鳍片上方的水平纳米线的第一垂直布置，所述水平纳米线的第一垂直布置的沟道区与所述鳍片电隔离；以及
在从所述半导体衬底突出的第二鳍片上方的水平纳米线的第二垂直布置，所述水平纳米线的第二垂直布置的沟道区与所述第二鳍片电隔离，其中，所述半导体岛在所述水平纳米线的第一垂直布置与所述水平纳米线的第二垂直布置之间。
2.根据权利要求1所述的集成电路结构，其中，所述半导体岛以及所述水平纳米线的第一垂直布置和第二垂直布置包括相同的半导体材料。
3.根据权利要求2所述的集成电路结构，其中，所述相同的半导体材料为硅。
4.根据权利要求1、2或3所述的集成电路结构，还包括：
在所述水平纳米线的第一垂直布置之上的第一栅极叠层；以及
在所述水平纳米线的第二垂直布置之上的第二栅极叠层。
5.根据权利要求1、2或3所述的集成电路结构，还包括：
在所述水平纳米线的第一垂直布置的第一端部和第二端部处的第一对外延源极或漏极结构；以及
在所述水平纳米线的第二垂直布置的第一端部和第二端部处的第二对外延源极或漏极结构。
6.根据权利要求5所述的集成电路结构，还包括：
在所述第一对外延源极或漏极结构上的第一对导电接触；
在所述第二对外延源极或漏极结构上的第二对导电接触；以及
在所述半导体岛上的导电接触。
7.根据权利要求5所述的集成电路结构，还包括：
在所述第一对外延源极或漏极结构上的第一对导电接触；
在所述第二对外延源极或漏极结构上的第二对导电接触；以及
在所述半导体岛上的栅极叠层。
8.根据权利要求5所述的集成电路结构，其中，第一对和第二对外延源极或漏极结构是第一对和第二对非分立的外延源极或漏极结构。
9.根据权利要求5所述的集成电路结构，其中，第一对和第二对外延源极或漏极结构是第一对和第二对分立的外延源极或漏极结构。
10.根据权利要求1、2或3所述的集成电路结构，其中，所述第一鳍片和所述第二鳍片电耦合到所述半导体岛。
11.一种集成电路结构，包括：
在半导体衬底上的半导体岛；
在从所述半导体衬底突出的鳍片上方的水平纳米线的垂直布置，所述水平纳米线的垂直布置的沟道区与所述鳍片电隔离；
隔离结构，所述隔离结构在所述衬底上并且横向地接近所述鳍片；以及
在所述隔离结构上的鳍片结构。
12.根据权利要求11所述的集成电路结构，其中，所述半导体岛和所述水平纳米线的垂直布置包括相同的半导体材料。
13.根据权利要求12所述的集成电路结构，其中，所述相同的半导体材料为硅。
14.根据权利要求11、12或13所述的集成电路结构，其中，所述鳍片结构包括非晶硅。
15.根据权利要求11、12或13所述的集成电路结构，还包括：
在所述水平纳米线的垂直布置的第一和第二端部处的一对外延源极或漏极结构。
16.根据权利要求15所述的集成电路结构，还包括：
在所述一对外延源极或漏极结构上的一对导电接触。
17.根据权利要求15所述的集成电路结构，其中，所述一对外延源极或漏极结构是一对非分立的外延源极或漏极结构。
18.根据权利要求15所述的集成电路结构，其中，所述一对外延源极或漏极结构是一对分立的外延源极或漏极结构。
19.根据权利要求11、12或13所述的集成电路结构，其中，所述隔离结构包括在电介质填充的底部上和侧面上的电介质衬里。
20.根据权利要求11、12或13所述的集成电路结构，其中，所述鳍片电耦合到所述半导体岛。
21.一种计算设备，包括：
板；以及
耦合到所述板的组件，所述组件包括集成电路结构，所述集成电路结构包括：
在半导体衬底上的半导体岛；
在从所述半导体衬底突出的第一鳍片上方的水平纳米线的第一垂直布置，所述水平纳米线的第一垂直布置的沟道区与所述鳍片电隔离；和
在从所述半导体衬底突出的第二鳍片上方的水平纳米线的第二垂直布置，所述水平纳米线的第二垂直布置的沟道区与所述第二鳍片电隔离，其中，所述半导体岛在所述水平纳米线的第一垂直布置与所述水平纳米线的第二垂直布置之间。
22.根据权利要求21所述的计算设备，还包括：
耦合到所述板的存储器。
23.根据权利要求21或22所述的计算设备，还包括：
耦合到所述板的通信芯片。
24.根据权利要求21或22所述的计算设备，其中，所述组件是封装的集成电路管芯。
25.根据权利要求21或22所述的计算设备，其中，所述组件是从由处理器、通信芯片和数字信号处理器构成的组选择的。
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