TWI647820B - 半導體裝置及方法 - Google Patents

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Abstract

本發明提供一種半導體裝置，包括：基板；形成於該基板上方的閘極結構，該閘極結構包括具有第一殘餘極化的第一鐵電材料、及具有第二殘餘極化的第二鐵電材料，該第一殘餘極化小於該第二殘餘極化；以及形成於該基板中的源極與汲極區，該源極與汲極區是通過在該閘極結構下面沿著長度方向延展的通道區而側向隔開，其中，該第一鐵電材料與該第二鐵電材料是在與該基板的上表面平行的平面中堆疊。

Description

半導體裝置及方法
本發明大體上關於半導體裝置、及製作半導體裝置時所運用的方法，並且更尤其關於將用於非揮發性記憶體應用中的先進技術節點使用的鐵電FET。本發明有一些態樣是關於非揮發性記憶胞，各胞元有二或更多個基於鐵電FET的位元。
目前，半導體儲存技術代表某些最常用的資料儲存技術。半導體記憶體使用半導體為基礎的電路組件，諸如電晶體或電容器，用以儲存資訊，而且常見的半導體記憶體晶片可含有數百萬個此類電路組件。半導體記憶體存在揮發性及非揮發性兩種形式。在現代電腦中，主要儲存器幾乎排他性地由動態揮發性半導體記憶體或動態隨機存取記憶體(DRAM)所組成。由於世紀交替，非揮發性半導體記憶體有一種稱為快閃記憶體的類型已在家庭電腦離線儲存方面佔有一席之地。非揮發性半導體記憶體也在各種先進電子裝置及專用電腦中用於輔助儲存。
對於更大移動性、更高積體密度及更低功率日益增加的需求不斷地驅使開發複雜的電子裝置，例 如：微晶片，以達到目前製作技巧的極限。尤其是，舉例來說，移動性的需求增加是受到諸如物聯網(IoT)的開發所驅使，從而驅使對於非揮發性記憶體裝置的關注增加。尤其是，快閃記憶體技術市場從1998年11%的市占率起快速攀升至在2006年超過32%。同時，DRAM技術的市占率則從61%降至56%，並且持續在衰退。這樣的趨勢不太可能改變，因為就寫入耐久性、寫入電壓及功率消耗而言，非揮發性記憶體相比於目前諸如DRAM的技術具有無可憾動的效能優勢。
降低每儲存單位成本及補償更大位元錯誤率的下一代概念經斟酌是以多階胞元(MLC)為基礎，其代表記憶體組件每個胞元能夠儲存的資訊超過單一位元。尤其是，MLC NAND快閃記憶體是一種每個胞元使用多個層級的快閃記憶體技術，允許在使用與每個胞元僅儲存單一位元資訊的單階胞元相同數目的電晶體時，能儲存更多的位元。
改良記憶體陣列的另一努力方向是針對鐵電閘極場效電晶體(FeFET)。一般來說，鐵電材料具有介電性晶體，展現與具有自發性磁化的鐵磁材料類似的自發性電極化。對鐵電材料施加適當的外部電場時，鐵電材料的極化方向可能重新取向180度。基本想法是要在鐵電記憶體中將自發性極化方向用於儲存數位位元。在FeFET中，所利用的效應是有可能以施加於鐵電材料的適當電場為基礎來調整鐵電材料的極化狀態，該鐵電材料在FeFET中通 常是閘極氧化物。由於鐵電材料只要就極化狀態未曝露至高、反向電場或高溫(“居裡溫度”)便能保留極化狀態，因此有可能“編程”由鐵電材料所構成的電容器，使得誘發的極化狀態反映資訊單元。因此，即使將因此而“編程”的裝置從電源供應器移除，仍得以保留誘發的極化狀態。按照這種方式，FeFET容許實施非揮發性電氣可切換資料儲存裝置。
以鐵電材料為基礎，有可能提供非揮發性記憶體裝置，尤其是構造方面類似於DRAM裝置的隨機性額外記憶體裝置，但不同處在於，使用的是鐵電層，而不是介電層，所以獲得非揮發性記憶體裝置。舉例而言，FeRAM中的1T-1C儲存胞設計在構造方面類似於廣泛使用的DRAM中的儲存胞，原因在於兩種胞元類型都包括一個電容器及一個額外電晶體-DRAM胞元電容器中使用的是線性介電質，而在FeRAM胞元電容器中，介電結構包括鐵電材料。將其它類型的FeRAM實現為1T儲存胞，其由單一FeFET所組成，所運用的是鐵電介電質，而不是常見MOSFET的閘極介電質。介於FeFET的源極與汲極之間的電流-電壓特性大體上取決於鐵電介電質的電極化，亦即，FeFET是處於導通還是斷開狀態，端視鐵電介電質的電極化狀態的取向而定。在FeFET上寫入是相對於源極對閘極施加寫入電壓來達成，而1T-FeRAM是在對源極與汲極施加讀取電壓時通過測量電流來讀出。注意到的是，1T-FeRAM的讀出屬 非破懷性。
雖然FeFET或鐵電電容器理論上代表複雜半導體裝置非常有前途的概念，但要識別與複雜裝置現有先進製造程序兼容的適當鐵電材料仍是困難的工作，對於非常小的尺度尤其困難。舉例而言，諸如PZT或鈣鈦礦等常見的鐵電材料與標準CMOS製程並不兼容。根據目前的理解，目前製作技術中所用鉿(Hf)為主的材料呈現順電行為(para-electric behavior)，因為氧化鉿主要呈現單斜晶體結構。然而，近來的研究結果指出，以氧化鉿為基礎的介電材料對於具有鐵電行為的材料可能是有前途的候選者，可用於製作鐵電半導體裝置。舉例而言，已知單斜結構可在摻有鋯(Zr)、矽(Si)、釔(Y)或鋁(Al)的氧化鉿材料中受到抑制，其中鐵電性質的晶體結構可步入穩定。
鑒於以上先前技術的論述，希望進一步改良現有概念。舉例而言，希望在MLC中提供一種進一步改良積體密度、功率消耗及目前記憶體裝置可靠度的非揮發性記憶體。
以下介紹本發明的簡化概要，以便對本發明的一些態樣有基本的瞭解。本概要並非本發明的詳盡概述。用意不在於指認本發明的重要或關鍵要素，或敘述本發明的範疇。目的僅在於以簡化形式介紹一些概念，作為下文更詳細說明的引言。
在本發明的第一態樣中，提供一種半導體裝置。根據本文中的一些說明性具體實施例，該半導體裝 置包括基板；以及形成於該基板上方的閘極結構，該閘極結構包括具有第一殘餘極化的第一鐵電材料、及具有第二殘餘極化的第二鐵電材料，該第一殘餘極化小於該第二殘餘極化；以及形成於該基板中的源極與汲極區，該源極與汲極區通過在該閘極結構下面沿著長度方向延展的通道區而側向隔開，其中該第一鐵電材料與該第二鐵電材料是在與該基板的上表面平行的平面中堆疊。
在本發明的第二態樣中，提供一種方法。根據本文中的一些說明性具體實施例，該方法包括提供基板；提供位在該基板上方的第一鐵電材料；提供相鄰於該第一鐵電材料的第二鐵電材料，其中該第一鐵電材料與該第二鐵電材料是在與該基板的上表面平行的平面中堆疊；以及提供位在該第一與第二鐵電材料上方的閘極電極材料。
在本發明的第三態樣中，提供一種方法。根據本文中的一些說明性具體實施例，該方法包括提供基板；在該基板上方沉積第一鐵電材料；進行布植程序，其中將摻質植入該經沉積第一鐵電材料其中一部分以形成嵌埋於該經沉積第一鐵電材料內的經摻雜第一鐵電材料其中一部分，其中該經摻雜第一鐵電材料代表在與該基板的上表面平行的平面中與該第一鐵電材料堆疊的第二鐵電材料；以及提供位在該第一與第二鐵電材料上方的閘極電極材料。
在本發明的第四態樣中，提供一種方法。 根據本文中的一些說明性具體實施例，該方法包括在基板上方形成氧化鉿材料層，該氧化鉿材料層是至少在該基板的第一主動區上方形成，以及進行布植程序，其中將矽(Si)、鋯(Zr)、鑭(La)、鋁(Al)、釔(Y)及釓(Gd)其中至少一者植入該第一主動區。
在本發明的第五態樣中，提供一種方法。根據本文中的一些說明性具體實施例，該方法包括對半導體裝置的閘極施加電壓信號；以及將該半導體裝置的源極和汲極與接地耦合。在本文中，該半導體裝置包括基板；形成於該基板上方的閘極結構，該閘極結構包含具有第一殘餘極化的第一鐵電材料、及具有第二殘餘極化的第二鐵電材料，該第一殘餘極化小於該第二殘餘極化；以及形成於該基板中的源極與汲極區，該源極與汲極區通過在該閘極結構下面沿著長度方向延展的通道區而側向隔開，其中該第一鐵電材料與該第二鐵電材料是在與該基板的上表面平行的平面中堆疊。在本文中，該電壓信號至少包含所具電壓峰值超過切換電壓的第一電壓信號，該第二殘餘極化在該切換電壓下翻轉(flip)取向。
1‧‧‧閘極結構
3‧‧‧基板
5‧‧‧第一鐵電材料
7‧‧‧第二鐵電材料
9‧‧‧功函數調整材料
10‧‧‧閘極電極材料
20‧‧‧閘極結構
22‧‧‧閘極電極材料
23‧‧‧第一鐵電材料
25‧‧‧第二鐵電材料
27‧‧‧源極與汲極區
30‧‧‧閘極結構
32‧‧‧閘極電極材料
33‧‧‧第一鐵電材料
35‧‧‧第二鐵電材料
37‧‧‧源極與汲極區
40‧‧‧第一鐵電材料、鐵電材料
42‧‧‧第二鐵電材料、鐵電材料
44‧‧‧遮罩圖型
46‧‧‧閘極電極材料
47‧‧‧源極與汲極區
48‧‧‧功函數調整材料
50‧‧‧第一鐵電材料
50’‧‧‧第二鐵電材料
52‧‧‧虛設閘極材料、虛設閘極
54‧‧‧虛設填部、間隔物結構
56‧‧‧閘極溝槽、溝槽
56’‧‧‧閘極溝槽
57‧‧‧布植程序、布植
58‧‧‧間隔物結構
60‧‧‧閘極結構
64‧‧‧功函數調整材料
66‧‧‧閘極電極材料
B‧‧‧邊界
L‧‧‧長度方向
本發明可搭配附圖參照以下說明來瞭解，其中相同的元件符號表示相似的組件，並且其中：第1a至1h圖根據本發明的一些說明性具體實施例，示意性繪示四階胞元的四個層級；第2a至2b圖根據本發明的一些說明性具體 實施例，在截面圖示意性繪示四階胞元；第3a至3b圖根據本發明的其它說明性具體實施例，在截面圖示意性繪示四階胞元；第4a至4e圖根據本發明的一些說明性具體實施例，在截面圖中示意性繪示形成四階胞元的方法；以及第5a至5i圖根據本發明的其它說明性具體實施例，在截面圖中示意性繪示形成四階胞元的方法。
儘管本文所揭示的專利目標易受各種修改和替代形式所影響，其特定具體實施例仍已通過圖式中的實施例予以表示並且在本文中予以詳述。然而，應瞭解的是，本文中特定具體實施例的說明用意不在於將本發明限制於所揭示的特定形式，相反地，如隨附申請專利範圍所界定，用意在於涵蓋落於本發明的精神及範疇內的所有修改、均等例、及替代方案。
下面說明本發明的各項說明性具體實施例。為了澄清，本說明書中並未說明實際實作態樣的所有特徵。當然，將會領會旳是，在開發任何此實際具體實施例時，必須做出許多實作態樣特定決策才能達到開發者的特定目的，例如符合系統有關及業務有關的限制條件，這些限制條件會隨實作態樣不同而變。此外，將瞭解的是，此一開發努力可能複雜且耗時，雖然如此，仍會是受益於本發明的所屬領域技術人員的例行工作。
本發明現將參照附圖作說明。各種結構、系統及裝置在圖式中只是為了闡釋而繪示，為的是不要因所屬領域技術人員眾所周知的細節而混淆本發明。雖然如此，仍將附圖包括進來以說明並闡釋本發明的說明性實施例。本文中使用的字組及詞組應瞭解並詮釋為與所屬領域技術人員瞭解的字組及詞組具有一致的意義。與所屬領域技術人員瞭解的通常或慣用意義不同的詞匯或詞組(即定義)的特殊定義，用意不在於通過本文詞匯或詞組的一致性用法提供暗示。就一詞匯或詞組用意在於具有特殊意義的方面來說，即有別於所屬領域技術人員瞭解的意義，此一特殊定義應會按照為此詞匯或詞組直接且不含糊地提供此特殊定義的定義方式，在本說明書中明確提出。
本發明關於一種形成半導體裝置的方法，並且關於半導體裝置，其中該半導體裝置整合於晶片上或晶片中。根據本發明的一些說明性具體實施例，半導體裝置可實質代表FET，例如：MOSFET或MOS裝置。提及MOS裝置時，所屬領域技術人員將瞭解的是，雖然使用措辭“MOS裝置”，但用意並不局限於含金屬閘極材料及/或含氧化物閘極介電材料。
本發明的半導體裝置涉及通過使用先進技術所製作的裝置，亦即半導體裝置是通過應用於小於100nm技術節點的技術來製作，例如，小於50nm或小於35nm的技術節點。所屬領域技術人員將瞭解的是，根據本發明，可施用小於或等於45nm的基本規範。所屬領域技術人員 將瞭解的是，本發明提出所具結構最小長度尺寸及/或寬度尺寸小於100nm的半導體裝置，例如，小於50nm或小於35nm。舉例而言，本發明可提供通過使用45nm技術來製作的半導體裝置，例如，28nm或甚至更小的技術。
所屬領域技術人員將瞭解的是，可將半導體裝置製作為P通道MOS電晶體或PMOS電晶體及N通道電晶體或NMOS電晶體；兩種電晶體類型都可利用或不用遷移率強化應力源特徵或應變誘發特徵來製作。注意到的是，電路設計人員可使用受應力及未受應力的PMOS及NMOS電晶體，混合並且匹配裝置類型，以在其最適應設計中的半導體裝置時，利用各裝置類型的最佳特性。
請參照第1a至1h圖，根據本發明的一些說明性具體實施例，半導體裝置將會就操作模式作說明。尤其是，第1a、1c、1e及1g圖在截面圖中示意性繪示半導體裝置在不同操作模式中的情況。第1b、1d、1f及1h圖示意性繪示對應於如關於不同操作模式分別在第1a、1c、1e、1g圖中所繪示的半導體裝置的P-E圖。該P-E圖代表磁滯回路，並因此指出半導體裝置的鐵電性質。
根據本發明的一些說明性具體實施例，如第1a、1c、1e及1g圖中示意性繪示的半導體裝置示意性展示就非揮發性記憶胞實施四階胞元結構的鐵電FET或FeFET。
第1a、1c、1e及1g圖各展示形成於基板3上方的閘極結構1。基板3舉例而言，可以是主體基板， 或可代表矽絕緣體(SOI)基板或矽/鍺絕緣體(SGOI)基板的主動層。大體上，“基板”一詞可理解成涵蓋所屬技術領域中已知且運用於製作半導體裝置的所有種類的基板，尤其是半導體基板及半導電性基板。所屬領域技術人員將瞭解的是，並不受限於特殊種類的基板。
根據本發明的一些說明性具體實施例，閘極結構1可包括含第一鐵電材料5、及第二鐵電材料7的閘極介電質，其中該第一鐵電材料與該第二鐵電材料是在與基板3的上表面US平行的平面中堆疊。根據本文的一些說明性實施例，該第一鐵電材料可具有第一殘餘極化(remanent polarization)，該第一殘餘極化比與該第二鐵電材料相關聯的第二殘餘極化實質更小。
根據本發明的一些說明性具體實施例，該閘極介電質上方佈置閘極電極材料10，例如：如按照現有製作MOSFET時所運用的多晶矽、非晶矽或閘極金屬材料。
根據本發明的一些說明性具體實施例，可在閘極電極材料10與該閘極介電質之間插置功函數調整材料9。舉例而言，功函數調整材料9可包含氮化鈦(TiN)及類似者。
所屬領域技術人員將瞭解的是，除了第一與第二鐵電材料5、7以外，該閘極介電質可更包含高k材料，諸如氧化鉿、氮氧化鉿、氧化矽及類似者。
根據本發明的一些說明性具體實施例，該第一與第二鐵電材料可具有範圍自約7nm至10nm的厚 度。然而，所屬領域技術人員將瞭解的是，這並不對本發明造成任何限制，而且如本文中明確界定，可將具有不同厚度的鐵電材料列入考慮。
根據一些說明性具體實施例，閘極結構1可實施與第一和第二鐵電材料5、7相關聯的一些極化組合，亦即“00”、“10”、“01”、“11”。因此，可實施四階胞元結構。
根據本發明的一些說明性具體實施例，第1a圖展示具有極化組合“00”的操作模式中的閘極結構1，據此，第一鐵電材料5具有極化“0”，並且第二鐵電材料7具有極化“0”。第1b圖展示具有極化組合“10”的操作模式中的閘極結構1，據此，第一鐵電材料5具有極化“1”，並且第二鐵電材料7具有極化“0”。第1c圖展示具有極化組合“01”的操作模式中的閘極結構1，據此，第一鐵電材料5具有極化“0”，並且第二鐵電材料7具有極化“1”。第1d圖展示具有極化組合“11”的操作模式中的閘極結構1，據此，第一鐵電材料5具有極化“1”，並且第二鐵電材料7具有極化“1”。
所屬領域技術人員將瞭解的是，狀態“00”、“10”、“01”、“11”各可儲存與單一位元DRAM胞元電荷均等的電荷。所屬領域技術人員將瞭解的是，如以上所述的半導體裝置可實施兩個單一位元胞元的組合。
關於就第一與第二鐵電材料5、7在第1a、 1b、1c及1d圖中以“0”、“1”所示的狀態，這些狀態指出殘餘極化(亦即，零外部電場下維持的極化)受取向的相反方向。尤其是，狀態“0”可與相關聯鐵電材料內的極化取向相關聯，使得包含此鐵電材料的FeFET處於「斷開」狀態。因此，狀態“1”指出相關聯鐵電材料的殘餘極化的取向，其中所考慮的FeFET處於“導通”狀態。然而，這未對本發明造成任何限制，並且所屬領域技術人員將瞭解的是，狀態“0”、“1”是任意指定至FeFET的鐵電材料內極化的特定取向，但一旦選擇特定指定，便要就一致性維持該指定。本發明不受限於特定指定，而且所選擇的指定僅用於說明性目的，用意不在於通過任何手段限制本發明。
第1b、1d、1f及1h圖各展示P-E圖，其為極化P與作用於第一和第二鐵電材料5、7的電場E的關係圖(電場E涉及對源極和汲極施加0V時對閘極電極施加的電壓)。P-E圖中通過磁滯回路表示第一與第二鐵電材料5、7的鐵電性質，亦即，磁滯回路5-H代表第一鐵電材料的行為，而磁滯回路7-H與第二鐵電材料7相關聯。根據磁滯回路5-H，電場E從極化飽和(亦即，達到最大)時的最大值降到零的過程中，極化僅以等於零的電場稍微降至殘餘極化Pr5。當電場E進一步降至矯頑場強度(coercive field strength)(極化消失時的電場E)，極化P便快速降至零。若E在極化飽和(亦即，達到最大)時達到負最大值，則當第一鐵電材料5完全極化時，第一鐵電材 料5的極化P達到負最大值。當電場E再次地升至零時，極化P便稍微升至-Pr5的殘餘極化，而當達到各別的矯頑場強度時，極化P便逐漸離開零。若將電場E進一步增加到極化飽和(亦即，達到最大)時的最大值，則第一鐵電材料5在飽和時達到最大極化。
磁滯回路5-H、7-H展示特異行為，亦即，只要電場從負最大值/正最大值開始升高/降低到不超出切換場強度(5-H的情況為-Esw5、Esw5，7-H的情況為-Esw7、Esw7)，一經移除電場(E至0)，殘餘極化狀態便不再改變。然而，在順著一個方向超過切換場強度之後，一經移除電場，殘餘極化狀態便會相對於電場E的軸而鏡射(亦即，殘餘極化的正負號翻轉)。
第1b圖指出用於將狀態“0”、“0”寫入第一與第二鐵電材料5、7的寫入操作時的P-E圖。為了將“0”寫入第一與第二鐵電材料5、7，對閘極結構1施加電壓信號，該電壓信號具有比-Esw7更小的電壓峰值。
根據本發明的一些說明性具體實施例，該電壓信號可以是矩形電壓-時間-信號，其中一電壓在充分時間內比-Esw7更低(例如：在第二鐵電材料7具有±4V的切換電壓時為-5V)，在P-E圖的第三象限得到最大極化或飽和極化。由於電壓脈衝有限，因此在電壓信號結束處對閘極結構1施加零伏特時，會達到殘餘極化-Pr5及-Pr7。從而將殘餘極化狀態“0”與“0”寫入第一與第二鐵電材料，與第一和第二鐵電材料之前的殘餘極化狀態沒有相關 性。
磁滯回路5-H與7-H在磁滯回路5-H與7-H的第三象限中的箭號表示極化在電壓脈衝結束處離開各別殘餘極化。
第1d圖示意性繪示用於將“1”寫入第一鐵電材料5、及在第二鐵電材料7中寫入“0”的寫入操作的P-E圖。根據本發明的一些說明性具體實施例，對閘極結構1施加包含兩個電壓脈衝的電壓信號。
根據一些說明性具體實施例，電壓信號舉例而言，可包含在電壓導致電場超過切換場-Esw7時具有電壓峰值(例如，第二鐵電材料具有±4V的切換電壓時為-5V)的第一電壓脈衝、以及具有導致電場超過Esw5的電壓峰值(例如，第一鐵電材料5具有±2V的切換電壓時為+3V)的後繼第二電壓信號。這兩個電壓信號都可通過在有限時段比對應於Esw5的電壓更小的至少一個中間電壓位準分開，諸如0V，或第二電壓信號可直接跟隨第一電壓信號而不用中間電壓位準。
第1d圖的磁滯回路5-H與7-H中的箭號表示第一鐵電材料5的極化離開殘餘極化Pr5，並且第二鐵電材料7的極化離開殘餘極Pr7，原因在於對應於電場的電壓處的電壓峰值高於Esw5。
第1f圖示意性繪示用於將“0”寫入第一鐵電材料5、及在第二鐵電材料7中寫入“1”的寫入操作的P-E圖。根據本發明的一些說明性具體實施例，對閘極 結構1施加包含兩個電壓脈衝的電壓信號。
根據如以上所述的寫入操作，所屬領域技術人員將瞭解的是，根據本文中的一些說明性具體實施例，可對閘極結構1施加電壓信號，並且可將源極和汲極(圖未示)與接地耦合，其中該電壓信號至少包含所具電壓峰值超過切換電壓的第一電壓信號，第二殘餘極化Pr7在該切換電壓下翻轉取向(亦即，超過Esw7的電場在第一與第二鐵電材料5、7上作用)。在本文的一些特殊說明性具體實施例中，該電壓信號可更包含所具電壓峰值超過切換電壓的第二電壓信號，第一殘餘極化Pr5在該切換電壓下翻轉取向(亦即，超過Esw5的電場在第一與第二鐵電材料5、7上作用)。
根據一說明性具體實施例，電壓信號舉例而言，可包含在電壓導致電場超過切換場Esw7時具有電壓峰值(例如，第二鐵電材料具有±4V的切換電壓時為5V)的第一電壓脈衝、以及具有導致電場超過-Esw5的電壓峰值(例如，第一鐵電材料5具有±2V的切換電壓時為-3V)的後繼第二電壓信號。這兩個電壓信號都可通過在有限時段比對應於-Esw5的電壓更大的至少一個中間負電壓位準而分開，諸如0V，或第二電壓信號可直接跟隨第一電壓信號而不用中間電壓位準。
第1f圖的磁滯回路5-H與7-H中的箭號表示第一鐵電材料5的極化離開殘餘極化-Pr5，並且第二鐵電材料7的極化離開殘餘極Pr7，原因在於對應於電場的電壓 處的電壓峰值低於-Esw5。
第1h圖指出用於將狀態“1”、“1”寫入第一與第二鐵電材料5、7的寫入操作時的P-E圖。為了將“1”寫入第一與第二鐵電材料5、7，對閘極結構1施加電壓信號，該電壓信號具有比Esw7更高的電壓峰值。
所屬領域技術人員將瞭解的是，如第1b、1d、1f及1h圖中繪示的大項目符號是指第1a、1c、1e及1g圖所示半導體裝置的總“有效”極化，此導因於第一與第二鐵電材料5、7的殘餘極化Pr5與Pr7的迭加。該大項目符號代表記憶體可處的不同狀態，在目前第1b、1d、1f及1h圖的例子中有四種記憶狀態。如第1a、1c、1e及1g圖所示的半導體裝置展示多階FeFET裝置的一實施例，亦即四階FeFET裝置。
根據本發明的一些說明性具體實施例，該電壓信號可以是矩形電壓-時間-信號，其中一電壓在充分時間內比Esw7更低(例如：在第二鐵電材料7具有±4V的切換電壓時為5V)，在P-E圖的第三象限得到最大極化或飽和極化。由於電壓脈衝有限，因此在電壓信號結束處對閘極結構1施加零伏特時，達到殘餘極化Pr5及Pr7。因此，將殘餘極化狀態“1”與“1”寫入第一與第二鐵電材料5、7，與第一和第二鐵電材料之前的殘餘極化狀態沒有相關性。
磁滯回路5-H與7-H在磁滯回路5-H與7-H的第一象限中的箭號表示極化在電壓脈衝結束處離開各別 殘餘極化。
請參照第2a及2b圖，半導體裝置將會根據本發明的一些說明性具體實施例作說明。第2a圖以截面圖示意性展示，根據的是平行於基板3的上表面的法線的平面(此基板與如以上參照第1圖所述的基板3相似且有鑑於此而以相同附圖標記表示)。
根據本發明的一些說明性具體實施例，半導體裝置包含形成於基板3上方的閘極結構20，其中閘極結構20包含閘極電極材料22、具有第一殘餘極化的第一鐵電材料23、及具有與第一殘餘極化不同的第二殘餘極化的第二鐵電材料25。根據本文中的一些說明性具體實施例，第一與第二殘餘極化可對應於第一與第二鐵電材料5、7的殘餘極化，如以上關於第1a至1h圖所述。
請參照第2a及2b圖，半導體裝置更包含形成於基板3中的源極與汲極區27。源極與汲極區27為通過基板3中在閘極結構20下面沿著閘極結構20長度方向延展的通道區而分開。尤其是，該長度方向如第2a及2b圖中的雙箭號L所示，對應於電荷載子在半導體裝置的“導通”狀態中流經通道區的方向。
請參閱第2a圖，第一鐵電材料23與第二鐵電材料25是在與該基板的上表面平行的平面中堆疊。亦即，沿著長度方向L，以一前一後的方式配置第一與第二鐵電材料23、25。尤其是，介於第一與第二鐵電材料23、25之間的邊界B是跨長度方向L而取向，例如：垂直於長 度方向L。
第2b圖示意性繪示第一與第二鐵電材料23、25及源極與汲極區27的俯視圖。邊界B經取向而跨長度方向L安放，舉例而言，邊界B可相對於長度方向L而垂直取向。
請參照第3a及3b圖，半導體裝置將會根據本發明的其它說明性具體實施例作說明。第3a圖展示半導體裝置，其包含基板3(類似於如以上參照第1a至1h圖及第2a至2b圖所述的基板3)、以及形成於基板3上方的閘極結構30，其中閘極結構30包含具有第一殘餘極化的第一鐵電材料33、相鄰於閘極結構30在基板3中形成的源極與汲極區37，其中源極與汲極區37是通過在閘極結構30下面沿著長度方向L延展的通道區而分開。在如第3a圖所示的截面圖中，第一鐵電材料沿著長度方向L在閘極結構30的閘極電極材料32下面完全延展。
請參照第3b圖，所示為第一鐵電材料33及第二鐵電材料35的俯視圖，其中第二鐵電材料35是在源極與汲極區37之間相鄰於第一鐵電材料33而設。第一鐵電材料33與第二鐵電材料35為再次地在與基板3的上表面平行的平面中堆疊，並且介於第一與第二鐵電材料35之間的邊界B為相對於長度方向L而平行取向。
請參照第4a至4e圖，下面說明一種方法。根據本發明的一些說明性具體實施例，該方法可運用於形成如本文中關於一些說明性具體實施例所述的半導體裝 置。
第4a圖示意性繪示製作期間處於早期階段的半導體裝置，其中提供基板3，並且在基板3上方提供第一鐵電材料40。基板3可根據以上關於第1a至1h圖、第2a至2b圖及第3a至3b圖所述的基板3來提供。提供第一鐵電材料40可包含在基板3上方形成第一鐵電材料40，形成方式舉例而言，是透過原子層沉積(ALD)沉積經摻雜氧化鉿材料，例如：摻有Si、Zr、La、Al、Y及Gd其中至少一者的氧化鉿，並且以適當的退火步驟在經沉積材料中誘發鐵電相位。或者，第一鐵電材料40可透過循序脈衝激光沉積(SPLD)技巧，通過沉積經稀土改質的鉿薄膜來形成。在本文的一些說明性實施例中，可將摻雜鐵電稀土的Sm：HfO2(SHO)及Gd：HfO2(GHO)薄膜製作為第一鐵電材料40。
請參照第4b圖，截面圖中示意性繪示該方法的更晚期階段，此時形成將第一鐵電材料40的上表面部分包覆的遮罩圖型44。請參照第4c圖，所示為從而圖型化的第一鐵電材料40的俯視圖，其中破折線b-b所示為第4b圖中取看的截面。
根據本發明的一些說明性具體實施例，進行布植程序(圖未示)以將摻質植入經曝露的第一鐵電材料40。植入的摻質改變第一鐵電材料的鐵電行為，舉例來說，可增大或減小第一鐵電材料的殘餘極化。根據本文中的一些特殊說明性實施例，通過布植摻質，可增大第一鐵 電材料40的殘餘極化。舉例而言，可在Si、Zr、La、Al、Y及Gd中選擇摻質。
第4d圖示意性繪示該方法在製作期間更晚期階段的情況，此為在移除遮罩圖型44、並且在第4a至4c圖的方法中所提供的側向雙層堆疊上形成包含閘極電極材料46、及任選的功函數調整材料48(例如：TiN)的閘極堆疊之後的情況。由於布植程序的關係，經受布植的第一經曝露的鐵電材料40轉換成第二鐵電材料42。半導體裝置如第4d圖所示，可更包含在基板3中與閘極堆疊對準所形成的源極與汲極區47。源極與汲極區47是通過包含鐵電材料40、42、閘極電極材料46及功函數調整材料48的閘極堆疊或閘極結構下面沿著長度方向延展的通道區側向隔開。
根據第4e圖，所示為第一鐵電材料40及第二鐵電材料42連同源極與汲極區47的截面俯視圖。第一鐵電材料40與第二鐵電材料42是在與基板3的上表面平行的平面中堆疊。
根據本發明的一些說明性具體實施例，第一鐵電材料40及第二鐵電材料42各可沿著長度方向在閘極電極材料46下面完全延展。然而，這不會對本發明造成任何限制，而且所屬領域技術人員將瞭解的是，第4c圖中的遮罩圖型44一經適當取向，便可形成對應於如上關於第2a及2b圖所述具體實施例的組態。
請參照第5a至5i圖，將說明根據本發明的 其它說明性具體實施例的一種方法。請參照第5a圖，截面圖中示意性繪示半導體裝置在製作期間非常早期階段的情況，此為提供基板3(類似於以上關於第1a至4e圖所述的基板3)、並且在基板3上提供第一鐵電材料50之後的情況。所屬領域技術人員在完整閱讀本發明之後將瞭解的是，根據如以上關於第4a圖所述的技巧，可在基板3上方提供第一鐵電材料50。
第5b圖示意性繪示半導體裝置在製作期間更晚期階段的情況，此為形成虛設閘極之後的情況，該虛設閘極包含虛設閘極材料52及第一鐵電材料50，第一鐵電材料50可根據虛設閘極材料52進行圖型化。根據本發明的一些說明性具體實施例，虛設閘極材料52可以是矽材料，諸如多晶矽或非晶矽及類似者。
請參照第5c圖，示意性繪示的是半導體裝置在製作期間更晚期階段的情況，此為相鄰於虛設閘極形成間隔物結構54之後的情況，間隔物結構54包覆虛設閘極52的側壁。根據本發明的一些說明性具體實施例，間隔物結構54可以是相鄰於虛設閘極結構而設的虛設填部，尤其是位在所示虛設閘極結構與相鄰未圖示的虛擬結構之間。因此，虛設閘極可通過虛設填部/間隔物結構54來側向圍蔽。
請參照第5d圖，示意性繪示的是半導體裝置在製作期間更晚期階段的情況，此為選擇性地移除虛設閘極材料52、並且提供虛設填部/間隔物結構54所界定的 閘極溝槽56之後的情況。閘極溝槽56使第一鐵電材料50的上表面曝露。
第5e圖示意性繪示半導體裝置在製作期間更晚期階段的情況，此為在閘極溝槽56中形成間隔物結構58(例如：間隔物襯墊)將第一鐵電材料50的上表面部分包覆、並且使第一鐵電材料50的上表面部分曝露之後的情況，其中形成具有更小開口面積的閘極溝槽56'。根據本發明的一些說明性具體實施例，間隔物結構58可通過氮化矽及氧化矽其中一者來形成，可將其沉積並且異向性蝕刻，從而產生間隔物結構58。
請參照第5f圖，示意性繪示的是半導體裝置在製作期間更晚期階段的情況，此時與間隔物結構54及間隔物結構58對準進行布植程序57。布植程序57可類似於如以上關於第4a至4e圖所述的布植程序。
根據本發明的一些說明性具體實施例，可連同視需要的退火程序(圖未示)，通過布植程序將第一鐵電材料50轉換成第二鐵電材料50'，第二鐵電材料50'與第一鐵電材料50具有不同的殘餘極化，諸如相比於第一鐵電材料50實質更高或更低的殘餘極化。根據本文中的一些說明性具體實施例，相比於第一鐵電材料50，第二鐵電材料50'可具有實質更高的殘餘極化。
第5g圖示意性繪示半導體裝置在製作期間更晚期階段的情況，此為完成布植57並且移除間隔物結構58之後的情況。在本文中，回復閘極溝槽56，並且使第一 鐵電材料50的上表面曝露。因此，提供一種側向三層堆疊(“側向”是指平面中與基板3的上表面平行的方向)。
第5h圖示意性繪示半導體裝置在製作期間更晚期階段的情況，此為以例如多晶矽、非晶矽或現有閘極電極金屬的閘極電極材料66填充閘極溝槽56之後的情況。視需要地，在以閘極電極材料66填充溝槽56前，可先沉積功函數調整材料64。根據本文的一些說明性實施例中，可保形沉積任選的功函數調整材料64。根據一些特殊實施例，功函數調整材料56可包含TiN。所屬領域技術人員在完整閱讀本發明之後將瞭解的是，通過保形沉積視需要的功函數調整材料64，可在閘極溝槽56中提供U形功函數調整材料64。或者，功函數調整材料64可僅在閘極溝槽56中通過包覆第一與第二鐵電材料50、50'的上表面、並且僅部分包覆虛設填部/間隔物結構54的經曝露內側壁來形成。然而，U形功函數調整材料64可以可靠地包封閘極電極材料66。
第5i圖示意性繪示半導體裝置在製作期間更晚期階段的情況，此為移除虛設填部/間隔物結構54、並且使包含第一與第二鐵電材料50、50'與閘極電極材料66(連同視需要的功函數調整材料64)的閘極結構60曝露之後的情況。
隨後，可根據已知的FEOL處理繼續處理，以相鄰於閘極結構60的方式布植源極/汲極區，以此類推。因此，第一鐵電材料50側向圍蔽第二鐵電材料50'。
關於上述用於將第一鐵電材料轉換成第二鐵電材料的布植程序，連同視需要的退火程序(圖未示)，布植程序可包含將Si、Zr、La、Al、Y及Gd其中至少一者植入第一鐵電材料。根據本文中的一些特殊說明性實施例，第一鐵電材料可以是鐵電氧化鉿材料。在特殊說明性實施例中，布植程序可包含以約1e16原子/cm2的布植劑量布植矽。
根據本發明的一些說明性具體實施例，第一鐵電材料可具有±2V的切換電壓，並且第二鐵電材料可具有±4V的切換電壓。用於將位元寫入所揭示四階位元格的電壓信號可在±5V處具有用於寫入“0”、“0”、或“1”、“1”的電壓峰值(端視電壓峰值的正負號而定)，而用於寫入“0”、“1”、或“1”、“0”的電壓信號包含在±5V及±3V處具有峰值的電壓信號的組合(端視正負號而定)。所屬領域技術人員在完整閱讀本發明之後將瞭解的是，所揭示用於切換電壓及電壓峰值的明確值並無特別限制，只要電壓峰值高於切換電壓，並且第一與第二鐵電材料具有不同切換電壓(及不同殘餘極化)即可。
以上所揭示的特定具體實施例僅屬描述性，正如本發明可用所屬領域技術人員所明顯知道的不同但均等方式予以修改並且實踐而具有本文教示的效益。舉例而言，以上所提出的程序步驟可按照不同順序來進行。再者，如下面申請專利範圍中所述除外，未意圖限制於本文所示構造或設計的細節。因此，證實可改變或修改以上 揭示的特定具體實施例，而且所有此類變體全都視為在本發明的範疇及精神內。要注意的是，本說明書及所附申請專利範圍中如“第一”、“第二”、“第三”或“第四”之類用以說明各個程序或結構的術語，僅當作此些步驟/結構節略參考，並且不必然暗喻此些步驟/結構的進行/形成序列。當然，取決於精準聲稱的措辭，可或可不需要此些程序的排列順序。因此，本文尋求的保護如以下申請專利範圍中所提。

Claims (19)

  1. 一種半導體裝置，包含：基板；閘極結構，形成於該基板上方，該閘極結構包含具有第一殘餘極化的第一鐵電材料、及具有第二殘餘極化的第二鐵電材料，該第一殘餘極化相異於該第二殘餘極化；以及形成於該基板中的源極與汲極區，該源極與汲極區是通過在該閘極結構下面沿著閘極長度方向延展的通道區而側向隔開；其中，該第一鐵電材料與該第二鐵電材料是在與該基板的上表面實質上平行的平面中堆疊，以及其中，該第二鐵電材料包含第一區域和第二區域，該第一鐵電材料插置於該第二鐵電材料的該第一區域和該第二區域之間。
  2. 如申請專利範圍第1項所述的半導體裝置，其中，介於該第一鐵電材料與該第二鐵電材料的該第一區域和該第二區域之間的邊界是實質上平行於該閘極長度方向。
  3. 如申請專利範圍第1項所述的半導體裝置，其中，該閘極結構還包含閘極電極材料、及實質U形的功函數調整材料，該功函數調整材料將該閘極電極材料與該第一和第二鐵電材料分開。
  4. 如申請專利範圍第1項所述的半導體裝置，其中，介於該第一鐵電材料與該第二鐵電材料的該第一區域和該 第二區域之間的邊界是實質上垂直於該閘極長度方向。
  5. 如申請專利範圍第1項所述的半導體裝置，其中，該第一鐵電材料以約±2V或更小的切換電壓切換其極化狀態，並且該第二鐵電材料以所具絕對值實質大於約2V的切換電壓切換其極化狀態。
  6. 如申請專利範圍第1項所述的半導體裝置，其中，該第一鐵電材料包含具有第一摻質的氧化鉿材料，並且該第二鐵電材料包含具有與該第一摻質不同的第二摻質的氧化鉿材料。
  7. 如申請專利範圍第1項所述的半導體裝置，其中，該第一與第二鐵電材料的厚度範圍是自約7nm至10nm。
  8. 如申請專利範圍第1項所述的半導體裝置，其中，該第一與第二鐵電材料的其中一者包含以範圍自約0.02至0.04的莫耳分率摻有矽的氧化鉿材料。
  9. 一種製作半導體裝置的方法，該方法包含：提供基板；提供位在該基板上方的第一鐵電材料；提供相鄰該第一鐵電材料的第二鐵電材料，其中，該第一鐵電材料與該第二鐵電材料是在與該基板的上表面實質上平行的平面中堆疊；以及提供位在該第一與第二鐵電材料上方的閘極電極材料；其中，提供該第一鐵電材料與該第二鐵電材料包含： 在該基板上方沉積該第一鐵電材料；在該經沉積第一鐵電材料上方形成遮罩圖型，該遮罩圖型留下該經沉積第一鐵電材料的上表面部分部分曝露；根據該遮罩圖型進行布植程序，其中，摻質是與該遮罩圖型對準植入該第一鐵電材料其中一部分，該第一鐵電材料的該經摻雜部分形成該第二鐵電材料；移除該遮罩圖型；以及在該第一鐵電材料與該第二鐵電材料上方形成閘極電極。
  10. 如申請專利範圍第9項所述的方法，其中，該第一鐵電材料包含氧化鉿材料，以及其中，該布植程序包含布植矽(Si)、鋯(Zr)及鈦(Ti)其中至少一者。
  11. 如申請專利範圍第10項所述的方法，其中，該布植程序包含以約1e16原子/cm2的布植劑量布植矽。
  12. 如申請專利範圍第9項所述的方法，還包含在提供該第二鐵電材料前：在該第一鐵電材料上方形成虛設閘極；相鄰於該虛設閘極結構提供虛設填部，該虛設填部側向圍蔽該虛設閘極；相對於該虛設填部選擇性地移除該虛設閘極，其中，閘極溝槽是在移除該虛設閘極時形成，該閘極溝槽使該第一鐵電材料的上表面部分曝露；以及在該閘極溝槽中形成間隔物結構，該間隔物結構包 覆該閘極溝槽的內側壁；其中，該第二鐵電材料是與該間隔物結構對準而設。
  13. 如申請專利範圍第12項所述的方法，其中，提供該第二鐵電材料包含與該間隔物結構及該虛設填部對準進行布植程序，其中，摻質是與該間隔物結構及該虛設填部對準植入該第一鐵電材料其中一部分，該第一鐵電材料的該經摻雜部分形成該第二鐵電材料。
  14. 如申請專利範圍第13項所述的方法，還包含在該布植程序之後：移除該間隔物結構；以及在該閘極溝槽中沉積功函數調整材料與閘極電極材料。
  15. 如申請專利範圍第14項所述的方法，其中，沉積該功函數調整材料包含保形沉積該功函數調整材料的襯墊。
  16. 如申請專利範圍第13項所述的方法，其中，該第一鐵電材料包含氧化鉿材料，以及其中，該布植程序包含布植矽(Si)、鋯(Zr)及鈦(Ti)其中至少一者。
  17. 如申請專利範圍第13項所述的方法，其中，該布植程序包含以約1e16原子/cm2的布植劑量布植矽。
  18. 一種製作半導體裝置的方法，該方法包含：提供基板；在該基板上方沉積第一鐵電材料；進行布植程序，其中，將摻質植入該經沉積第一鐵 電材料其中一部分以形成嵌埋於該經沉積第一鐵電材料內的經摻雜第一鐵電材料其中一部分，其中，該經摻雜第一鐵電材料代表在與該基板的上表面平行的平面中與該第一鐵電材料堆疊的第二鐵電材料；以及提供位在該第一與第二鐵電材料上方的閘極電極材料。
  19. 一種製作半導體裝置的方法，該方法包含：對半導體裝置的閘極施加電壓信號；以及將該半導體裝置的源極和汲極與接地耦合；其中，該半導體裝置包含：基板；閘極結構，形成於該基板上方，該閘極結構包含具有第一摻質與第一殘餘極化的第一鐵電材料、及具有第二摻質與第二殘餘極化的第二鐵電材料，該第一殘餘極化相異於該第二殘餘極化；以及該源極與汲極區，形成於該基板中，該源極與汲極區是通過在該閘極結構下面沿著閘極長度方向延展的通道區而側向隔開；其中，該第一鐵電材料與該第二鐵電材料是在與該基板的上表面實質上平行的平面中堆疊；其中，該第二鐵電材料包含第一區域和第二區域，該第一鐵電材料插置於該第二鐵電材料的該第一區域和該第二區域之間；以及 其中，該電壓信號至少包含所具電壓峰值超過切換電壓的第一電壓信號，該第二殘餘極化在該切換電壓下翻轉取向。
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