CN116782658A - 半导体结构及其形成方法 - Google Patents
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Abstract
本公开实施例提供一种半导体结构及其形成方法，其中，所述半导体结构包括：栅极介质层；栅极，所述栅极位于所述栅极介质层的表面；其中，所述栅极介质层包括依次堆叠的氧化层、电荷捕获层和隔离层；所述隔离层由能够发生自发极化的极化材料构成。
Description
技术领域
本公开涉及半导体技术领域，涉及但不限于一种半导体结构及其形成方法。
背景技术
硅-二氧化硅-氮化硅-二氧化硅-硅(Silicon-Oxide-Nitride-Oxide-Silicon，SONOS)型快闪存储器和铁电场效应晶体管(Ferroelectric Field Effect Transistor，FeFET)存储器是目前最具有前景的两种存储器。
SONOS存储器由硅衬底-隧穿氧化层-电荷存储层氮化硅-阻挡氧化层-多晶硅栅极组成，这种存储器利用电子的隧穿来进行编译，并利用空穴的注入来进行数据的擦除。SONOS存储器具有工艺简单、操作电压低和易于集成到标准互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)工艺中等优点。然而，随着半导体器件工艺节点的不断缩小，传统SONOS存储器在尺寸缩小时将导致其保持性变差，并存在严重的可靠性问题。
FeFET存储器由金属电极、铁电薄膜、金属电极、缓冲层和半导体导电通道构成，通过给栅极施加电压，调节铁电薄膜中的电偶极子的极化，使得铁电薄膜中的铁电材料具有两种不同的极化状态，进而实现数据“0”和“1”的存储。FeFET存储器具有快速的读写响应、低功耗及非破坏性读取等优点。然而，FeFET存储器在多次读写擦除操作后的可靠性明显下降。
发明内容
有鉴于此，本公开实施例提供一种半导体结构及其形成方法。
第一方面，本公开实施例提供一种半导体结构，包括：
栅极介质层；
栅极，所述栅极位于所述栅极介质层的表面；
其中，所述栅极介质层包括依次堆叠的氧化层、电荷捕获层和隔离层；所述隔离层由能够发生自发极化的极化材料构成。
在一些实施例中，所述极化材料包括以下至少之一：铁电氧化物、铁电氟化物、铁电半导体材料、掺杂型铁电氧化物和聚合物铁电材料。
在一些实施例中，所述隔离层的厚度大于1纳米。
在一些实施例中，所述氧化层为高K材料层；所述氧化层的材料包括以下至少之一：氧化铪和氧化硅。
在一些实施例中，所述电荷捕获层的材料包括：氮化硅。
在一些实施例中，所述半导体结构还包括侧墙结构，所述侧墙结构位于所述栅极介质层和所述栅极的侧壁；
其中，所述侧墙结构包括第一侧墙层和位于所述第一侧墙层外侧的第二侧墙层。
在一些实施例中，所述第一侧墙层的材料为氧化硅或者低K材料；所述第二侧墙层的材料为绝缘材料。
在一些实施例中，所述半导体结构还包括基底，所述基底内包括多个阱区，作为晶体管的源极或漏极；
其中，所述栅极介质层位于所述基底的上表面，且位于源极和漏极之间。
在一些实施例中，所述半导体结构还包括基底，所述基底内包括多个阱区，作为晶体管的源极或漏极，且每一所述阱区内具有至少一个栅极沟槽；
所述栅极位于所述栅极沟槽中，所述栅极介质层位于所述栅极与所述栅极沟槽之间；
其中，在垂直于所述基底的方向上，所述栅极的厚度小于所述栅极沟槽的厚度。
在一些实施例中，所述半导体结构还包括位于所述栅极和所述栅极介质层表面的栅极绝缘层；
其中，所述栅极绝缘层的顶表面与所述阱区的顶表面平齐。
在一些实施例中，所述半导体结构还包括多个阱区；每一所述阱区包括多个相互隔离的有源柱；
所述栅极介质层和所述栅极依次环形覆盖部分所述有源柱，剩余部分所述有源柱作为晶体管的源极或漏极。
在一些实施例中，所述栅极介质层与所述栅极的顶表面平齐，且所述有源柱的顶表面超出于所述栅极介质层的顶表面。
第二方面，本公开实施例提供一种半导体结构的形成方法，包括：
形成栅极介质层，其中，所述栅极介质层包括依次堆叠的氧化层、电荷捕获层和隔离层，所述隔离层由能够发生自发极化的极化材料构成；
在所述隔离层的表面形成栅极。
在一些实施例中，所述栅极形成于阱区的表面，所述栅极介质层和所述栅极通过以下步骤形成：
在所述阱区表面由下至上依次沉积氧化材料、电荷捕获材料、极化材料和栅极材料，对应形成初始氧化层、初始电荷捕获层、初始隔离层和初始栅极；
通过具有预设窗口的掩膜版，依次刻蚀所述初始栅极、所述初始隔离层、所述初始电荷捕获层和所述初始氧化层，形成所述栅极、所述隔离层、所述电荷捕获层和所述氧化层。
在一些实施例中，在形成所述栅极介质层和所述栅极之前，所述方法还包括：
采用热氧化工艺，在每一所述阱区的表面形成牺牲氧化层；
通过湿法刻蚀工艺，去除所述牺牲氧化层。
在一些实施例中，所述栅极形成于阱区中的栅极沟槽中；所述栅极介质层和所述栅极通过以下步骤形成：
在所述栅极沟槽的内壁依次沉积氧化材料、电荷捕获材料和极化材料，形成初始栅极介质层；
在具有所述栅极介质层的栅极沟槽中沉积栅极材料，形成初始栅极；
对所述初始栅极介质层和所述初始栅极进行回刻，暴露出部分栅极沟槽的内壁，形成所述栅极介质层和所述栅极。
在一些实施例中，所述方法还包括：
在所述栅极介质层和所述栅极的表面沉积形成栅极绝缘层；其中，所述栅极绝缘层的顶表面与所述阱区的顶表面平齐。
在一些实施例中，所述方法还包括：
依次在所述栅极介质层和所述栅极的侧壁形成第一侧墙层和第二侧墙层，所述第一侧墙层和所述第二侧墙层形成侧墙结构。
在一些实施例中，所述栅极形成于阱区中每一有源柱的周围；所述栅极介质层和所述栅极通过以下步骤形成：
在每一所述有源柱的侧壁由内至外依次沉积氧化材料、电荷捕获材料和极化材料，形成初始栅极介质层；
在所述初始栅极介质层的外侧沉积栅极材料，形成初始栅极；
对所述初始栅极介质层和所述初始栅极进行回刻，暴露出部分有源柱，形成所述栅极介质层和所述栅极。
在一些实施例中，所述极化材料包括以下至少之一：铁电氧化物、铁电氟化物、铁电半导体材料、掺杂型铁电氧化物和聚合物铁电材料。
本公开实施例提供的半导体结构及其形成方法，其中，半导体结构包括栅极介质层和位于栅极介质层表面的栅极；栅极介质层包括依次堆叠的氧化层、电荷捕获层和隔离层；隔离层由能够发生自发极化的极化材料构成；栅极位于隔离层的表面。由于本公开实施例提供的半导体结构的栅极介质层至少包括能够发生自发极化的极化材料形成的隔离层，且隔离层能够产生额外的极化电场，极化电场能够使得电子或者空穴更加容易地进入电荷捕获层，因此，本公开实施例可以提供一种具有低工作电压、低功耗和高可靠性的半导体器件。
附图说明
在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
图1为本公开实施例提供的半导体结构的一种结构示意图；
图2和图3为本公开实施例提供的半导体结构的工作原理示意图；
图4为本公开实施例提供的半导体结构的另一种结构示意图；
图5a为本公开实施例提供的半导体结构的剖视图；
图5b为本公开实施例提供的半导体结构的俯视图；
图6为本公开实施例提供的半导体结构的形成方法的流程示意图；
图7a～7h为本公开实施例提供的半导体形成过程的结构示意图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
由于相关技术中的SONOS存储器在工艺节点的不断缩小时，存在保持性和可靠性变差问题，且相关技术中的FeFET存储器在多次读写擦除操作后存在可靠性明显下降的问题，本公开实施例结合SONOS存储器技术和FeFET存储器技术提出一种具有低工作电压、低功耗和高可靠性的新型半导体器件。
图1为本公开实施例提供的半导体结构的一种结构示意图，如图1所示，半导体结构10包括栅极介质层101和位于栅极介质层表面的栅极102。
其中，栅极介质层101包括依次堆叠的氧化层101a、电荷捕获层101b和隔离层101c；隔离层101c由能够发生自发极化的极化材料构成。栅极102位于隔离层101c的表面。氧化层101a可以是高K材料层，高K材料层可以改善栅极介质层101的等效氧化层厚度(EOT，Effective oxide thickness)，举例来说，氧化层101a的材料可以包括以下至少之一：氧化铪(HfO2)和氧化硅。电荷捕获层101b可以是任意一种能够捕获电子的材料层，例如为氮化硅层，也就是说，电荷捕获层101b可以由氮化硅材料构成。极化材料包括：铁电氧化物、铁电氟化物、铁电半导体材料、掺杂型铁电氧化物、聚合物铁电材料或其任意组合。
本公开实施例中，隔离层在垂直于基底所在平面的方向上的厚度大于1纳米。隔离层用于阻止电子在栅极与电荷捕获层之间的隧穿，辅助电子进入电荷捕获层或者离开电荷捕获层，从而可以降低半导体结构的工作电压，并改善半导体结构的保持特性和耐久性。
在一些实施例中，半导体结构的栅极可以是平面栅结构，请继续参见图1，半导体结构10还包括基底，基底内包括有源区(图1中仅示出有源区中的一个阱区)，其中，栅极介质层101位于阱区103的表面，且栅极介质层101包括由下至上依次堆叠的氧化层101a、电荷捕获层101b和隔离层101c。
本公开实施例中，阱区是对半导体衬底(例如为硅衬底)进行N型掺杂或者P型掺杂而形成的区域，用来形成晶体管。
在一些实施例中，请继续参见图1，半导体结构10还包括侧墙结构104；侧墙结构104位于栅极介质层101和栅极102的侧壁，且侧墙结构104包括第一侧墙层104a和位于第一侧墙层104a外侧的第二侧墙层104b。
本公开实施例中，第一侧墙层的材料可以为氧化硅或者低K材料，低K材料可以改善栅极和源漏极之间的耦合寄生电容；第二侧墙层的材料可以为任意的绝缘材料，从而能够实现源极和漏极掺杂时对栅极的保护，例如，第二侧墙层的材料可以是氮化硅。
在一些实施例中，请继续参见图1，半导体结构10还包括轻掺杂漏注入区105；轻掺杂漏注入区105位于栅极介质层101底部的阱区103中。
在一些实施例中，请继续参见图1，半导体结构10还包括源极106和漏极107；源极106和漏极107分别位于轻掺杂漏注入区105的外侧的阱区中，关于栅极结构对称分布。
本公开实施例中，轻掺杂漏注入区的存在一方面为了防止随着栅极宽度和栅极所对应的沟道长度的不断减小，而产生的短沟道效应，另一方面用于减小源极和漏极之间的沟道漏电流。
在一些实施例中，请继续参见图1，半导体结构10还包括浅槽隔离区108；多个阱区103通过浅槽隔离区108相互隔离。
图2和图3为本公开实施例提供的半导体结构的工作原理示意图，下面结合图2和图3说明本公开实施例提供的半导体结构的工作原理。
如图2所示，当在栅极102上施加正工作电压Vg时，阱区103中的电子在栅极电压产生的外电场A的作用下，隧穿通过氧化层101a，进入电荷捕获层101b中，被电荷捕获层101b中的深能级陷阱捕获，进而实现编程过程。在编程前由于隔离层101c的自发极化作用，使得隔离层中的电子和空穴发生分离，在编程过程中，在外电场A的作用下，隔离层101c的极化方向逐渐与外电场A的方向一致，从而产生了极化电场B，外电场A和极化电场B共同控制阱区103中的电子隧穿进入电荷捕获层101b中。
本公开实施例中，由于隔离层的存在可以产生额外的极化电场，极化电场与栅极电压产生的外电场的方向相同，因此，极化电场可以控制帮助阱区中的电子向电荷捕获层中的跃迁，即极化电场的存在可以增强电子的隧穿能力，因此，当半导体结构包括隔离层时，编程过程的工作电压较小，耐久能力好，减小了高电压可能对隧穿层造成的损坏，同时注入的电子或空穴可以达到基底更远的距离，使得电子或空穴保留性能好，可能的漏电路径变长，一次读写的漏电少。
如图3所示，当在栅极102上施加负工作电压Vg时，电荷捕获层101b中所捕获的电子在外电场A的作用下从陷阱中逃逸，隧穿通过氧化层101a，注入到阱区103中；或者，阱区103中的空穴在外电场A的作用下隧穿通过氧化层101a，进入电荷捕获层101b中，与电荷捕获层101b中捕获的电子复合，实现擦除过程。在擦除前由于隔离层101c的自发极化作用，使得电子和空穴发生分离，在擦除过程中，在外电场A的作用下，隔离层101c的极化方向逐渐与外电场A的方向一致，从而产生了极化电场B，外电场A和极化电场B共同控制电荷捕获层101b的电子逃逸进入阱区103中，或者，外电场A和极化电场B共同控制阱区103中的空穴注入电荷捕获层101b中，与电荷捕获层101b中捕获的电子复合。
本公开实施例中，由于隔离层的存在可以产生额外的极化电场，极化电场与栅极电压产生的外电场的方向相同，因此，极化电场可以控制电荷捕获层中的电子向阱区逃逸，或者，控制阱区中的空穴注入电荷捕获层中，即极化电场的存在可以增强电子或者空穴的隧穿能力，因此，当半导体结构包括隔离层时，栅极只需要施加一个较小的负电压即可实现擦除过程，也就是说，隔离层的存在可以降低半导体结构的擦除电压，且使得半导体结构具有更好保持力。
在一些实施例中，半导体结构的栅极还可以是掩埋栅结构，图4为本公开实施例提供的半导体结构的另一种结构示意图，如图4所示，半导体结构40包括栅极介质层401和位于栅极介质层401内的栅极402。
其中，栅极介质层401包括依次堆叠的氧化层401a、电荷捕获层401b和隔离层401c；隔离层401c由能够发生自发极化的极化材料构成；栅极402位于隔离层401c所形成的凹槽的内部。
本公开实施例中，极化材料包括：铁电氧化物、铁电氟化物、铁电半导体材料、掺杂型铁电氧化物、聚合物铁电材料或其任意组合。
在一些实施例中，半导体结构40还包括基底，基底内包括多个阱区403(图4中仅示出了一个阱区)，且每一阱区403内具有至少一个栅极沟槽C(图4中示出了2个栅极沟槽)；栅极402位于栅极沟槽C中，栅极介质层401位于栅极402与栅极沟槽C之间。
请继续参见图4，本公开实施例中，在垂直于基底的方向上，栅极402的厚度h1小于栅极沟槽C的厚度h2。
在一些实施例中，请继续参见图4，半导体结构40还包括位于栅极402和栅极介质层401表面的栅极绝缘层404；其中，栅极绝缘层404的顶表面与阱区403的顶表面平齐。栅极绝缘层404用于隔离掩埋于阱区403内部的栅极结构和位于阱区403表面的其它功能结构(图中未示出)。
需要说明的是，本公开实施例所提供的半导体结构的工作原理与上述实施例中具有平面栅极结构的半导体结构的工作原理类似，这里不再详细描述。
在一些实施例中，半导体结构的栅极还可以是全环栅结构，图5a为本公开实施例提供的半导体结构的剖视图，图5b为本公开实施例提供的半导体结构的俯视图，如图5a和5b所示，半导体结构50包括栅极介质层501和位于栅极介质层501所形成的凹槽内部的栅极502。
其中，栅极介质层501包括依次堆叠的氧化层501a、电荷捕获层501b和隔离层501c；隔离层501c由能够发生自发极化的极化材料构成；栅极502位于隔离层501c的表面。
本公开实施例中，极化材料包括：铁电氧化物、铁电氟化物、铁电半导体材料、掺杂型铁电氧化物、聚合物铁电材料或其任意组合。
在一些实施例中，半导体结构50还包括有源区(图5a中仅示出有源区中的一个阱区)；每一阱区503包括多个相互隔离的有源柱D(图5a中示出了2个有源柱)；栅极介质层501环绕每一有源柱D，栅极层502填充栅极介质层501之间的间隙。
请继续参见图5a，本公开实施例中，栅极介质层501与栅极502的顶表面平齐，且有源柱D的顶表面超出于栅极介质层501的顶表面。有源柱D超出栅极介质层501的部分或者有源柱D超出栅极502的部分，用于形成半导体结构50的源极或者漏极。栅极介质层501和栅极502依次环形覆盖部分有源柱D，剩余部分有源柱D作为晶体管的源极或漏极。
在一些实施例中，每一有源柱D之间的空隙底部填充有绝缘材料504，位于绝缘材料504之间的有源柱用于形成半导体结构50的漏极或者源极。
在一些实施例中，半导体结构还包括位于每一有源柱底部的掩埋位线结构(图中未示出)和位于每一有源柱顶表面的电容结构(图中未示出)。
需要说明的是，本公开实施例所提供的半导体结构的工作原理与上述实施例中具有平面栅极结构的半导体结构的工作原理类似，这里不再详细描述。
本公开实施例提供的半导体结构，由于栅极介质层至少包括能够发生自发极化的极化材料形成的隔离层，且隔离层能够产生额外的极化电场，极化电场能够使得电子或者空穴更加容易地进入电荷捕获层，如此，可以降低半导体结构的编程电压和擦除电压，进而能够提供一种具有低工作电压、低功耗和高可靠性的半导体器件。
除此之外，本公开实施例还提供一种半导体结构的形成方法，图6为本公开实施例提供的半导体结构的形成方法的流程示意图，如图6所示，半导体结构的形成方法包括以下步骤：
步骤S601、形成栅极介质层，其中，栅极介质层包括依次堆叠的氧化层、电荷捕获层和隔离层，隔离层由能够发生自发极化的极化材料构成。
步骤S602、在隔离层的表面形成栅极。
在一些实施例中，栅极可以形成于阱区的表面。图7a～7h为本公开实施例提供的半导体形成过程的结构示意图，下面结合图7a～7h说明本公开实施例中的半导体结构的详细形成过程。
本公开实施例中，栅极形成于阱区的表面，阱区可以通过以下步骤形成：
步骤S6011、提供半导体衬底，且半导体衬底表面形成有一图形化的光刻胶层。
如图7a所示，半导体衬底700表面形成有图形化的光刻胶层701。需要说明的是，本公开实施例所提供的半导体衬底700是经过N型离子或者P型离子掺杂后的衬底。
步骤S6012、通过图形化的光刻胶层，刻蚀半导体衬底，形成多个刻蚀沟槽。
步骤S6013、在每一刻蚀沟槽中填充绝缘材料，形成浅槽隔离区和位于相邻两个浅槽隔离区之间的阱区。
如图7b所示，通过图形化的光刻胶层701刻蚀半导体衬底700，形成了两个刻蚀沟槽，在两个刻蚀沟槽中填充绝缘材料，形成浅槽隔离区702和位于相邻两个浅槽隔离区702之间的阱区703。
本公开实施例中，栅极介质层和栅极可以通过以下步骤形成：
步骤S6014、在阱区表面由下至上依次沉积氧化材料、电荷捕获材料、极化材料和栅极材料，对应形成初始氧化层、初始电荷捕获层、初始隔离层和初始栅极。
本公开实施例中，氧化材料可以是高K氧化材料，例如可以是氧化硅或者氧化铪；电荷捕获材料可以是任意一种具有捕获陷阱的材料，例如，氮化硅；极化材料可以包括铁电氧化物、铁电氟化物、铁电半导体材料、掺杂型铁电氧化物、聚合物铁电材料或其任意组合；栅极材料可以包括钨、钴、铜、铝、多晶硅、掺杂硅、硅化物、氮化钛或其任何组合。本公开实施例中，可以通过任意一种合适的沉积工艺形成初始氧化层、初始电荷捕获层、初始隔离层和初始栅极，例如，化学气相沉积(Chemical Vapor Deposition，CVD)工艺、物理气相沉积(Physical Vapor Deposition，PVD)工艺、原子层沉积(Atomic Layer Deposition，ALD)工艺、旋涂工艺或者涂敷工艺。
如图7c所示，在阱区703表面依次形成了初始氧化层704a、初始电荷捕获层705a、初始隔离层706a和初始栅极707a。
步骤S6015、通过具有预设窗口的掩膜版，依次刻蚀初始栅极、初始隔离层、初始电荷捕获层和初始氧化层，形成栅极、隔离层、电荷捕获层和氧化层。
结合图7c和7d所示，通过预设的掩膜版E，依次刻蚀初始栅极707a、初始隔离层706a、初始电荷捕获层705a和初始氧化层704a，形成栅极707、隔离层706、电荷捕获层705和氧化层704。其中，隔离层706、电荷捕获层705和氧化层704共同构成半导体结构的栅极介质层708。
在一些实施例中，在形成栅极介质层和栅极之前，半导体结构的形成方法还包括：采用热氧化工艺，在每一阱区的表面形成牺牲氧化层，以捕获每一阱区表面的残余离子；并通过湿法刻蚀工艺，去除牺牲氧化层。
热氧化工艺是将阱区置于高温氧化气氛中，使阱区表面的一层薄硅材料氧化为二氧化硅。残余离子包括形成N阱时的磷离子(P-)或形成P阱时的硼离子(B+)。本公开实施例中，牺牲氧化层可以改善阱区的表面的缺陷，提高初始氧化层的形成精度，进而提升半导体结构的性能。
在一些实施例中，在形成栅极之后，半导体结构的形成方法还包括：
步骤S6016、采用预设类型的离子对部分阱区进行掺杂，形成轻掺杂漏注入区。
如图7e所示，对部分阱区703进行砷离子或硼离子注入形成了低能量的轻掺杂漏注入区709。
步骤S6017、在栅极介质层和栅极的侧壁形成侧墙结构；其中，侧墙结构的一部分位于轻掺杂漏注入区的表面。
在一些实施例中，侧墙结构包括第一侧墙层和位于第一侧墙外侧的第二侧墙层；步骤S6017可以包括以下步骤：
在阱区的表面、栅极介质层的侧壁、栅极的侧壁和顶部依次形成第一初始侧墙层和第二初始侧墙层。
第一初始侧墙层可以是氧化硅层或者低K材料层，第二初始侧墙层的材料可以是绝缘材料，例如，氮化硅。本公开实施例中，可以通过任意一种合适的沉积工艺形成第一初始侧墙层和第二初始侧墙层。
如图7f所示，在阱区703的表面、栅极介质层708的侧壁、栅极707的侧壁和顶部依次形成第一初始侧墙层710a和第二初始侧墙层711a。
分别刻蚀第一初始侧墙层和第二初始侧墙层，对应保留位于栅极介质层和栅极侧壁的第一初始侧墙层和第二初始侧墙层，形成第一侧墙层和第二侧墙层；其中，第一侧墙层位于轻掺杂漏注入区的表面。
本公开实施例中，可以采用干法或者湿法刻蚀工艺刻蚀图7f中的第一初始侧墙层710a和第二初始侧墙层711a，对应保留位于栅极介质层708和栅极707侧壁的第一初始侧墙层710a和第二初始侧墙层711a，形成第一侧墙层710和第二侧墙层711，且第一侧墙层710位于轻掺杂漏注入区709的表面。
在一些实施例中，在形成侧墙结构之后，半导体结构的形成方法还包括：
步骤S6018、形成位于轻掺杂漏注入区外侧的源极和漏极。
如图7h所示，在轻掺杂漏注入区709外侧的阱区中进行离子掺杂形成源极712和漏极713。
在一些实施例中，在形成源极和漏极之后，半导体结构的形成方法还包括：在具有栅极、源极和漏极的阱区的表面形成金属互连层。
本公开实施例中，形成金属互连层的工艺与标准CMOS工艺中形成金属互连层的过程类似，这里不再赘述。
在一些实施例中，栅极还可以形成于阱区中的栅极沟槽中；栅极介质层和栅极可以通过以下步骤形成：
步骤一：在栅极沟槽的内壁依次沉积氧化材料、电荷捕获材料和极化材料，形成初始栅极介质层。
极化材料可以包括铁电氧化物、铁电氟化物、铁电半导体材料、掺杂型铁电氧化物、聚合物铁电材料或其任意组合。
步骤二：在具有栅极介质层的栅极沟槽中沉积栅极材料，形成初始栅极。
步骤三：对初始栅极介质层和初始栅极进行回刻，暴露出部分栅极沟槽的内壁，形成栅极介质层和栅极。
在一些实施例中，在栅极沟槽中形成栅极和栅极介质层之后，半导体结构的形成方法还包括：
步骤四：在栅极介质层和栅极的表面沉积形成栅极绝缘层；其中，栅极绝缘层的顶表面与阱区的顶表面平齐。
在一些实施例中，栅极还可以形成于阱区中每一有源柱的周围；栅极介质层和栅极还可以通过以下步骤形成：
步骤一：刻蚀阱区，形成阵列排布的多个有源柱。
步骤二：在每一有源柱的侧壁由内至外依次沉积氧化材料、电荷捕获材料和极化材料，形成初始栅极介质层。
极化材料可以包括铁电氧化物、铁电氟化物、铁电半导体材料、掺杂型铁电氧化物、聚合物铁电材料或其任意组合。
步骤三：在初始栅极介质层的外侧沉积栅极材料，形成初始栅极。
步骤四：对初始栅极介质层和初始栅极进行回刻，暴露出部分有源柱，形成栅极介质层和栅极。
本公开实施例提供的半导体结构的形成过程与上述实施例中的的半导体结构类似，对于本公开实施例未详尽披露的技术特征，请参考上述实施例进行理解，这里不再赘述。
本公开实施例提供的半导体结构的形成方法，具有与标准CMOS工艺相似的工艺流程，可以简便快速地制备出具有低工作电压、低功耗和高可靠性的新型半导体器件。
在本公开所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过非目标的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合。
上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元，即可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。
本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本公开实施例的一些实施方式，但本公开实施例的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开实施例揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开实施例的保护范围之内。因此，本公开实施例的保护范围应以权利要求的保护范围为准。
Claims (20)
1.一种半导体结构，其特征在于，包括：
栅极介质层；
栅极，所述栅极位于所述栅极介质层的表面；
其中，所述栅极介质层包括依次堆叠的氧化层、电荷捕获层和隔离层；所述隔离层由能够发生自发极化的极化材料构成。
2.根据权利要求1所述的半导体结构，其特征在于，所述极化材料包括以下至少之一：铁电氧化物、铁电氟化物、铁电半导体材料、掺杂型铁电氧化物和聚合物铁电材料。
3.根据权利要求1所述的半导体结构，其特征在于，所述隔离层的厚度大于1纳米。
4.根据权利要求1所述的半导体结构，其特征在于，所述氧化层为高K材料层；所述氧化层的材料包括以下至少之一：氧化铪和氧化硅。
5.根据权利要求1所述的半导体结构，其特征在于，所述电荷捕获层的材料包括：氮化硅。
6.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括侧墙结构，所述侧墙结构位于所述栅极介质层和所述栅极的侧壁；
其中，所述侧墙结构包括第一侧墙层和位于所述第一侧墙层外侧的第二侧墙层。
7.根据权利要求6所述的半导体结构，其特征在于，所述第一侧墙层的材料为氧化硅或者低K材料；所述第二侧墙层的材料为绝缘材料。
8.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括基底，所述基底内包括多个阱区，作为晶体管的源极或漏极；
其中，所述栅极介质层位于所述基底的上表面，且位于源极和漏极之间。
9.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括基底，所述基底内包括多个阱区，作为晶体管的源极或漏极，且每一所述阱区内具有至少一个栅极沟槽；
所述栅极位于所述栅极沟槽中，所述栅极介质层位于所述栅极与所述栅极沟槽之间；
其中，在垂直于所述基底的方向上，所述栅极的厚度小于所述栅极沟槽的厚度。
10.根据权利要求9所述的半导体结构，其特征在于，所述半导体结构还包括位于所述栅极和所述栅极介质层表面的栅极绝缘层；
其中，所述栅极绝缘层的顶表面与所述阱区的顶表面平齐。
11.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括多个阱区；每一所述阱区包括多个相互隔离的有源柱；
所述栅极介质层和所述栅极依次环形覆盖部分所述有源柱，剩余部分所述有源柱作为晶体管的源极或漏极。
12.根据权利要求11所述的半导体结构，其特征在于，所述栅极介质层与所述栅极的顶表面平齐，且所述有源柱的顶表面超出于所述栅极介质层的顶表面。
13.一种半导体结构的形成方法，其特征在于，所述方法包括：
形成栅极介质层，其中，所述栅极介质层包括依次堆叠的氧化层、电荷捕获层和隔离层，所述隔离层由能够发生自发极化的极化材料构成；
在所述隔离层的表面形成栅极。
14.根据权利要求13所述的方法，其特征在于，所述栅极形成于阱区的表面，所述栅极介质层和所述栅极通过以下步骤形成：
在所述阱区表面由下至上依次沉积氧化材料、电荷捕获材料、极化材料和栅极材料，对应形成初始氧化层、初始电荷捕获层、初始隔离层和初始栅极；
通过具有预设窗口的掩膜版，依次刻蚀所述初始栅极、所述初始隔离层、所述初始电荷捕获层和所述初始氧化层，形成所述栅极、所述隔离层、所述电荷捕获层和所述氧化层。
15.根据权利要求14所述的方法，其特征在于，在形成所述栅极介质层和所述栅极之前，所述方法还包括：
采用热氧化工艺，在每一所述阱区的表面形成牺牲氧化层；
通过湿法刻蚀工艺，去除所述牺牲氧化层。
16.根据权利要求13所述的方法，其特征在于，所述栅极形成于阱区中的栅极沟槽中；所述栅极介质层和所述栅极通过以下步骤形成：
在所述栅极沟槽的内壁依次沉积氧化材料、电荷捕获材料和极化材料，形成初始栅极介质层；
在具有所述栅极介质层的栅极沟槽中沉积栅极材料，形成初始栅极；
对所述初始栅极介质层和所述初始栅极进行回刻，暴露出部分栅极沟槽的内壁，形成所述栅极介质层和所述栅极。
17.根据权利要求16所述的方法，其特征在于，所述方法还包括：
在所述栅极介质层和所述栅极的表面沉积形成栅极绝缘层；其中，所述栅极绝缘层的顶表面与所述阱区的顶表面平齐。
18.根据权利要求13所述的方法，其特征在于，所述方法还包括：
依次在所述栅极介质层和所述栅极的侧壁形成第一侧墙层和第二侧墙层，所述第一侧墙层和所述第二侧墙层形成侧墙结构。
19.根据权利要求13所述的方法，其特征在于，所述栅极形成于阱区中每一有源柱的周围；所述栅极介质层和所述栅极通过以下步骤形成：
在每一所述有源柱的侧壁由内至外依次沉积氧化材料、电荷捕获材料和极化材料，形成初始栅极介质层；
在所述初始栅极介质层的外侧沉积栅极材料，形成初始栅极；
对所述初始栅极介质层和所述初始栅极进行回刻，暴露出部分有源柱，形成所述栅极介质层和所述栅极。
20.根据权利要求13至19任一项所述的方法，其特征在于，所述极化材料包括以下至少之一：铁电氧化物、铁电氟化物、铁电半导体材料、掺杂型铁电氧化物和聚合物铁电材料。
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