JPH08330531A - 強誘電体記憶素子 - Google Patents
強誘電体記憶素子Info
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- JPH08330531A JPH08330531A JP7133833A JP13383395A JPH08330531A JP H08330531 A JPH08330531 A JP H08330531A JP 7133833 A JP7133833 A JP 7133833A JP 13383395 A JP13383395 A JP 13383395A JP H08330531 A JPH08330531 A JP H08330531A
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 本発明は、上記のような課題を解決するた
めになされたものであって、ＭＦＳＦＥＴ型の強誘電体
記憶素子において、バッファ層としてＳｉＯ2膜とＳｒ
ＴｉＯ3膜とから成る２層バッファ層を用いることによ
り、キャリア注入の発生を抑制でき、良好な強誘電特性
が得られる優れた記憶素子特性の強誘電体記憶素子を提
供することを目的とする。 【構成】 シリコン基板１表面に２つの不純物拡散層
２、３が形成され、シリコン基板１表面の２つの不純物
拡散層２、３に挟まれたチャネル領域上にゲート絶縁膜
としての強誘電体薄膜４とゲート電極５とが配置された
強誘電体記憶素子において、シリコン基板１と強誘電体
薄膜４との間にＳｉＯ2膜６とＳｒＴｉＯ3膜７とを備え
ている。
めになされたものであって、ＭＦＳＦＥＴ型の強誘電体
記憶素子において、バッファ層としてＳｉＯ2膜とＳｒ
ＴｉＯ3膜とから成る２層バッファ層を用いることによ
り、キャリア注入の発生を抑制でき、良好な強誘電特性
が得られる優れた記憶素子特性の強誘電体記憶素子を提
供することを目的とする。 【構成】 シリコン基板１表面に２つの不純物拡散層
２、３が形成され、シリコン基板１表面の２つの不純物
拡散層２、３に挟まれたチャネル領域上にゲート絶縁膜
としての強誘電体薄膜４とゲート電極５とが配置された
強誘電体記憶素子において、シリコン基板１と強誘電体
薄膜４との間にＳｉＯ2膜６とＳｒＴｉＯ3膜７とを備え
ている。
Description
【０００１】
【産業上の利用分野】本発明は、強誘電体を用いた不揮
発性メモリである強誘電体記憶素子に関するものであ
る。
発性メモリである強誘電体記憶素子に関するものであ
る。
【０００２】
【従来の技術】強誘電体を用いた不揮発性メモリには、
大別して、キャパシタ型と呼ばれるものと、ＭＦＳ（Me
tal-Ferroelectric-Semiconductor）ＦＥＴ型と呼ばれ
るものとの２種類がある。
大別して、キャパシタ型と呼ばれるものと、ＭＦＳ（Me
tal-Ferroelectric-Semiconductor）ＦＥＴ型と呼ばれ
るものとの２種類がある。
【０００３】キャパシタ型は、強誘電体薄膜が２つの電
極で挟まれたキャパシタ構造のものであり、強誘電体の
自発分極が反転する際に流れる反転電流の有無を検出し
て、情報の読み出しを行うものである。このキャパシタ
型では、情報を読み出す際に、記憶されていた情報を破
壊してしまうので、再び情報を書き込む動作が必要であ
り、また、読み出す度に分極を反転させることになるの
で、分極疲労等の問題がある。
極で挟まれたキャパシタ構造のものであり、強誘電体の
自発分極が反転する際に流れる反転電流の有無を検出し
て、情報の読み出しを行うものである。このキャパシタ
型では、情報を読み出す際に、記憶されていた情報を破
壊してしまうので、再び情報を書き込む動作が必要であ
り、また、読み出す度に分極を反転させることになるの
で、分極疲労等の問題がある。
【０００４】これに対して、非破壊読み出しが可能な不
揮発性メモリが、ＭＦＳ（Metal-Ferroelectric-Semico
nductor）ＦＥＴ型である。ＭＦＳＦＥＴ型の構造は、
図４に示すように、シリコン基板１１表面の不純物拡散
層１２、１３に挟まれたチャネル領域上に、強誘電体膜
１４とゲート電極１５とが順次形成されたものであり、
即ち、通常のＭＯＳＦＥＴのゲート酸化膜の代わりに強
誘電体薄膜を用いたものである。このＭＦＳＦＥＴ型
は、強誘電体薄膜の自発分極によって半導体表面に電荷
が誘起されることを利用して、チャネルのＯＮ／ＯＦＦ
を制御するものである。すなわち、情報の書き込みは、
ゲート電極１５とシリコン基板１１との間に正又は負の
電圧を印加して、強誘電体薄膜１４の分極方向を定める
ことにより行い、情報の読み出しは、強誘電体薄膜１４
の分極の向きによってチャネルの導通状態が変わるの
で、これを検出することにより非破壊で情報を読み出す
というものである。
揮発性メモリが、ＭＦＳ（Metal-Ferroelectric-Semico
nductor）ＦＥＴ型である。ＭＦＳＦＥＴ型の構造は、
図４に示すように、シリコン基板１１表面の不純物拡散
層１２、１３に挟まれたチャネル領域上に、強誘電体膜
１４とゲート電極１５とが順次形成されたものであり、
即ち、通常のＭＯＳＦＥＴのゲート酸化膜の代わりに強
誘電体薄膜を用いたものである。このＭＦＳＦＥＴ型
は、強誘電体薄膜の自発分極によって半導体表面に電荷
が誘起されることを利用して、チャネルのＯＮ／ＯＦＦ
を制御するものである。すなわち、情報の書き込みは、
ゲート電極１５とシリコン基板１１との間に正又は負の
電圧を印加して、強誘電体薄膜１４の分極方向を定める
ことにより行い、情報の読み出しは、強誘電体薄膜１４
の分極の向きによってチャネルの導通状態が変わるの
で、これを検出することにより非破壊で情報を読み出す
というものである。
【０００５】このように、ＭＦＳＦＥＴ型は、非破壊読
み出しが可能なので、キャパシタ型のように再び情報を
書き込む動作が必要でないので、分極疲労等のキャパシ
タ型の問題点が解消できると共に、高速動作が期待され
るものである。
み出しが可能なので、キャパシタ型のように再び情報を
書き込む動作が必要でないので、分極疲労等のキャパシ
タ型の問題点が解消できると共に、高速動作が期待され
るものである。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
ＭＦＳＦＥＴ型の強誘電体薄膜記憶素子では、シリコン
基板直上に良質な強誘電体薄膜を成膜することが困難で
あり、また、界面の整合性も良くないので、ＭＦＳＦＥ
Ｔ型メモリを実際に作製することは非常に困難である。
ＭＦＳＦＥＴ型の強誘電体薄膜記憶素子では、シリコン
基板直上に良質な強誘電体薄膜を成膜することが困難で
あり、また、界面の整合性も良くないので、ＭＦＳＦＥ
Ｔ型メモリを実際に作製することは非常に困難である。
【０００７】このようなＭＦＳＦＥＴ構造の最も重大な
問題点として、下記のようなものがある。強誘電体薄膜
を用いたＭＦＳＦＥＴ構造において、ゲート−基板間で
の高周波Ｃ−Ｖ（Capacitance-Votage）特性の曲線は、
強誘電体の自発分極によって、ゲートバイアスを正方向
に増加させたときには正バイアス方向にシフトし、ゲー
トバイアスを負方向に減少させたときには負バイアス方
向にシフトしたヒステリシス曲線を描くはずである。し
かしながら、この高周波Ｃ−Ｖ曲線が、逆方向へシフト
したヒステリシス曲線を描くような場合がある。これ
は、シリコン基板から強誘電体薄膜へのキャリア注入に
起因するものと考えられ、このようなキャリア注入の現
象は、半導体基板とその上に形成された絶縁膜との界面
に反応生成物ができたり、界面準位が多く発生したりす
ると、キャリアがこれらにトラップされるために起こる
ものと考えられる（Structural and electrical studie
s onrapid thermally processed ferroelectric Bi14Ti
3O12 thin film by metallo-organic solution deposit
ion,P.Ｃ.Joshi et al.,J.Appl.Phys.,72(12),1992,pp.
5827-5833、及びMETAL-FELLOELECTRIC-SEMICONDUCTOR C
HARACTERISTICS OF BISMUTH TITANATE FILMS ON SILICO
N,T.S.KALKUR et al.,Ferroelectrics,1991,Vol.116,p
p.135-146等参照)。
問題点として、下記のようなものがある。強誘電体薄膜
を用いたＭＦＳＦＥＴ構造において、ゲート−基板間で
の高周波Ｃ−Ｖ（Capacitance-Votage）特性の曲線は、
強誘電体の自発分極によって、ゲートバイアスを正方向
に増加させたときには正バイアス方向にシフトし、ゲー
トバイアスを負方向に減少させたときには負バイアス方
向にシフトしたヒステリシス曲線を描くはずである。し
かしながら、この高周波Ｃ−Ｖ曲線が、逆方向へシフト
したヒステリシス曲線を描くような場合がある。これ
は、シリコン基板から強誘電体薄膜へのキャリア注入に
起因するものと考えられ、このようなキャリア注入の現
象は、半導体基板とその上に形成された絶縁膜との界面
に反応生成物ができたり、界面準位が多く発生したりす
ると、キャリアがこれらにトラップされるために起こる
ものと考えられる（Structural and electrical studie
s onrapid thermally processed ferroelectric Bi14Ti
3O12 thin film by metallo-organic solution deposit
ion,P.Ｃ.Joshi et al.,J.Appl.Phys.,72(12),1992,pp.
5827-5833、及びMETAL-FELLOELECTRIC-SEMICONDUCTOR C
HARACTERISTICS OF BISMUTH TITANATE FILMS ON SILICO
N,T.S.KALKUR et al.,Ferroelectrics,1991,Vol.116,p
p.135-146等参照)。
【０００８】このようなキャリア注入の問題を解決する
方法の一つとして、強誘電体薄膜とシリコン基板との間
に、バッファ層を挿入することが考えられる。この場
合、バッファ層に要求される特性としては、シリコンと
の整合性が良くて界面準位を充分に抑えることができキ
ャリア注入を起こさないこと、かつ、強誘電体薄膜との
整合性も良くてバッファ層上に形成された強誘電体薄膜
の強誘電特性（自発分極や抗電場等）を良好に維持でき
ることがある。
方法の一つとして、強誘電体薄膜とシリコン基板との間
に、バッファ層を挿入することが考えられる。この場
合、バッファ層に要求される特性としては、シリコンと
の整合性が良くて界面準位を充分に抑えることができキ
ャリア注入を起こさないこと、かつ、強誘電体薄膜との
整合性も良くてバッファ層上に形成された強誘電体薄膜
の強誘電特性（自発分極や抗電場等）を良好に維持でき
ることがある。
【０００９】そして、従来、シリコン基板−強誘電体薄
膜間のバッファ層の材料としては、ＳｒＴｉＯ3やＳｉ
Ｏ2等が提案されているが、上記のような要求を共に満
たすものは実現されていない。例えば、ＳｒＴｉＯ3を
バッファ層に用いたものが、A novel Metal-Ferroelect
ric insulator-Semiconductor(MFS) Capacitor using P
ZT/SrTio3 layered Insulator,K.Kashihara et al.,199
3 SYMPOSIUM ON VLSI TECHNOLOGY DIGEST OF TECHNICAL
PAPERS,4B-4(1993)49に開示されている。これによれ
ば、ＳｒＴｉＯ3は、強誘電体薄膜との整合性が良い
が、高周波Ｃ−Ｖ特性においてキャリア注入によるもの
と考えられるヒステリシス曲線が示されており、キャリ
ア注入の問題点を解決できてないことが分かる。
膜間のバッファ層の材料としては、ＳｒＴｉＯ3やＳｉ
Ｏ2等が提案されているが、上記のような要求を共に満
たすものは実現されていない。例えば、ＳｒＴｉＯ3を
バッファ層に用いたものが、A novel Metal-Ferroelect
ric insulator-Semiconductor(MFS) Capacitor using P
ZT/SrTio3 layered Insulator,K.Kashihara et al.,199
3 SYMPOSIUM ON VLSI TECHNOLOGY DIGEST OF TECHNICAL
PAPERS,4B-4(1993)49に開示されている。これによれ
ば、ＳｒＴｉＯ3は、強誘電体薄膜との整合性が良い
が、高周波Ｃ−Ｖ特性においてキャリア注入によるもの
と考えられるヒステリシス曲線が示されており、キャリ
ア注入の問題点を解決できてないことが分かる。
【００１０】また、ＳｉＯ2は、ＭＯＳＦＥＴのゲート
絶縁膜として用いられており、シリコン上に界面特性の
良い膜を形成する技術が確立されているが、強誘電体薄
膜材料の中にはＳｉＯ2上で結晶化されにくいＰＺＴ等
があり、強誘電体薄膜との整合性が必ずしも良いとはい
えない。
絶縁膜として用いられており、シリコン上に界面特性の
良い膜を形成する技術が確立されているが、強誘電体薄
膜材料の中にはＳｉＯ2上で結晶化されにくいＰＺＴ等
があり、強誘電体薄膜との整合性が必ずしも良いとはい
えない。
【００１１】なお、ＳｉＯ2を用いて、強誘電体薄膜と
してＢｉ4Ｔｉ3Ｏ12やＳｒＢｉ2Ｔａ2Ｏ9等のＢｉ系層
状構造強誘電体を用いた場合に、ＳｉＯ2上で結晶化で
きることが、Process-property correlation of excime
r laser ablated bismuth titanate films on silicon,
N.Maffei et al.,J.Appl.Phys.,74(12),1993,pp.7551-7
560に開示されている。ところが、この文献では、高周
波Ｃ−Ｖ特性がヒステリシスをほとんど示していない。
これは、強誘電体自体が強誘電特性をほとんど有してい
ないことも考えられるが、キャリア注入によるＣ−Ｖ曲
線のシフトが強誘電特性によるＣ−Ｖ曲線のシフトを相
殺してしまっている可能性も充分に考えられる。このよ
うな問題は、一般的に、強誘電体薄膜の結晶化のための
熱処理が必要であり、高温の７００℃以上に加熱するた
め、実際にはＳｉＯ2膜が強誘電体薄膜との反応によっ
てダメージを受け劣化してまうことが起因していると考
えられる。
してＢｉ4Ｔｉ3Ｏ12やＳｒＢｉ2Ｔａ2Ｏ9等のＢｉ系層
状構造強誘電体を用いた場合に、ＳｉＯ2上で結晶化で
きることが、Process-property correlation of excime
r laser ablated bismuth titanate films on silicon,
N.Maffei et al.,J.Appl.Phys.,74(12),1993,pp.7551-7
560に開示されている。ところが、この文献では、高周
波Ｃ−Ｖ特性がヒステリシスをほとんど示していない。
これは、強誘電体自体が強誘電特性をほとんど有してい
ないことも考えられるが、キャリア注入によるＣ−Ｖ曲
線のシフトが強誘電特性によるＣ−Ｖ曲線のシフトを相
殺してしまっている可能性も充分に考えられる。このよ
うな問題は、一般的に、強誘電体薄膜の結晶化のための
熱処理が必要であり、高温の７００℃以上に加熱するた
め、実際にはＳｉＯ2膜が強誘電体薄膜との反応によっ
てダメージを受け劣化してまうことが起因していると考
えられる。
【００１２】一方、上記のような強誘電体の結晶性やバ
ッファ層の劣化の問題を解消するため、強誘電体薄膜と
バッファ層との間に浮遊電極を設けた構造も提案されて
いる（特開平４９−１３１６４６号公報参照）。しかし
ながら、浮遊電極を設けた構造では、浮遊電極が電気的
に不安定であり、浮遊電極内に電荷が入り込んで強誘電
体の自発分極を打ち消してしまい、情報を保持すること
ができなくなる可能性がある。
ッファ層の劣化の問題を解消するため、強誘電体薄膜と
バッファ層との間に浮遊電極を設けた構造も提案されて
いる（特開平４９−１３１６４６号公報参照）。しかし
ながら、浮遊電極を設けた構造では、浮遊電極が電気的
に不安定であり、浮遊電極内に電荷が入り込んで強誘電
体の自発分極を打ち消してしまい、情報を保持すること
ができなくなる可能性がある。
【００１３】本発明は、上記のような課題を解決するた
めになされたものであって、ＭＦＳＦＥＴ型の強誘電体
記憶素子において、バッファ層としてＳｉＯ2膜とＳｒ
ＴｉＯ3膜とから成る２層バッファ層を用いることによ
り、キャリア注入の発生を抑制でき、良好な強誘電特性
が得られる優れた記憶素子特性の強誘電体記憶素子を提
供することを目的とする。
めになされたものであって、ＭＦＳＦＥＴ型の強誘電体
記憶素子において、バッファ層としてＳｉＯ2膜とＳｒ
ＴｉＯ3膜とから成る２層バッファ層を用いることによ
り、キャリア注入の発生を抑制でき、良好な強誘電特性
が得られる優れた記憶素子特性の強誘電体記憶素子を提
供することを目的とする。
【００１４】
【課題を解決するための手段】上記課題を解決するた
め、本発明では、シリコン基板表面に２つの不純物拡散
層が形成され、該シリコン基板表面の２つの不純物拡散
層に挟まれたチャネル領域上にゲート絶縁膜としての強
誘電体薄膜とゲート電極とが配置された強誘電体記憶素
子において、シリコン基板と強誘電体薄膜との間にＳｉ
Ｏ2膜とＳｒＴｉＯ3膜とを備えた構造としている。
め、本発明では、シリコン基板表面に２つの不純物拡散
層が形成され、該シリコン基板表面の２つの不純物拡散
層に挟まれたチャネル領域上にゲート絶縁膜としての強
誘電体薄膜とゲート電極とが配置された強誘電体記憶素
子において、シリコン基板と強誘電体薄膜との間にＳｉ
Ｏ2膜とＳｒＴｉＯ3膜とを備えた構造としている。
【００１５】さらに、本発明では、上記の強誘電体記憶
素子において、ＰＺＴから成る強誘電体薄膜を用いてい
る。
素子において、ＰＺＴから成る強誘電体薄膜を用いてい
る。
【００１６】また、本発明では、上記の強誘電体記憶素
子において、Ｂｉ系層状構造強誘電体材料から成る強誘
電体薄膜を用いている。
子において、Ｂｉ系層状構造強誘電体材料から成る強誘
電体薄膜を用いている。
【００１７】さらに、本発明では、上記の強誘電体記憶
素子において、Ｂｉ系層状構造強誘電体材料としてＳｒ
Ｂｉ2Ｔａ2０9を用いている。
素子において、Ｂｉ系層状構造強誘電体材料としてＳｒ
Ｂｉ2Ｔａ2０9を用いている。
【００１８】また、本発明では、上記の強誘電体記憶素
子において、Ｂｉ系層状構造強誘電体材料としてＢｉ4
Ｔｉ3０12を用いている。
子において、Ｂｉ系層状構造強誘電体材料としてＢｉ4
Ｔｉ3０12を用いている。
【００１９】
【作用】本発明の強誘電体記憶素子では、ＭＦＳＦＥＴ
型の強誘電体記憶素子において、バッファ層として、シ
リコンとの界面特性が良好で強誘電体薄膜との整合性が
良いＳｉＯ2膜とＳｒＴｉＯ3膜とから成る２層バッファ
層構造を採用している。このことにより、シリコン基
板、バッファ層、及び強誘電体薄膜の界面特性を大きく
改善し、かつ、強誘電体薄膜成膜時の高温熱処理による
シリコン基板とバッファ層との界面劣化を防止すること
ができるので、キャリア注入の発生を抑制することが可
能となる。さらに、本発明のＳｉＯ2膜とＳｒＴｉＯ3膜
とから成る２層バッファ層上に、容易に結晶化した強誘
電体薄膜を形成することができるので、強誘電体薄膜の
良好な強誘電特性を記憶素子に反映することができる。
したがって、本発明によれば、従来のものより記憶情報
を安定して読み出すことができ、かつ、強誘電特性を有
効に活用できるので、優れたメモリ特性を有する強誘電
体記憶素子を実現することが可能となる。
型の強誘電体記憶素子において、バッファ層として、シ
リコンとの界面特性が良好で強誘電体薄膜との整合性が
良いＳｉＯ2膜とＳｒＴｉＯ3膜とから成る２層バッファ
層構造を採用している。このことにより、シリコン基
板、バッファ層、及び強誘電体薄膜の界面特性を大きく
改善し、かつ、強誘電体薄膜成膜時の高温熱処理による
シリコン基板とバッファ層との界面劣化を防止すること
ができるので、キャリア注入の発生を抑制することが可
能となる。さらに、本発明のＳｉＯ2膜とＳｒＴｉＯ3膜
とから成る２層バッファ層上に、容易に結晶化した強誘
電体薄膜を形成することができるので、強誘電体薄膜の
良好な強誘電特性を記憶素子に反映することができる。
したがって、本発明によれば、従来のものより記憶情報
を安定して読み出すことができ、かつ、強誘電特性を有
効に活用できるので、優れたメモリ特性を有する強誘電
体記憶素子を実現することが可能となる。
【００２０】また、ＰＺＴは、Ｐｂ（Ｚｒ1-XＴｉX）０
3という化学式で表され、誘電率が８００〜１０００の
値を有する強誘電体材料であるが、強誘電体材料の中で
も、最も成膜技術が確立されているものである。したが
って、本発明によれば、この成膜技術が確立されている
ＰＺＴを用いることができるので、広範囲への応用が可
能となる。
3という化学式で表され、誘電率が８００〜１０００の
値を有する強誘電体材料であるが、強誘電体材料の中で
も、最も成膜技術が確立されているものである。したが
って、本発明によれば、この成膜技術が確立されている
ＰＺＴを用いることができるので、広範囲への応用が可
能となる。
【００２１】さらに、本発明で採用している他の強誘電
体材料であるＢｉ系層状構造強誘電体としては、代表的
なものに、Ｂｉ4Ｔｉ3０12やＳｒＢｉ2Ｔａ2Ｏ9があ
る。そして、これ以外には、ＳｒＢｉ2Ｎｂ2Ｏ9、Ｂａ
Ｂｉ2Ｎｂ2Ｏ9、ＢａＢｉ2Ｔａ2Ｏ9、Ｐｂ2Ｂｉ2Ｎｂ2
Ｏ9、ＰｂＢｉ2Ｔａ2Ｏ9、ＳｒＢｉ4Ｔｉ4Ｏ15、ＢａＢ
ｉ4Ｔｉ4Ｏ15、ＰｂＢｉ4Ｔｉ4Ｏ15、Ｎａ0.5Ｂｉ4.5Ｔ
ｉ4Ｏ15、Ｋ0.5Ｂｉ4.5Ｔｉ4Ｏ15、Ｓｒ2Ｂｉ4Ｔｉ5Ｏ
18、Ｂａ2Ｂｉ4Ｔｉ5Ｏ18、Ｐｂ2Ｂｉ4Ｔｉ5Ｏ18等があ
る。これらのＢｉ系層状構造強誘電体材料は、誘電率が
おおよそ２００以下程度であり、ＰＺＴよりも小さな誘
電率を示す。このような小さい誘電率の強誘電体薄膜を
ＭＦＳＦＥＴ構造に用いれば、ゲート電極に電圧を印加
する際に、強誘電体薄膜に電圧が加われ易くなる。した
がって、本発明に、Ｂｉ系層状構造強誘電体を採用する
ことにより、より低電圧駆動が可能なＭＦＳＦＥＴ構造
の強誘電体記憶素子を実現することができる。
体材料であるＢｉ系層状構造強誘電体としては、代表的
なものに、Ｂｉ4Ｔｉ3０12やＳｒＢｉ2Ｔａ2Ｏ9があ
る。そして、これ以外には、ＳｒＢｉ2Ｎｂ2Ｏ9、Ｂａ
Ｂｉ2Ｎｂ2Ｏ9、ＢａＢｉ2Ｔａ2Ｏ9、Ｐｂ2Ｂｉ2Ｎｂ2
Ｏ9、ＰｂＢｉ2Ｔａ2Ｏ9、ＳｒＢｉ4Ｔｉ4Ｏ15、ＢａＢ
ｉ4Ｔｉ4Ｏ15、ＰｂＢｉ4Ｔｉ4Ｏ15、Ｎａ0.5Ｂｉ4.5Ｔ
ｉ4Ｏ15、Ｋ0.5Ｂｉ4.5Ｔｉ4Ｏ15、Ｓｒ2Ｂｉ4Ｔｉ5Ｏ
18、Ｂａ2Ｂｉ4Ｔｉ5Ｏ18、Ｐｂ2Ｂｉ4Ｔｉ5Ｏ18等があ
る。これらのＢｉ系層状構造強誘電体材料は、誘電率が
おおよそ２００以下程度であり、ＰＺＴよりも小さな誘
電率を示す。このような小さい誘電率の強誘電体薄膜を
ＭＦＳＦＥＴ構造に用いれば、ゲート電極に電圧を印加
する際に、強誘電体薄膜に電圧が加われ易くなる。した
がって、本発明に、Ｂｉ系層状構造強誘電体を採用する
ことにより、より低電圧駆動が可能なＭＦＳＦＥＴ構造
の強誘電体記憶素子を実現することができる。
【００２２】
【実施例】以下、本発明の一実施例について、図面を参
照して説明する。図１は、本発明の一実施例の強誘電体
記憶素子の基本構成を示す要部断面図である。図１に示
すように、シリコン基板１の表面に、２つの不純物拡散
層２、３に挟まれたチャネル領域上に第１のバッファ層
としてＳｉＯ2膜６が配置され、そのＳｉＯ2膜６上に第
２のバッファ層としてＳｒＴｉＯ3膜７が配置され、更
に、そのＳｒＴｉＯ3膜７上に強誘電体薄膜４及びゲー
ト電極５が順次配置された構造となっている。
照して説明する。図１は、本発明の一実施例の強誘電体
記憶素子の基本構成を示す要部断面図である。図１に示
すように、シリコン基板１の表面に、２つの不純物拡散
層２、３に挟まれたチャネル領域上に第１のバッファ層
としてＳｉＯ2膜６が配置され、そのＳｉＯ2膜６上に第
２のバッファ層としてＳｒＴｉＯ3膜７が配置され、更
に、そのＳｒＴｉＯ3膜７上に強誘電体薄膜４及びゲー
ト電極５が順次配置された構造となっている。
【００２３】まず、本実施例での強誘電体記憶素子の作
製について説明する。シリコン基板として、面方位（１
００）で抵抗率８〜１２Ωｃｍのｐ型シリコン基板１を
用い、この表面上にイオン注入法により、ソース領域及
びドレイン領域となるｎ+不純物拡散層２、３を形成し
た。そして、不純物拡散層２、３が形成されたシリコン
基板１の表面を、熱酸化法により、膜厚が３０ｎｍのＳ
ｉＯ2膜６を形成した。
製について説明する。シリコン基板として、面方位（１
００）で抵抗率８〜１２Ωｃｍのｐ型シリコン基板１を
用い、この表面上にイオン注入法により、ソース領域及
びドレイン領域となるｎ+不純物拡散層２、３を形成し
た。そして、不純物拡散層２、３が形成されたシリコン
基板１の表面を、熱酸化法により、膜厚が３０ｎｍのＳ
ｉＯ2膜６を形成した。
【００２４】次ぎに、そのＳｉＯ2膜６上に、高周波ス
パッタリング法により、膜厚が３０ｎｍのＳｒＴｉＯ3
膜７を形成した。このＳｒＴｉＯ3膜７の成膜条件とし
て、基板温度は３００〜５００℃、スパッタリングパワ
ーは３０〜２００Ｗ、スパッタリングガスはＡｒ：Ｏ2
の混合比が３：１〜５：１の混合ガス、成膜室内のガス
圧は１〜５Ｐａという条件が望ましい。さらに望ましい
条件は、基板温度が３５０〜４５０℃、スパッタリング
パワーが５０〜１００Ｗ、スパッタリングガスにおいて
Ａｒ：Ｏ2の混合比が４：１程度の混合ガス、成膜室内
のガス圧が２〜３Ｐａである。本実施例では、基板温度
４００℃、スパッタリングパワー５０Ｗ、スパッタリン
グガスがＡｒ：Ｏ2＝４：１の混合ガス、成膜室内のガ
ス圧が２Ｐａという条件とした。
パッタリング法により、膜厚が３０ｎｍのＳｒＴｉＯ3
膜７を形成した。このＳｒＴｉＯ3膜７の成膜条件とし
て、基板温度は３００〜５００℃、スパッタリングパワ
ーは３０〜２００Ｗ、スパッタリングガスはＡｒ：Ｏ2
の混合比が３：１〜５：１の混合ガス、成膜室内のガス
圧は１〜５Ｐａという条件が望ましい。さらに望ましい
条件は、基板温度が３５０〜４５０℃、スパッタリング
パワーが５０〜１００Ｗ、スパッタリングガスにおいて
Ａｒ：Ｏ2の混合比が４：１程度の混合ガス、成膜室内
のガス圧が２〜３Ｐａである。本実施例では、基板温度
４００℃、スパッタリングパワー５０Ｗ、スパッタリン
グガスがＡｒ：Ｏ2＝４：１の混合ガス、成膜室内のガ
ス圧が２Ｐａという条件とした。
【００２５】次いで、このようにして形成したＳｒＴｉ
Ｏ3膜７上に強誘電体薄膜４の形成を行った。本実施例
では、強誘電体薄膜としてＳｒＢｉ2Ｔａ2Ｏ9薄膜を用
い、成膜法としてゾルーゲル法を用いた。このゾルーゲ
ル法による成膜時の熱処理の条件としては、熱処理温度
が７００〜８００℃で、処理時間が１０分〜６０分間と
いう条件が好ましいく、本実施例では、熱処理温度８０
０℃で３０分間成膜を行い、強誘電体薄膜４として膜厚
が２００ｎｍのＳｒＢｉ2Ｔａ2Ｏ9薄膜を形成した。そ
して、高周波スパッタ法により、ゲート電極５としてＰ
ｔ電極を形成し、その後、レジストによりマスクキング
を行いエッチング技術を用いて、ＳｉＯ2膜、ＳｒＴｉ
Ｏ3膜、ＳｒＢｉ2Ｔａ2Ｏ9膜、及びＰｔ電極のチャネル
部分以外を取り除き、図１に示したようなＭＦＳＦＥＴ
構造の強誘電体記憶素子の作製を完了した。
Ｏ3膜７上に強誘電体薄膜４の形成を行った。本実施例
では、強誘電体薄膜としてＳｒＢｉ2Ｔａ2Ｏ9薄膜を用
い、成膜法としてゾルーゲル法を用いた。このゾルーゲ
ル法による成膜時の熱処理の条件としては、熱処理温度
が７００〜８００℃で、処理時間が１０分〜６０分間と
いう条件が好ましいく、本実施例では、熱処理温度８０
０℃で３０分間成膜を行い、強誘電体薄膜４として膜厚
が２００ｎｍのＳｒＢｉ2Ｔａ2Ｏ9薄膜を形成した。そ
して、高周波スパッタ法により、ゲート電極５としてＰ
ｔ電極を形成し、その後、レジストによりマスクキング
を行いエッチング技術を用いて、ＳｉＯ2膜、ＳｒＴｉ
Ｏ3膜、ＳｒＢｉ2Ｔａ2Ｏ9膜、及びＰｔ電極のチャネル
部分以外を取り除き、図１に示したようなＭＦＳＦＥＴ
構造の強誘電体記憶素子の作製を完了した。
【００２６】また、比較のため、バッファ層を膜厚が３
０ｎｍのＳｉＯ2膜のみとし、その他を本実施例と全く
同様にして、比較例の強誘電体薄膜素子を作製した。
０ｎｍのＳｉＯ2膜のみとし、その他を本実施例と全く
同様にして、比較例の強誘電体薄膜素子を作製した。
【００２７】続いて、以上のようにして作製した本実施
例の強誘電体薄膜素子及び比較例の高周波Ｃ−Ｖ特性を
測定した結果について説明する。高周波Ｃ−Ｖ特性の測
定条件は、ゲート電極面積が２×１０-3ｃｍ2で、周波
数１ＭＨｚ、ゲート電圧の掃引は−１０Ｖから＋１０Ｖ
及び−１０Ｖから＋１０Ｖとした。本実施例の測定結果
を図２に、比較例の測定結果を図３にそれぞれ示す。図
２及び図３において、横軸はゲート電極とシリコン基板
との間に印加したゲート電圧（Ｖ）であり、縦軸はゲー
ト電極−シリコン基板間の静電容量（ｐＦ）である。
例の強誘電体薄膜素子及び比較例の高周波Ｃ−Ｖ特性を
測定した結果について説明する。高周波Ｃ−Ｖ特性の測
定条件は、ゲート電極面積が２×１０-3ｃｍ2で、周波
数１ＭＨｚ、ゲート電圧の掃引は−１０Ｖから＋１０Ｖ
及び−１０Ｖから＋１０Ｖとした。本実施例の測定結果
を図２に、比較例の測定結果を図３にそれぞれ示す。図
２及び図３において、横軸はゲート電極とシリコン基板
との間に印加したゲート電圧（Ｖ）であり、縦軸はゲー
ト電極−シリコン基板間の静電容量（ｐＦ）である。
【００２８】これら図２及び図３によれば、同様の強誘
電体薄膜であるにもかかわらず、異なったヒステリシス
曲線を示しいる。すなわち、本実施例の図２のＣ−Ｖ特
性では、ゲート電圧を正方向に増加させて静電容量が立
ち下る曲線部がゲート電圧が正方向にあり、ゲート電圧
を負方向へ減少させて静電容量が立ち上がる曲線部がゲ
ート電圧の負方向にあるという、強誘電体の自発分極に
よる正常なヒステリシス曲線を描いている。これに対し
て、比較例の図３のＣ−Ｖ特性では、ゲート電圧を正方
向に増加させて静電容量が立ち下る曲線部がゲート電圧
が負方向にあり、ゲート電圧を負方向へ減少させて静電
容量が立ち上がる曲線部がゲート電圧の正方向にあると
いうヒステリシス曲線を描いている。つまり、図２と図
３とでは、立ち上がり及び立ち下がりの曲線部の図中の
矢印方向が逆転したものとなっている。これにより、比
較例ではキャリア注入によるヒステリシス曲線のシフト
が発生しているのに対して、本実施例では強誘電体の自
発分極による正常なヒステリシス曲線が得られ、本発明
の２層バッファ層により、キャリア注入現象を抑制でき
ていることが明らかである。
電体薄膜であるにもかかわらず、異なったヒステリシス
曲線を示しいる。すなわち、本実施例の図２のＣ−Ｖ特
性では、ゲート電圧を正方向に増加させて静電容量が立
ち下る曲線部がゲート電圧が正方向にあり、ゲート電圧
を負方向へ減少させて静電容量が立ち上がる曲線部がゲ
ート電圧の負方向にあるという、強誘電体の自発分極に
よる正常なヒステリシス曲線を描いている。これに対し
て、比較例の図３のＣ−Ｖ特性では、ゲート電圧を正方
向に増加させて静電容量が立ち下る曲線部がゲート電圧
が負方向にあり、ゲート電圧を負方向へ減少させて静電
容量が立ち上がる曲線部がゲート電圧の正方向にあると
いうヒステリシス曲線を描いている。つまり、図２と図
３とでは、立ち上がり及び立ち下がりの曲線部の図中の
矢印方向が逆転したものとなっている。これにより、比
較例ではキャリア注入によるヒステリシス曲線のシフト
が発生しているのに対して、本実施例では強誘電体の自
発分極による正常なヒステリシス曲線が得られ、本発明
の２層バッファ層により、キャリア注入現象を抑制でき
ていることが明らかである。
【００２９】なお、図２から、本実施例の強誘電体記憶
素子のメモリウインドウは、約３Ｖであることが分か
る。
素子のメモリウインドウは、約３Ｖであることが分か
る。
【００３０】第２の実施例として、図１の強誘電体薄膜
４をＰＺＴ薄膜としたＭＦＳＦＥＴ型の強誘電体記憶素
子を作製し、その特性を測定した。本実施例の強誘電体
記憶素子の作製については、第１の実施例と同様にし
て、シリコン基板１上に不純物拡散層２、３を形成した
後、第１バッファ層であるＳｉＯ2膜６と第２バッファ
層であるＳｒＴｉＯ3膜７を順次形成した。そして、Ｓ
ｒＴｉＯ3膜７上に、Ｚｒ／Ｔｉ＝５２／４８の組成で
ゾルーゲル法により、熱処理６５０℃、３０分で成膜
し、強誘電体薄膜４である膜厚が２００ｎｍのＰＺＴ薄
膜を形成した。そして、第１の実施例と同様に、ゲート
電極５であるＰｔ電極を形成した後、エッチング技術を
用いてエッチングを行い、図１に示すようなＭＦＳＦＥ
Ｔ構造の強誘電体記憶素子を作製した。
４をＰＺＴ薄膜としたＭＦＳＦＥＴ型の強誘電体記憶素
子を作製し、その特性を測定した。本実施例の強誘電体
記憶素子の作製については、第１の実施例と同様にし
て、シリコン基板１上に不純物拡散層２、３を形成した
後、第１バッファ層であるＳｉＯ2膜６と第２バッファ
層であるＳｒＴｉＯ3膜７を順次形成した。そして、Ｓ
ｒＴｉＯ3膜７上に、Ｚｒ／Ｔｉ＝５２／４８の組成で
ゾルーゲル法により、熱処理６５０℃、３０分で成膜
し、強誘電体薄膜４である膜厚が２００ｎｍのＰＺＴ薄
膜を形成した。そして、第１の実施例と同様に、ゲート
電極５であるＰｔ電極を形成した後、エッチング技術を
用いてエッチングを行い、図１に示すようなＭＦＳＦＥ
Ｔ構造の強誘電体記憶素子を作製した。
【００３１】本実施例の強誘電体記憶素子についても、
第１の実施例と同様に、高周波Ｃ−Ｖ特性の測定を行っ
た結果、第１の実施例と同様に、強誘電体の自発分極に
よる正常なヒステリシス曲線を描き、メモリウインドウ
は約１．５Ｖであった。
第１の実施例と同様に、高周波Ｃ−Ｖ特性の測定を行っ
た結果、第１の実施例と同様に、強誘電体の自発分極に
よる正常なヒステリシス曲線を描き、メモリウインドウ
は約１．５Ｖであった。
【００３２】第３の実施例として、図１の強誘電体薄膜
４をＢｉ4Ｔｉ3Ｏ12薄膜としたＭＦＳＦＥＴ型の強誘電
体記憶素子を作製し、その特性を測定した。本実施例の
強誘電体記憶素子の作製については、第１の実施例と同
様にして、シリコン基板１上に不純物拡散層２、３を形
成した後、第１バッファ層であるＳｉＯ2膜６と第２バ
ッファ層であるＳｒＴｉＯ3膜７を順次形成した。そし
て、ＳｒＴｉＯ3膜７上に、ゾルーゲル法により、熱処
理７５０℃、３０分で成膜し、強誘電体薄膜４である膜
厚が２００ｎｍのＢｉ4Ｔｉ3Ｏ12薄膜を形成した。そし
て、第１の実施例と同様に、ゲート電極５であるＰｔ電
極を形成した後、エッチング技術を用いてエッチングを
行い、図１に示すようなＭＦＳＦＥＴ構造の強誘電体記
憶素子を作製した。
４をＢｉ4Ｔｉ3Ｏ12薄膜としたＭＦＳＦＥＴ型の強誘電
体記憶素子を作製し、その特性を測定した。本実施例の
強誘電体記憶素子の作製については、第１の実施例と同
様にして、シリコン基板１上に不純物拡散層２、３を形
成した後、第１バッファ層であるＳｉＯ2膜６と第２バ
ッファ層であるＳｒＴｉＯ3膜７を順次形成した。そし
て、ＳｒＴｉＯ3膜７上に、ゾルーゲル法により、熱処
理７５０℃、３０分で成膜し、強誘電体薄膜４である膜
厚が２００ｎｍのＢｉ4Ｔｉ3Ｏ12薄膜を形成した。そし
て、第１の実施例と同様に、ゲート電極５であるＰｔ電
極を形成した後、エッチング技術を用いてエッチングを
行い、図１に示すようなＭＦＳＦＥＴ構造の強誘電体記
憶素子を作製した。
【００３３】本実施例の強誘電体記憶素子についても、
第１の実施例と同様に、高周波Ｃ−Ｖ特性の測定を行っ
た結果、第１の実施例と同様に、強誘電体の自発分極に
よる正常なヒステリシス曲線を描き、メモリウインドウ
は約２．５Ｖであった。
第１の実施例と同様に、高周波Ｃ−Ｖ特性の測定を行っ
た結果、第１の実施例と同様に、強誘電体の自発分極に
よる正常なヒステリシス曲線を描き、メモリウインドウ
は約２．５Ｖであった。
【００３４】また、上記第１〜３の実施例のいずれの強
誘電体記憶素子においても、ゲート電極５とシリコン基
板１との間に正又は負の電圧を印加して強誘電体薄膜４
の分極方向を定めることにより情報の書き込みができ、
強誘電体薄膜４の分極の向きによるチャネルの導通状態
の変化を検出して非破壊で情報を読み出すことができ
た。このとき、本実施例の強誘電体記憶素子は、キャリ
ア注入現象を抑制できるので、極めて安定した非破壊読
み出し可能なメモリ特性を示した。
誘電体記憶素子においても、ゲート電極５とシリコン基
板１との間に正又は負の電圧を印加して強誘電体薄膜４
の分極方向を定めることにより情報の書き込みができ、
強誘電体薄膜４の分極の向きによるチャネルの導通状態
の変化を検出して非破壊で情報を読み出すことができ
た。このとき、本実施例の強誘電体記憶素子は、キャリ
ア注入現象を抑制できるので、極めて安定した非破壊読
み出し可能なメモリ特性を示した。
【００３５】なお、第１のバッファ層であるＳｉＯ
2膜、第２のバッファ層であるＳｒＴｉＯ3膜、及び強誘
電体薄膜の膜厚は、いずれも上記実施例に限定されるも
のではないが、ＳｉＯ2膜の膜厚が１０〜５０ｎｍ、Ｓ
ｒＴｉＯ3膜の膜厚が１０〜５０ｎｍ、強誘電体薄膜の
膜厚が１００〜３００が好ましく、更に好ましくは、Ｓ
ｉＯ2膜の膜厚が２０〜３０ｎｍ、ＳｒＴｉＯ3膜の膜厚
が２０〜３０ｎｍ、強誘電体薄膜の膜厚が１５０〜２０
０である。
2膜、第２のバッファ層であるＳｒＴｉＯ3膜、及び強誘
電体薄膜の膜厚は、いずれも上記実施例に限定されるも
のではないが、ＳｉＯ2膜の膜厚が１０〜５０ｎｍ、Ｓ
ｒＴｉＯ3膜の膜厚が１０〜５０ｎｍ、強誘電体薄膜の
膜厚が１００〜３００が好ましく、更に好ましくは、Ｓ
ｉＯ2膜の膜厚が２０〜３０ｎｍ、ＳｒＴｉＯ3膜の膜厚
が２０〜３０ｎｍ、強誘電体薄膜の膜厚が１５０〜２０
０である。
【００３６】なお、上記実施例では、シリコン基板とし
てｐ型シリコンを用いたが、これに限定されるものでは
なく、ｎ型シリコンを用いても良い。また、ゲート電極
についても、上記実施例のＰｔに限定されるものではな
く、ポリシリコン、ＲｕＯ2等の酸化物電極材料などを
用いても良い。
てｐ型シリコンを用いたが、これに限定されるものでは
なく、ｎ型シリコンを用いても良い。また、ゲート電極
についても、上記実施例のＰｔに限定されるものではな
く、ポリシリコン、ＲｕＯ2等の酸化物電極材料などを
用いても良い。
【００３７】なお、本発明の強誘電体記憶素子は、上記
実施例の作製方法に限定されるものではなく、例えば、
ＳｒＴｉＯ3膜や強誘電体薄膜の成膜方法としては、ス
パッタリング法、ＭＯＣＶＤ法、ゾルーゲル法などを用
いることができる。
実施例の作製方法に限定されるものではなく、例えば、
ＳｒＴｉＯ3膜や強誘電体薄膜の成膜方法としては、ス
パッタリング法、ＭＯＣＶＤ法、ゾルーゲル法などを用
いることができる。
【００３８】
【発明の効果】以上のように、請求項１に記載の発明に
よれば、ＭＦＳＦＥＴ型の強誘電体記憶素子において、
バッファ層としてＳｉＯ2膜とＳｒＴｉＯ3膜とから成る
２層バッファ層構造を採用していので、キャリア注入の
発生を抑制することができ、結晶性に優れて良好な強誘
電特性を有する強誘電体薄膜を得ることができる。した
がって、従来のものより記憶情報を安定して読み出すこ
とができ、かつ、強誘電特性を有効に活用できるので、
優れたメモリ特性を有する強誘電体記憶素子を実現する
ことが可能となる。
よれば、ＭＦＳＦＥＴ型の強誘電体記憶素子において、
バッファ層としてＳｉＯ2膜とＳｒＴｉＯ3膜とから成る
２層バッファ層構造を採用していので、キャリア注入の
発生を抑制することができ、結晶性に優れて良好な強誘
電特性を有する強誘電体薄膜を得ることができる。した
がって、従来のものより記憶情報を安定して読み出すこ
とができ、かつ、強誘電特性を有効に活用できるので、
優れたメモリ特性を有する強誘電体記憶素子を実現する
ことが可能となる。
【００３９】請求項２に記載の発明によれば、成膜技術
が確立されているＰＺＴを採用することにより、記憶素
子を含むデバイスへの広範囲な応用が可能となる。
が確立されているＰＺＴを採用することにより、記憶素
子を含むデバイスへの広範囲な応用が可能となる。
【００４０】請求項３、４、５に記載の発明によれば、
誘電率の低いＢｉ系強誘電体材料を採用することによっ
て、より低電圧駆動が可能な強誘電体記憶素子を実現す
ることができる。
誘電率の低いＢｉ系強誘電体材料を採用することによっ
て、より低電圧駆動が可能な強誘電体記憶素子を実現す
ることができる。
【図１】本発明の一実施例の強誘電体記憶素子の構成を
示す要部断面図である。
示す要部断面図である。
【図２】本実施例の強誘電体記憶素子の高周波Ｃ−Ｖ特
性を測定した結果のヒステリシス曲線を示す図である。
性を測定した結果のヒステリシス曲線を示す図である。
【図３】比較例の強誘電体記憶素子の高周波Ｃ−Ｖ特性
を測定した結果のヒステリシス曲線を示す図である。
を測定した結果のヒステリシス曲線を示す図である。
【図４】従来の強誘電体記憶素子の構造を示す断面図で
ある。
ある。
１ シリコン基板 ２，３ 不純物拡散層 ４ 強誘電体薄膜 ５ ゲート電極 ６ ＳｉＯ2膜 ７ ＳｒＴｉＯ3膜
Claims (5)
- 【請求項１】 シリコン基板表面に２つの不純物拡散層
が形成され、該シリコン基板表面の２つの不純物拡散層
に挟まれたチャネル領域上にゲート絶縁膜としての強誘
電体薄膜とゲート電極とが配置された強誘電体記憶素子
において、 前記シリコン基板と前記強誘電体薄膜との間にＳｉＯ2
膜とＳｒＴｉＯ3膜とを備えたことを特徴とする強誘電
体記憶素子。 - 【請求項２】 前記強誘電体薄膜がＰＺＴから成ること
を特徴とする請求項１に記載の強誘電体記憶素子。 - 【請求項３】 前記強誘電体薄膜がＢｉ系層状構造強誘
電体材料から成ることを特徴とする請求項１に記載の強
誘電体記憶素子。 - 【請求項４】 前記Ｂｉ系層状構造強誘電体材料がＳｒ
Ｂｉ2Ｔａ2０9であることを特徴とする請求項３に記載
の強誘電体記憶素子。 - 【請求項５】 前記Ｂｉ系層状構造強誘電体材料がＢｉ
4Ｔｉ3０12であることを特徴とする請求項３に記載の強
誘電体記憶素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7133833A JPH08330531A (ja) | 1995-05-31 | 1995-05-31 | 強誘電体記憶素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7133833A JPH08330531A (ja) | 1995-05-31 | 1995-05-31 | 強誘電体記憶素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330531A true JPH08330531A (ja) | 1996-12-13 |
Family
ID=15114113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7133833A Pending JPH08330531A (ja) | 1995-05-31 | 1995-05-31 | 強誘電体記憶素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08330531A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6380573B1 (en) | 1998-12-16 | 2002-04-30 | Matsushita Electronics Corporation | Semiconductor memory device and method for producing the same |
| CN116782658A (zh) * | 2022-03-07 | 2023-09-19 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
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1995
- 1995-05-31 JP JP7133833A patent/JPH08330531A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6380573B1 (en) | 1998-12-16 | 2002-04-30 | Matsushita Electronics Corporation | Semiconductor memory device and method for producing the same |
| CN116782658A (zh) * | 2022-03-07 | 2023-09-19 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
| CN116782658B (zh) * | 2022-03-07 | 2024-06-07 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
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