CN116666446A - 半导体器件 - Google Patents

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CN116666446A CN202310134747.5A CN202310134747A CN116666446A CN 116666446 A CN116666446 A CN 116666446A CN 202310134747 A CN202310134747 A CN 202310134747A CN 116666446 A CN116666446 A CN 116666446A
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Abstract

一种半导体器件包括：衬底，包括在第一方向上延伸的有源区；衬底上的栅电极，在第二方向上延伸；以及有源区上的多个沟道层。多个沟道层在垂直于衬底的上表面的第三方向上彼此间隔开。该器件包括在多个沟道层和栅电极之间的多个介电层，多个介电层包括铁电材料或反铁电材料中的至少一种，并且多个介电层中的每个介电层具有不同的矫顽电压。该器件包括在有源区凹陷的凹陷区中的源/漏区，源/漏区在栅电极的两侧上，并且源/漏区与多个沟道层接触。

Description

半导体器件
相关申请的交叉引用
本申请要求于2022年2月28日在韩国知识产权局递交的韩国专利申请No.10-2022-0026255以及于2022年4月7日在韩国知识产权局递交的韩国专利申请No.10-2022-0043530的优先权，其公开内容通过引用整体并入本文。
技术领域
本发明构思涉及一种半导体器件。
背景技术
铁电体是具有铁电性的材料，这种铁电性即使在没有施加外部电场时也能通过对齐内部电偶极矩来保持自发极化。已经进行了研究以将这种铁电性质应用于半导体器件的存储元件。
发明内容
一些示例实施例提供了一种具有改进的集成度和电特性的半导体器件。
根据一些示例实施例，一种半导体器件包括：衬底，包括在第一方向上延伸的有源区；衬底上的栅电极，该栅电极在第二方向上延伸，并与有源区相交；以及有源区上的多个沟道层，该多个沟道层在第三方向上彼此间隔开，该第三方向垂直于衬底的上表面，并且该多个沟道层由栅电极围绕。该器件包括：多个沟道层和栅电极之间的多个介电层，该多个介电层包括铁电材料或反铁电材料中的至少一种，并且该多个介电层中的每个介电层具有不同的矫顽电压；以及在有源区凹陷的凹陷区中的源/漏区，该源/漏区在栅电极的两侧上，并且该源/漏区与多个沟道层接触。
根据一些示例实施例，一种半导体器件包括：衬底，包括在第一方向上延伸的有源区；衬底上的栅电极，该栅电极在第二方向上延伸，并与有源区相交；以及在第三方向上彼此间隔开的第一沟道层、第二沟道层和第三沟道层，该第三方向垂直于衬底的上表面，其中，第一沟道层、第二沟道层和第三沟道层顺序地堆叠在有源区上，并且其中，第一沟道层、第二沟道层和第三沟道层由栅电极围绕。该器件包括围绕第一沟道层的第一介电层、围绕第二沟道层的第二介电层、以及围绕第三沟道层的第三介电层，其中，第一介电层、第二介电层和第三介电层在第三方向上顺序地堆叠在有源区上，其中，第一介电层、第二介电层和第三介电层包括铁电材料或反铁电材料中的至少一种，并且其中，第一介电层、第二介电层和第三介电层中的每个介电层具有不同的厚度。该器件包括在有源区凹陷的凹陷区中的源/漏区，该源/漏区在栅电极的两侧上，并且该源/漏区与第一沟道层、第二沟道层和第三沟道层接触。
根据一些示例实施例，一种半导体器件包括：存储单元阵列，包括多个存储元件；以及外围电路区，包括被配置为控制存储单元阵列的外围电路。多个存储元件中的每个存储元件包括：有源区，在第一方向上延伸；与有源区相交的栅电极，该栅电极在第二方向上延伸；有源区上的多个沟道层，该多个沟道层在第三方向上彼此间隔开，该第三方向垂直于有源区的上表面，并且该多个沟道层由栅电极围绕；以及多个沟道层和栅电极之间的多个介电层，该多个介电层包括铁电材料或反铁电材料中的至少一种。在多个存储元件中的每个存储元件中，多个沟道层的数量为N，其中N为等于或大于2的自然数，并且多个存储元件中的每个存储元件被配置为存储N比特数据或更少的数据。
附图说明
根据结合附图给出的以下详细描述，将更清楚地理解本发明构思的以上和其他方面、特征和优点，在附图中：
图1是示出了根据一些示例实施例的半导体器件的平面图；
图2是示出了根据一些示例实施例的半导体器件的截面图；
图3A、图3B和图3C是示出了根据一些示例实施例的半导体器件的局部放大图；
图4示出了根据一些示例实施例的构成半导体器件的铁电材料的迟滞曲线；
图5是示出了根据一些示例实施例的半导体器件的框图；
图6、图7A和图7B是示出了根据一些示例实施例的半导体器件的操作的图；
图8是示出了根据一些示例实施例的半导体器件的操作的图；
图9是示出了根据一些示例实施例的半导体器件的截面图，并且示出了与图2相对应的截面；
图10是示出了根据一些示例实施例的半导体器件的截面图；
图11A和图11B是示出了根据一些示例实施例的半导体器件的截面图；
图12A和图12B是示出了根据一些示例实施例的半导体器件的截面图；以及
图13A、图13B、图13C、图13D和图13E是示出了工艺序列的图，以示出根据一些示例实施例的制造半导体器件的方法。
具体实施方式
在下文中，将参考附图来描述本发明构思的一些示例实施例。在下文中，除了由附图标记指示的情况外，诸如“上”、“上部”、“上表面”、“下”、“下部”、“下表面”、“侧表面”等术语可以被理解为基于附图来引用。
图1是示出了根据一些示例实施例的半导体器件的平面图。
图2是示出了根据一些示例实施例的半导体器件的截面图。图2示出了沿线I-I′和II-II′截取的图1的半导体器件的截面。为了便于描述，图1中仅示出了半导体器件的一些组件。
参考图1和图2，半导体器件100可以包括：衬底101，包括有源区105；沟道结构140，包括在有源区105上彼此竖直地间隔开的第一沟道层至第三沟道层141、142和143；栅极结构GS，延伸与有源区105相交，并包括栅电极175；源/漏区150，与沟道结构140接触；以及接触插塞180，连接到源/漏区150。半导体器件100还可以包括器件隔离层110、内间隔物层130和层间绝缘层190。栅极结构GS可以包括包含铁电材料和反铁电材料中的至少一种的介电层160、栅极间隔物层172和栅电极175。
在半导体器件100中，有源区105可以具有鳍形，并且栅电极175可以设置在有源区105和沟道结构140之间、沟道结构140的第一沟道层至第三沟道层141、142和143之间、以及沟道结构140上。因此，半导体器件100可以包括作为全环绕栅极场效应晶体管的具有多桥沟道FET(MBCFETTM)结构的晶体管。
衬底101可以具有在X方向和Y方向上延伸的上表面。衬底101可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅-锗，但示例实施例不限于此。衬底101可以以体晶片、外延层、绝缘体上硅(SOI)层、绝缘体上半导体(SeOI)层等提供。
衬底101可以包括设置在其上部中的有源区105。有源区105可以由器件隔离层110在衬底101中限定，并且可以设置为在第一方向(例如，X方向)上延伸。然而，根据描述方法，可以将有源区105描述为与衬底101分离的结构。有源区105可以具有向上突出的结构。有源区105可以形成为衬底101的一部分，或者可以包括从衬底101生长的外延层。然而，在栅极结构GS的两侧上，有源区105可以部分地凹陷以形成凹陷区，并且源/漏区150可以设置在凹陷区中。在一些示例实施例中，有源区105可以包括或可以不包括包含杂质的阱区。
器件隔离层110可以在衬底101中限定有源区105。器件隔离层110可以通过例如浅沟槽隔离(STI)工艺形成。器件隔离层110可以暴露有源区105的上表面，或者部分地暴露有源区105的上部。在一些示例实施例中，器件隔离层110可以具有弯曲的上表面，以随着它接近有源区105而具有更高的高度。器件隔离层110可以由绝缘材料形成。器件隔离层110可以包括例如氧化物、氮化物或其组合。
沟道结构140可以在有源区105与栅极结构GS相交的区域中设置在有源区105上。沟道结构140可以包括作为两个或更多个在Z方向上彼此间隔开的多个沟道层的第一沟道层至第三沟道层141、142和143。然而，可以在示例实施例中不同地改变构成一个沟道结构140的沟道层的数量和形状。沟道结构140可以连接到源/漏区150。沟道结构140在Y方向上的宽度可以等于或小于有源区105的宽度，并且在X方向上的宽度可以等于或类似于栅极结构GS的宽度。在一些示例实施例中，沟道结构140可以具有减小的宽度，使得侧表面在X方向上位于栅极结构GS下方。
沟道结构140可以由半导体材料形成，并且可以包括例如IV族半导体材料、氧化物半导体材料和二维过渡金属硫族化合物半导体材料中的至少一种，但示例实施例不限于此。在一些示例实施例中，沟道结构140可以包括位于与源/漏区150相邻的区域中的杂质区。
IV族半导体可以是例如硅(Si)、硅锗(SiGe)和锗(Ge)中的至少一种，并且可以具有单晶、多晶或非晶结构，但示例实施例不限于此。例如，在半导体器件100中，由于介电层160包括铁磁材料或反铁磁材料，因此确保了漏电流特性，并且因此，沟道结构140可以具有多晶或非晶结构而不是单晶。
氧化物半导体材料可以是包括铟(In)、锌(Zn)和镓(Ga)中的至少一种的氧化物。氧化物半导体材料可以包括例如氧化锌锡(ZTO)、氧化铟锌(IZO)、ZnO、氧化铟镓锌(IGZO)、氧化铟镓硅(IGSO)、氧化铟(InO)、氧化锡(SnO)、氧化钛(TiO)、氮氧化锌(ZnON)、氧化镁锌(MgZnO)、氧化铟锌(InZnO)、氧化铟镓锌(InGaZnO)、氧化铟锌锆(ZrInZnO)、氧化铪铟锌(HfInZnO)、氧化锡铟锌(SnInZnO)、氧化铝锡铟锌(AlSnInZnO)、氧化硅铟锌(SiInZnO)、氧化锌锡(ZnSnO)、氧化铝锌锡(AlZnSnO)、氧化镓锌锡(GaZnSnO)、氧化锆锌锡(ZrZnSnO)和氧化铟镓硅(InGaSiO)中的至少一种，但示例实施例不限于此。
例如，二维过渡金属硫族化合物半导体材料可以具有二维层状结构，并且可以包括MoS2、MoSe2、WS2和WSe2中的至少一种。
栅极结构GS可以设置为与有源区105和沟道结构140相交，以在第二方向(例如，Y方向)上延伸。存储元件的沟道区可以形成在与栅极结构GS的栅电极175相交的沟道结构140中。栅极结构GS包括栅电极175、在栅电极175和沟道结构140之间的介电层160、以及在栅电极175的侧表面上的栅极间隔物层172。在一些示例实施例中，栅极结构GS还可以包括在栅电极175的最上表面上的封盖层。备选地，层间绝缘层190的栅极结构GS上的一部分可以被称为栅极封盖层。
介电层160可以设置在有源区105和栅电极175之间以及沟道结构140和栅电极175之间，并且可以设置为覆盖栅电极175的表面的至少一部分。例如，介电层160可以设置为围绕栅电极175的除最上表面之外的所有表面。介电层160可以在栅电极175和栅极间隔物层172之间延伸，但示例实施例不限于此。介电层160可以包括分别围绕第一沟道层至第三沟道层141、142和143的第一介电层至第三介电层161、162和163，以及与第一沟道层至第三沟道层141、142和143间隔开的最下第四介电层167。
介电层160可以包括铁电材料或反铁电材料。介电层160可以包括选自由例如铪(Hf)、锆(Zr)、硅(Si)、钇(Y)、铝(Al)、钆(Gd)、锶(Sr)、镧(La)、钪(Sc)及其氧化物组成的组中的至少一种。介电层160可以包括选自由例如氧化铪(HfO2)、氧化锆(ZrO2)、氧化铪-锆(HfxZr1-xO2，0＜x＜1)及其组合组成的组中的至少一种作为基材，并且还可以包括选自由铪(Hf)、锆(Zr)、硅(Si)、钇(Y)、铝(Al)、钆(Gd)、锶(Sr)、镧(La)、钪(Sc)、碳(C)、锗(Ge)、锡(Sn)、铅(Pb)、镁(Mg)、钙(Ca)、钡(Ba)、钛(Ti)及其组合组成的组中的至少一种掺杂剂材料。例如，介电层160可以包括掺杂有锆(Zr)、硅(Si)、钇(Y)、铝(Al)、钆(Gd)、锶(Sr)、镧(La)、和钪(Sc)中的至少一种的氧化铪，但示例实施例不限于此。
第一介电层至第三介电层161、162和163可以具有不同的矫顽电压。在一些示例实施例中，第一介电层至第三介电层161、162和163可以包括相同或不同的材料，并且可以具有不同的厚度。即使当第一介电层至第三介电层161、162和163包括相同的材料时，第一介电层至第三介电层161、162和163也具有不同的厚度，并且因此可以具有不同的矫顽电压。下面将参考图4对此进行更详细地描述。
在一些示例实施例中，围绕第一沟道层141的第一介电层161可以具有第一厚度T1，围绕第二沟道层142的第二介电层162可以具有大于第一厚度T1的第二厚度T2，并且围绕第三沟道层143的第三介电层163可以具有大于第二厚度T2的第三厚度T3。第一厚度至第三厚度T1、T2和T3中的每一个可以例如在约1nm至约30nm的范围内。例如，第一厚度T1可以在约1nm至约5nm的范围内，并且第三厚度T3可以在约20nm至约30nm的范围内。在一些示例实施例中，可以不同地改变具有最高和最低矫顽电压的介电层160的位置。例如，第一介电层161可以具有最大厚度，或者第二介电层162可以具有最大厚度。
最下第四介电层167可以具有与相邻的第一介电层161相同的第一厚度Tl，但本发明构思不限于此。在介电层160中，从第三介电层163竖直地延伸并与栅极间隔物层172接触的区域也可以具有与第三介电层163相同的第三厚度T3，但本发明构思不限于此。在X方向上的截面中，介电层160接触内间隔物层130的区域可以具有与上介电层160或下介电层160相同的厚度。例如，该区域可以具有与其上的介电层160相同的厚度。在一些示例实施例中，该区域可以包括上介电层160和下介电层160彼此接触的区域，并且可以包括厚度相应地改变的区域。
第四介电层167与第一介电层161之间的第一距离D1可以大于第一介电层161与第二介电层162之间的第二距离D2，并且第二距离D2可以大于第二介电层162与第三介电层163之间的第三距离D3，但本发明构思不限于此。
栅极间隔物层172可以设置在沟道结构140上的栅电极175的两个侧表面上。栅极间隔物层172可以将源/漏区150与栅电极175绝缘。在一些示例实施例中，可以不同地改变栅极间隔物层172的形状，并且在一些示例实施例中，栅极间隔物层172可以形成为具有多层结构。栅极间隔物层172可以由氧化物、氮化物和氮氧化物中的至少一种形成，并且详细地，可以由低k膜形成。
栅电极175可以设置在有源区105上以填充沟道结构140之间的间隙并在沟道结构140上方延伸。栅电极175可以通过介电层160与沟道结构140间隔开。栅电极175可以包括导电材料，例如，诸如氮化钛(TiN)、氮化钽(TaN)或氮化钨(WN)之类的金属氮化物，和/或诸如铝(Al)、钨(W)或钼(Mo)之类的金属材料，或诸如掺杂多晶硅之类的半导体材料，但示例实施例不限于此。在一些示例实施例中，栅电极175可以由两个或更多个多层形成。
源/漏区150可以设置在栅极结构GS的两侧上，以位于从有源区105的上部部分地凹陷的凹陷区中。源/漏区150可以设置为接触沟道结构140的第一沟道层至第三沟道层141、142和143中的每一个的侧表面。源/漏区150的上表面可以位于与最上栅电极175的下表面相同或相似的高度处，并且可以在示例实施例中不同地改变该高度。源/漏区150可以包括杂质。
内间隔物层130可以设置在沟道结构140之间，并且与栅极结构GS平行。栅电极175可以通过内间隔物层130与源/漏区150稳定地间隔开，以彼此电隔离。内间隔物层130可以具有面向栅极结构GS的侧表面被倒圆为朝向栅极结构GS向内凸出的形状，但本发明构思不限于此。内间隔物层130可以由氧化物、氮化物或氮氧化物形成，并且详细地，可以由低k膜形成。然而，在一些示例实施例中，可以省略内间隔物层130。在一些示例实施例中，栅极结构GS或源/漏区150可以在X方向上扩展，以填充设置有内间隔物层130的区域。
层间绝缘层190可以设置为覆盖源/漏区150和栅极结构GS，并覆盖器件隔离层110。层间绝缘层190可以包括氧化物、氮化物和氮氧化物中的至少一种，并且可以包括例如低k材料。在一些示例实施例中，层间绝缘层190可以包括多个绝缘层。
接触插塞180可以穿过层间绝缘层190以连接到源/漏区150，并且可以将电信号施加到源/漏区150。接触插塞180可以具有根据纵横比下部宽度比上部宽度窄的倾斜的侧表面，但本发明构思不限于此。接触插塞180可以从上部延伸到例如低于第三沟道层143的下表面，但本发明构思不限于此。在一些示例实施例中，接触插塞180可以设置为沿着源/漏区150的上表面接触而不使源/漏区150凹陷。尽管未示出，但接触插塞也可以连接到栅电极175。
接触插塞180可以包括位于与源/漏区150接触的区域中的金属硅化物层，并且还可以包括设置在金属硅化物层的上表面和接触插塞180的侧壁上的阻挡层。阻挡层可以包括例如金属氮化物，例如氮化钛(TiN)、氮化钽(TaN)或氮化钨(WN)。接触插塞180可以包括金属材料，例如铝(Al)、钨(W)或钼(Mo)，但示例实施例不限于此。在示例实施例中，可以不同地改变构成接触插塞180的导电层的数量和布置。
当半导体器件100用作存储元件时，由于分别围绕沟道结构140的第一沟道层至第三沟道层141、142和143的介电层160的矫顽电压不同，因此存储元件可以实现多级单元(MLC)或多比特单元。下面将参考图5至图8对此进行更详细地描述。
在以下示例实施例的描述中，将省略与上面参考图1和图2描述的那些重叠的描述。
图3A至图3C是示出了根据一些示例实施例的半导体器件的局部放大图。图3A至图3C示出了与图2中的区域“A”相对应的介电层160的部分区域。
参考图3A，介电层160a可以包括交替堆叠的第一介电层160_1和第二介电层160_2。第一介电层160_1和第二介电层160_2可以包括不同的铁电材料或反铁电材料。例如，第一介电层160_1可以包括氧化铪(HfO2)，并且第二介电层160_2可以包括氧化锆(ZrO2)。
在图3A至图3C中，可以独立地描述第一介电层160_1和第二介电层160_2而不彼此相关。
参考图3B，介电层160b可以包括第一介电层160_1和介于第一介电层160_1之间的第二介电层160_2。第一介电层160_1可以包括铁电材料或反铁电材料。第二介电层160_2可以包括铁电材料或反铁电材料，或者包括不是铁电或反铁电材料的材料。例如，第一介电层160_1可以包括氧化铪锆(HZO)，并且第二介电层160_2可以包括氧化铝(Al2O3)。
参考图3C，介电层160c可以包括从沟道结构140顺序地设置的第一介电层160_1和第二介电层160_2。第一介电层160_1可以包括非铁电的材料，并且可以包括非反铁电的材料。第二介电层160_2可以包括铁电材料或反铁电材料。例如，第一介电层160_1可以包括氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、高k介电材料或其组合。在这种情况下，高k材料是指具有比氧化硅(SiO2)的介电常数高的介电常数的介电材料。高k材料可以包括例如氧化铝(Al2O3)、氧化钽(Ta2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、氧化锆(ZrO2)、氧化锆硅(ZrSixOy)、氧化铪(HfO2)、氧化铪硅(HfSixOy)、氧化镧(La2O3)、氧化镧铝(LaAlxOy)、氧化镧铪(LaHfxOy)、氧化铪铝(HfAlxOy)、氧化镨(Pr2O3)或其组合，但示例实施例不限于此。
如上面参考图3A至图3C所描述的，在一些示例实施例中，各个介电层160a、160b和160c可以具有单层结构以及多层结构，并且在示例实施例中可以不同地改变详细结构。
图4示出了根据一些示例实施例的构成半导体器件的铁电材料的迟滞曲线。
参考图4，如果不向包括铁电材料的介电层160(参见图2)施加电场，则不发生极化。当跨介电层160的电压或施加到栅电极175的电压在正方向上增加时，极化度(或电荷量)从零达到作为正极化区中的饱和极化点的正峰值或最大点(+PSat)。此后，即使跨介电层160的电压再次下降到0V，极化度也不会下降到零，而是保持在作为残余极化点的正残余点(+PR)处。
当跨介电层160的电压在负方向上增加时，极化度从正残余点(+PR)改变到负极化区中的负峰值或最大点(-PSat)。此时，介电层160的铁电材料在与正最大点(+Psat)处的极化方向相反的方向上被极化。此后，即使当跨介电层160的电压再次下降到0V时，极化也不会下降到零，而是保持在负残余点(-PR)处。
为了改变介电层160的极化方向，应在相反方向上施加电压，并且该电压对应于矫顽电压(+VC，-VC)。矫顽电压(+VC，-VC)与介电层160的厚度和介电层160的材料的矫顽场(EC)成比例。因此，当构成介电层160的第一介电层至第三介电层161、162和163具有相同的材料时，矫顽电压(+VC，-VC)可以与第一介电层至第三介电层161、162和163的厚度成比例地增加。当构成介电层160的第一介电层至第三介电层161、162和163具有相同或基本上相同的厚度和不同的材料时，矫顽电压(+VC，-VC)可以与各个材料的矫顽场成比例地增加。
图5是示出了根据一些示例实施例的半导体器件的框图。
参考图5，半导体器件1可以包括存储单元阵列10和外围电路区20。
存储单元阵列10可以包括存储单元或存储元件。在存储单元阵列10中，存储单元可以是非易失性存储单元。例如，存储单元可以具有上面参考图1至图3C描述的结构或下面参考图9至图12B描述的结构。
外围电路区20可以包括诸如行解码器22、读出放大器24、列解码器26和控制逻辑28之类的外围电路。在外围电路区20中，行解码器22可以通过字线WL连接到存储元件，并且读出放大器24可以通过位线BL连接到存储元件。行解码器22可以选择要写入或读取数据的存储单元，并且读出放大器24可以通过位线将数据编程到存储单元中或从存储单元读取数据。列解码器26可以向读出放大器24发送要记录的数据，或者可以向控制逻辑28发送由读出放大器24从存储单元阵列10读取的数据。控制逻辑28可以控制行解码器22、读出放大器24和列解码器26的操作。
图6至图7B是示出了根据一些示例实施例的半导体器件的操作的图。
首先，参考图6，当图2的第一介电层至第三介电层161、162和163被分别称为第一铁电层至第三铁电层FE1、FE2和FE3，并且各自的矫顽电压被称为第一电压至第三电压(+VCl，+VC2，+VC3，-VC1，-VC2，-VC3)时，说明了使用第一铁电层至第三铁电层FE1、FE2和FE3在单个存储单元中存储数据的方法。例如，在图6所示的示例实施例中，一个存储单元或存储元件可以以三级单元(TLC)方法存储3比特数据。在图6中，(1)至(8)是指第一铁电层至第三铁电层FE1、FE2和FE3的极化状态，并且在各自的上部中所示的电压指示最终输入以实现对应极化状态的编程电压。
详细地，大于或等于第三正电压(+VC3)的电压(例如，第一编程电压)被施加到栅电极175(参见图3A至图3C)以引起在所有第一铁电层至第三铁电层FE1、FE2和FE3中的电偶极子在第一方向上的极化，从而将存储单元设置为极化状态(1)。在本说明书中，基于绝对值来描述电压的幅度。
在极化状态(2)的情况下，在设置为极化状态(1)的存储单元的栅电极175中，通过进一步施加等于或大于第一负电压(-VC1)且低于第二负电压(-VC2)的第二编程电压，第一铁电层FE1的极化方向可以被实现为改变为与第一方向相反的第二方向。
当等于或大于第二负电压(-VC2)且小于第三负电压(-VC3)的第二编程电压或第三编程电压被施加到极化状态(1)或极化状态(2)时，第一铁电层FE1和第二铁电层FE2的极化方向可以改变为与第一方向相反的第二方向。因此，第一铁电层至第三铁电层FE1、FE2和FE3可以处于极化状态(3)。图7A示出了用于以这种方式实现极化状态(3)的编程方法。参考图7A，可以按照输入等于或大于第三正电压(+VC3)的第一编程电压、然后输入等于或大于第二负电压(-VC2)且小于第三负电压(-VC3)的第二编程电压的顺序来执行编程操作。
当等于或大于第一正电压(+VC1)且小于第二正电压(+VC2)的第三编程电压被施加到极化状态(3)时，第一铁电层FE1的极化方向可以从第二方向改变回第一方向，其引起极化状态(4)。图7B示出了用于以这种方式实现极化状态(4)的编程方法。参考图7B，通过顺序地输入等于或大于第三正电压(+VC3)的第一编程电压、等于或大于第二负电压(-VC2)且小于第三负电压(-VC3)的第二编程电压、以及等于或大于第一正电压(+VC1)且小于第二正电压(+VC2)的第三编程电压，可以执行将包括在存储单元中的第一铁电层至第三铁电层FE1、FE2和FE3的极化状态设置为极化状态(4)的编程操作。
类似地，当大于或等于第三负电压(-VC3)的第一编程电压被施加到栅电极175时，在所有第一铁电层至第三铁电层FE1、FE2和FE3中可以发生在第二方向上的极化，其引起极化状态(5)。当等于或大于第一正电压(+VC1)且小于第二正电压(+VC2)的第二编程电压被施加到极化状态(5)时，第一铁电层FE1的极化方向可以改变为第一方向，其引起极化状态(6)。当等于或大于第二正电压(+VC2)且小于第三正电压(+VC3)的第二编程电压或第三编程电压被施加到极化状态(5)或极化状态(6)时，第一铁电层FE1和第二铁电层FE2的极化方向可以改变为第一方向。因此，可以实现极化状态(7)。当等于或大于第一负电压(-VC1)且小于第二负电压(-VC2)的第三编程电压被施加到极化状态(7)时，第一铁电层FE1的极化方向可以从第一方向改变回第二方向，其引起极化状态(8)。
可以由例如图5的外围电路区20执行和控制施加到栅电极175的电压。可以通过将具有不同符号的编程电压顺序地输入到由如上所述的图2的半导体器件100实现的存储单元来写入数据。用于写入一个数据的编程电压可以具有如上所述的不同幅度，并且最初输入的第一编程电压可以具有最大幅度。然而，取决于要写入存储单元的数据，可以仅用等于或大于第三正电压(+VC3)或等于或大于第三负电压(-VC3)的编程电压来完成编程操作。
根据一些示例实施例，当存储单元中的沟道层的数量为三并且因此介电层的数量为三时，可以如图6所示实现八种不同的极化状态，并且因此，一个存储单元可以存储3比特。因此，在一些示例实施例中，当存储单元的沟道层的数量为N(其中N是等于或大于2的自然数)时，至多N比特的数据可以存储在存储单元中。例如，N比特或更少的数据可以存储在存储单元中。此外，如上所述，可以通过最多输入N次具有不同幅度的编程电压来将3比特数据写入一个存储单元中。
图8是示出了根据一些示例实施例的半导体器件的操作的图。
参考图8，半导体器件100(参见图2)的存储元件可以被编程为具有第一状态至第八状态P1、P2、P3、P4、P5、P6、P7和P8之一。此外，第一状态至第八状态P1、P2、P3、P4、P5、P6、P7和P8可以对应于不同的阈值电压。处于第一编程状态P1的存储元件的阈值电压可以是最低的，并且处于第八编程状态P8的存储元件的阈值电压可以是最高的。此外，存储元件可以存储包括最低有效比特(LSB)、中央有效比特(CSB)和最高有效比特(MSB)的3比特数据。第一状态至第八状态P1、P2、P3、P4、P5、P6、P7和P8可以分配给不同的3比特数据。
在一些示例实施例中，存储元件可以包括第一铁电层至第三铁电层FE1、FE2和FE3，并且可以通过控制第一铁电层FE1的极化状态将最高有效比特MSB编程到存储元件中。类似地，通过控制第二铁电层FE2的极化状态，可以将中央有效比特CSB编程到存储元件中，并且可以通过控制第三铁电层FE3的极化状态将最低有效比特LSB编程到存储元件中。
参考图6和图8，作为极化状态(1)的第一编程状态P1可以被分配为数据“111”，作为极化状态(2)的第二编程状态P2可以被分配为数据“110”，作为极化状态(4)的第三编程状态P3可以被分配为数据“101”，作为极化状态(3)的第四编程状态P4可以被分配为数据“100”，作为极化状态(7)的第五编程状态P5可以被分配为数据“011”，作为极化状态(8)的第六编程状态P6可以被分配为数据“010”，作为极化状态(6)的第七编程状态P7可以被分配为数据“001”，并且作为极化状态(5)的第八编程状态P8可以被分配为数据“000”。如上面图6中所描述的，在编程电压被输入两次或更多次的极化状态(2)至(4)和极化状态(6)至(8)的情况下，第一铁电层至第三铁电层FE1、FE2和FE3中的至少一部分可以具有不同的极化状态，并且因此，在存储元件中编程的数据的比特中的至少一部分可以具有不同的值。
在一些示例实施例中，在与第四编程状态P4相对应的阈值电压分布的峰值或最大值和与第五编程状态P5相对应的阈值电压分布的减小或最小值之间的读取电压被施加到存储元件的栅电极175，并且因此，可以执行确定最高有效比特(MSB)的第一读取操作。
中央有效比特CSB的读取操作可以包括使用在与第二编程状态P2相对应的阈值电压分布的峰值或最大值和与第三编程状态P3相对应的阈值电压分布的减小或最小值之间的读取电压的第二读取操作，或使用在与第六编程状态P6相对应的阈值电压分布的峰值或最大值和与第七编程状态P7相对应的阈值电压分布的减小或最小值之间的读取电压的第二读取操作。
最低有效比特LSB的读取操作可以包括以下各项之一：使用在与第一编程状态P1相对应的阈值电压分布的峰值或最大值和与第二编程状态P2相对应的阈值电压分布的减小或最小值之间的读取电压的第三读取操作，使用在与第三编程状态P3相对应的阈值电压分布的峰值或最大值和与第四编程状态P4相对应的阈值电压分布的减小或最小值之间的读取电压的第三读取操作，使用在与第五编程状态P5相对应的阈值电压分布的峰值或最大值和与第六编程状态P6相对应的阈值电压分布的减小或最小值之间的读取电压的第三读取操作，以及使用在与第七编程状态P7相对应的阈值电压分布的峰值或最大值和与第八编程状态P8相对应的阈值电压分布的减小或最小值之间的读取电压的第三读取操作。然而，读取操作的详细操作方法不限于此。
图9是示出了根据一些示例实施例的半导体器件的截面图。图9示出了与图2相对应的截面。
参考图9，在半导体器件100a中，介电层160a的第一介电层至第四介电层161a、162a、163a和167a可以全部具有相同或基本上相同的厚度T5。然而，在一些示例实施例中，第一介电层至第三介电层161a、162a和163a的矫顽电压可以彼此不同。为此，第一介电层至第三介电层161a、162a和163a可以包括具有不同矫顽场的铁电或反铁电材料。备选地，在第一介电层至第三介电层161a、162a和163a包括相同或基本上相同的铁电或反铁电材料的一些示例实施例中，如上面参考图3A至图3C所描述的，内部布置结构可以不同。
图10是示出了根据一些示例实施例的半导体器件的截面图。图10示出了与图2的右侧相对应的截面。
参考图10，在半导体器件100b中，构成沟道结构140b的第一沟道层至第三沟道层141b、142b和143b可以在作为栅电极175的延伸方向的Y方向上具有彼此不同的第一宽度至第三宽度L1、L2和L3。因此，在介电层160b中，第一介电层至第三介电层161b、162b和163b也可以具有不同的宽度。在一些示例实施例中，第一介电层至第三介电层161b、162b和163b可以具有不同的厚度，并且同时具有不同的宽度。
第一沟道层141b可以具有第一宽度L1，第二沟道层142b可以具有小于第一宽度L1的第二宽度L2，并且第三沟道层143b可以具有小于第二宽度L2的第三宽度L3。有源区105被示出为具有与第一宽度L1基本上相同的宽度，但本发明构思不限于此。分别围绕第一沟道层至第三沟道层141b、142b和143b的第一介电层至第三介电层161b、162b和163b也可以具有顺序地减小的宽度。第四介电层167b可以具有与第一介电层161b相同或基本上相同的厚度，但本发明构思不限于此。然而，在一些示例实施例中，可以不同地改变具有最小宽度和最大宽度的沟道层和介电层的高度。例如，在一些示例实施例中，第三沟道层143b可以具有最大宽度。
由于第一沟道层至第三沟道层141b、142b和143b具有不同的宽度，当包括相应的第一沟道层至第三沟道层141b、142b和143b的器件处于导通状态时，电流量的差根据导通的沟道层而进一步增加，并且因此，上面参考图8描述的读取操作可以更容易执行。
图11A和图11B是示出了根据一些示例实施例的半导体器件的截面图。图11A和图11B相应地示出了与图2的右侧相对应的截面。
参考图11A，与图2的示例实施例不同，半导体器件100c还可以包括沟道分离件210。沟道分离件210可以在垂直于或基本上垂直于衬底101的上表面的Z方向上穿透沟道结构140c，以在Y方向上划分沟道结构140c和介电层160c。沟道分离件210可以包括绝缘材料。
沟道结构140c可以包括设置在相同或基本上相同的高度上的第一沟道层141_1和141_2的第一层141_1和第二层141_2，包括设置在相同或基本上相同的高度上的第二沟道层142_1和142_2的第一层142_1和第二层142_2，并且包括设置在相同或基本上相同的高度上的第三沟道层143_1和143_2的第一层143_1和第二层143_2。第一层141_1、142_1和143_1以及第二层141_2、142_2和143_2可以在Y方向上具有不同的宽度。第一层141_1、142_1和143_1可以具有第四宽度L4，并且第二层141_2、142_2和143_2可以具有大于第四宽度L4的第五宽度L5。可以在示例实施例中不同地改变第四宽度L4和第五宽度L5的相对尺寸。在一些示例实施例中，第四宽度L4和第五宽度L5可以彼此相等或基本上相等。
介电层160c在Y方向上的一个侧表面可以接触沟道分离件210。在介电层160c中，分别围绕六个沟道层141_1、141_2、142_1、142_2、143_1和143_2的第一介电层至第六介电层161_1、161_2、162_1、162_2、163_1和163_2可以具有不同的第一厚度至第六厚度T1c、T2c、T3c、T4c、T5c和T6c。因此，第一介电层至第六介电层161_1、161_2、162_1、162_2、163_1和163_2可以具有不同的矫顽电压。在第一厚度至第六厚度T1c、T2c、T3c、T4c、T5c和T6c中，从第一厚度T1c至第六厚度T6c的尺寸可以顺序地增加。然而，在一些示例实施例中，可以不同地改变第一厚度至第六厚度T1c、T2c、T3c、T4c、T5c和T6c的增加/减少顺序和相对厚度。
参考图11B，与图11A的示例实施例不同，半导体器件100d还可以包括连接到沟道分离件210并在Y方向上划分栅电极175的栅极分离件220。因此，可以将不同的电信号施加到在Y方向上划分的栅电极175。
对于沟道结构140c和介电层160c，可以等同地应用上面参考图11A所述的描述。然而，在一些实施例中，与图11A的示例实施例不同，在介电层160c中，围绕设置在相同或基本上相同的高度上的沟道层141_1、141_2、142_1、142_2、143_1和143_2的介电层可以具有相同或基本上相同的厚度。例如，第一介电层161_1和第二介电层161_2可以具有相同或基本上相同的厚度，第三介电层162_1和第四介电层162_2可以具有相同或基本上相同的厚度，并且第五介电层163_1和第六介电层1632可以具有相同或基本上相同的厚度。在一些示例实施例中，在设置为在Z方向上重叠的第一介电层161_1、第三介电层162_1和第五介电层163_1具有不同厚度的范围内，以及在设置为在Z方向上重叠的第二介电层161_2、第四介电层162_2和第六介电层163_2具有不同厚度的范围内，可以不同地改变介电层160c的厚度。
图12A和图12B是示出了根据一些示例实施例的半导体器件的截面图。图12A和图12B相应地示出了与图2的右侧相对应的截面。
参考图12A，在半导体器件100e中，沟道结构140e可以包括第一沟道层至第四沟道层141、142、143和144，并且介电层160e可以包括第一介电层至第五介电层161、162、163、167和164。第五介电层164可以设置为围绕第四沟道层144，并且可以具有与第一介电层至第三介电层161、162和163的第一厚度至第三厚度T1、T2和T3不同的厚度T7。例如，第五介电层164的厚度T7可以大于第三厚度T3，但不限于此。第一介电层至第三介电层161、162和163以及第五介电层164可以具有不同的矫顽电压。
因此，在一些示例实施例中，可以不同地改变构成沟道结构140e的沟道层的数量，并且因此，也可以不同地改变围绕沟道层的介电层的数量。例如，根据本示例实施例的半导体器件100e，与上面参考图6至图8所描述的类似，可以实现四级单元(QLC)，并且可以存储最大4比特。
参考图12B，在半导体器件100f中，构成沟道结构140f的第一沟道层至第三沟道层141f、142f和143f可以分别包括在Y方向上具有相对较小的长度的纳米线NW。因此，第一沟道层至第三沟道层141f、142f和143f可以分别包括多个(例如，三个)纳米线NW。然而，可以在一些示例实施例中不同地改变设置在相同或基本上相同的高度上的纳米线NW的数量和设置在Z方向上的纳米线NW的数量。
介电层160f可以包括分别围绕纳米线NW的第一介电层至第九介电层161_1、161_2、161_3、162_1、162_2、162_3、163_1、163_2和163_3。第一介电层至第九介电层161_1、161_2、161_3、162_1、162_2、162_3、163_1、163_2和163_3可以具有不同的矫顽电压。例如，如在本实施例中，第一介电层至第九介电层161_1、161_2、161_3、162_1、162_2、162_3、163_1、163_2和163_3可以具有不同的厚度。
图13A至图13E是示出了工艺序列的图，以示出根据一些示例实施例的制造半导体器件的方法。图13A至图13E示出了制造图1和图2的半导体器件的方法的示例实施例，并且分别示出了与图2相对应的截面。
参考图13A，在衬底101上交替地堆叠牺牲层120以及第一沟道层至第三沟道层141、142和143，并且可以形成包括有源区105的有源结构。
可以通过后续工艺用介电层160和栅电极175代替牺牲层120，如图2所示。牺牲层120可以由相对于第一沟道层至第三沟道层141、142和143具有蚀刻选择性的材料形成。第一沟道层至第三沟道层141、142和143可以包括与牺牲层120的材料不同的材料。牺牲层120以及第一沟道层至第三沟道层141、142和143可以包括含有硅(Si)、硅锗(SiGe)和锗(Ge)中的至少一种并且包括不同材料的半导体材料，并且可以包括或可以不包括杂质。例如，牺牲层120可以包括硅锗(SiGe)，并且第一沟道层至第三沟道层141、142和143可以包括硅(Si)。
可以通过从衬底101执行外延生长工艺来形成牺牲层120以及第一沟道层至第三沟道层141、142和143。可以在一些示例实施例中不同地改变与牺牲层120交替地堆叠的沟道层141、142和143的层数。
接下来，可以通过图案化牺牲层120、第一沟道层至第三沟道层141、142和143以及衬底101的上部区域来形成有源结构。有源结构可以包括彼此交替地堆叠的牺牲层120以及第一沟道层至第三沟道层141、142和143，并且还可以包括通过去除衬底101的一部分而形成为向上突出的有源区105。可以以在一个方向(例如，X方向)上延伸的线的形式形成有源结构。取决于纵横比，可以倾斜有源结构的侧表面以向下增加宽度。
可以通过用绝缘材料填充已经部分地去除了衬底101的区域然后部分地去除绝缘材料使得有源区105突出，来在该区域中形成器件隔离层110。器件隔离层110的上表面可以形成为低于有源区105的上表面。
参考图13B，可以在有源结构上形成牺牲栅极结构200和栅极间隔物层172。
牺牲栅极结构200可以是形成在一区域中的牺牲结构，该区域是通过后续工艺在其中设置沟道结构140上的栅电极175和介电层160的区域，如图2所示。牺牲栅极结构200可以具有与有源结构相交并在一个方向上延伸的线形。牺牲栅极结构200可以例如在Y方向上延伸。
牺牲栅极结构200可以包括顺序地堆叠的第一牺牲栅极层202和第二牺牲栅极层205以及掩模图案层206。可以使用掩模图案层206图案化第一牺牲栅极层202和第二牺牲栅极层205。第一牺牲栅极层202和第二牺牲栅极层205可以分别是绝缘层和导电层，但不限于此。在一些示例实施例中，第一牺牲栅极层202和第二牺牲栅极层205可以由一个层形成。例如，第一牺牲栅极层202可以包括氧化硅，并且第二牺牲栅极层205可以包括多晶硅。掩模图案层206可以包括氧化硅和/或氮化硅。
可以在牺牲栅极结构200的两个侧壁上形成栅极间隔物层172。栅极间隔物层172可以由低k材料形成，并且可以包括例如SiO、SiN、SiCN、SiOC、SiON和SiOCN中的至少一种，但示例实施例不限于此。
参考图13C，可以通过部分地去除由牺牲栅极结构200暴露的牺牲层120以及第一沟道层至第三沟道层141、142和143来形成凹陷区，并且可以在凹陷区中形成源/漏区150。
首先，使用牺牲栅极结构200和栅极间隔物层172作为掩模去除暴露的牺牲层120以及第一沟道层至第三沟道层141、142和143的一部分，从而形成凹陷区。因此，第一沟道层至第三沟道层141、142和143可以形成在X方向上具有有限长度的沟道结构140。
接下来，可以从侧表面部分地去除牺牲层120，并且可以形成内间隔物层130。可以通过例如湿法蚀刻工艺相对于沟道结构140选择性地蚀刻牺牲层120，并且在X方向上从侧表面去除到期望的(或者，备选预定的)深度。牺牲层120可以通过如上所述的侧蚀刻而具有向内凹的侧表面。然而，牺牲层120的侧表面的详细形状不限于图13C所示的形状。可以通过用绝缘材料填充已经去除了牺牲层120的区域然后去除沉积在沟道结构140外侧的绝缘材料来形成内间隔物层130。内间隔物层130可以由与栅极间隔物层172的材料相同的材料形成，但本发明构思不限于此。例如，内间隔物层130可以包括SiN、SiCN、SiOCN、SiBCN和SiBN中的至少一种。
接下来，可以通过例如选择性外延工艺从有源区105和沟道结构140的侧表面生长来形成源/漏区150。源/漏区150可以包括原位掺杂的杂质，并且可以包括具有不同掺杂元素和/或掺杂浓度的多个层。
参考图13D，可以通过形成层间绝缘层190并去除牺牲栅极结构200和牺牲层120来形成上间隙区UR和下间隙区LR。
可以通过形成覆盖牺牲栅极结构200和源/漏区150的绝缘层并执行平坦化工艺以暴露掩模图案层206来形成层间绝缘层190。
可以相对于栅极间隔物层172、层间绝缘层190、沟道结构140和内间隔物层130选择性地去除牺牲栅极结构200。接下来，可以从牺牲层120的在Y方向上的通过上间隙区UR暴露的侧表面选择性地去除牺牲层120。在该操作中，牺牲层120包括与沟道结构140的材料不同的材料，并且因此可以通过湿法蚀刻工艺相对于沟道结构140选择性地去除。
参考图13E，可以在上间隙区UR和下间隙区LR中形成介电层160。
介电层160可以形成为以不同厚度围绕第一沟道层至第三沟道层141、142和143。例如，在形成具有第一介电层161和第四介电层167的厚度的介电层以围绕第一沟道层至第三沟道层141、142和143之后，可以形成掩模层或牺牲层以覆盖第一介电层161和第四介电层167。接下来，在暴露区域中进一步形成达第二介电层162的厚度的介电材料之后，可以形成掩模层或牺牲层以覆盖第二介电层162。接下来，可以在暴露区域中进一步形成介电材料以具有第三介电层163的厚度，以形成第一介电层至第四介电层161、162、163和167。然而，形成具有不同厚度的介电层160的方法不限于此。
接下来，一起参考图2，可以形成栅电极175以形成栅极结构GS，并且可以形成接触插塞180。
栅电极175可以形成为完全填充上间隙区UR和下间隙区LR。因此，可以形成包括栅极间隔物层172、介电层160和栅电极175的栅极结构GS。
接下来，可以在层间绝缘层190中形成暴露源/漏区150的接触孔，并且可以通过用导电材料填充接触孔来形成接触插塞180。尽管未示出，但可以在接触插塞180上进一步形成连接到接触插塞180的布线结构。因此，可以制造图2的半导体器件100。
如上所述，在MBCFET结构中，由于介电层具有不同的矫顽电压，因此可以提供具有改进的集成度和电特性的半导体器件。
将理解，当提及一个元件(例如，层、膜、区域或衬底)在另一元件“上”时，该元件可以直接在该另一元件上，或者也可以存在中间元件。相反，当一个元件被称作在另一元件的“直接上面”时，不存在中间元件。将理解，当提及一个元件在另一元件“上”时，该元件可以在另一元件上方或下方或与另一元件相邻(例如，水平相邻)。
将理解，本文描述为“基本上”相同和/或同等的元件和/或其性质包括具有等于或小于10％的幅度的相对差异的元件和/或其性质。此外，无论元件和/或其性质是否被修饰为“基本上”，将理解，这些元件和/或其性质应该被解释为包括在所述元件和/或其性质附近的制造或操作公差(例如，±10％)。
上面所公开的一个或多个元件可以包括一个或多个处理电路或在一个或多个处理电路中实现，该处理电路例如是包括逻辑电路的硬件；例如执行软件的处理器的硬件/软件组合；或它们的组合。例如，处理电路更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
尽管以上已经示出和描述了一些示例实施例，但本领域技术人员将清楚的是，在不脱离本发明构思的范围的情况下，可以进行修改和改变。

Claims (20)

1.一种半导体器件，包括：
衬底，包括在第一方向上延伸的有源区；
所述衬底上的栅电极，所述栅电极在第二方向上延伸，并与所述有源区相交；
所述有源区上的多个沟道层，所述多个沟道层在第三方向上彼此间隔开，所述第三方向垂直于所述衬底的上表面，并且所述多个沟道层由所述栅电极围绕；
所述多个沟道层和所述栅电极之间的多个介电层，所述多个介电层包括铁电材料或反铁电材料中的至少一种，并且所述多个介电层中的每个介电层具有不同的矫顽电压；以及
在所述有源区凹陷的凹陷区中的源/漏区，所述源/漏区在所述栅电极的两侧上，并且所述源/漏区与所述多个沟道层接触。
2.根据权利要求1所述的半导体器件，其中，所述多个介电层中的每个介电层具有不同的厚度。
3.根据权利要求1所述的半导体器件，其中，所述多个介电层中的每个介电层包括具有不同的矫顽场的铁电材料。
4.根据权利要求1所述的半导体器件，其中，所述多个介电层中的至少一个介电层限定包括交替地堆叠的第一铁电层和第二铁电层的结构，所述第一铁电层和所述第二铁电层中的每一个包括不同的材料。
5.根据权利要求1所述的半导体器件，其中，所述多个介电层包括以下中的至少一种：铪Hf、锆Zr、硅Si、钇Y、铝Al、钆Gd、锶Sr、镧La、钪Sc、或它们的氧化物。
6.根据权利要求5所述的半导体器件，其中，所述多个介电层包括掺杂有锆Zr、硅Si、钇Y、铝Al、钆Gd、锶Sr、镧La或钪Sc中的至少一种的氧化铪。
7.根据权利要求1所述的半导体器件，其中，
所述多个介电层中的每个介电层包括与第二层顺序地堆叠的第一层，并且
所述第一层不包括铁电材料，并且所述第二层包括铁电材料。
8.根据权利要求1所述的半导体器件，其中，所述多个沟道层中的每个沟道层在所述第二方向上具有不同的宽度。
9.根据权利要求1所述的半导体器件，还包括：
沟道分离件，在所述第三方向上穿透所述多个沟道层，所述沟道分离件在所述第二方向上将所述多个沟道层划分为第一层和第二层。
10.根据权利要求9所述的半导体器件，其中，
所述多个介电层包括围绕所述第一层的第一介电层和围绕所述第二层的第二介电层，并且
在相同高度处的第一介电层和第二介电层各自具有不同的矫顽电压。
11.根据权利要求1所述的半导体器件，其中，所述多个沟道层包括以下中的至少一种：多晶硅Si、硅锗SiGe、氧化物半导体材料、或包括二维过渡金属硫族化合物的半导体材料。
12.一种半导体器件，包括：
衬底，包括在第一方向上延伸的有源区；
所述衬底上的栅电极，所述栅电极在第二方向上延伸，并与所述有源区相交；
在第三方向上彼此间隔开的第一沟道层、第二沟道层和第三沟道层，所述第三方向垂直于所述衬底的上表面，其中，所述第一沟道层、所述第二沟道层和所述第三沟道层顺序地堆叠在所述有源区上，并且其中，所述第一沟道层、所述第二沟道层和所述第三沟道层由所述栅电极围绕；
围绕所述第一沟道层的第一介电层、围绕所述第二沟道层的第二介电层、以及围绕所述第三沟道层的第三介电层，其中，所述第一介电层、所述第二介电层和所述第三介电层在所述第三方向上顺序地堆叠在所述有源区上，其中，所述第一介电层、所述第二介电层和所述第三介电层包括铁电材料或反铁电材料中的至少一种，并且其中，所述第一介电层、所述第二介电层和所述第三介电层中的每个介电层具有不同的厚度；以及
在所述有源区凹陷的凹陷区中的源/漏区，所述源/漏区在所述栅电极的两侧上，并且所述源/漏区与所述第一沟道层、所述第二沟道层和所述第三沟道层接触。
13.根据权利要求12所述的半导体器件，其中，所述第一介电层具有第一厚度，所述第二介电层具有大于所述第一厚度的第二厚度，并且所述第三介电层具有大于所述第二厚度的第三厚度。
14.根据权利要求12所述的半导体器件，其中，所述第一介电层、所述第二介电层和所述第三介电层中的每个介电层具有在1nm至30nm的范围内的厚度。
15.根据权利要求12所述的半导体器件，其中，所述第一介电层、所述第二介电层和所述第三介电层中的每个介电层具有不同的矫顽电压。
16.一种半导体器件，包括：
存储单元阵列，包括多个存储元件；以及
外围电路区，包括被配置为控制所述存储单元阵列的外围电路，
其中，所述多个存储元件中的每个存储元件包括：
有源区，在第一方向上延伸，
与所述有源区相交的栅电极，所述栅电极在第二方向上延伸，
所述有源区上的多个沟道层，所述多个沟道层在第三方向上彼此间隔开，所述第三方向垂直于所述有源区的上表面，并且所述多个沟道层由所述栅电极围绕；以及
所述多个沟道层和所述栅电极之间的多个介电层，所述多个介电层包括铁电材料或反铁电材料中的至少一种，并且
其中，在所述多个存储元件中的每个存储元件中，所述多个沟道层的数量为N，其中N为等于或大于2的自然数，并且所述多个存储元件中的每个存储元件被配置为存储N比特数据或更少的数据。
17.根据权利要求16所述的半导体器件，其中，所述外围电路区被配置为在将第一数据写入所述多个存储元件中的所选择的存储元件的编程操作中顺序地将第一编程电压和第二编程电压施加到所选择的存储元件的栅电极，其中，所述第一编程电压具有与所述第二编程电压不同的符号。
18.根据权利要求17所述的半导体器件，其中，所述第一编程电压具有与所述第二编程电压不同的幅度。
19.根据权利要求17所述的半导体器件，其中，所述第一编程电压的幅度大于所述第二编程电压的幅度。
20.根据权利要求17所述的半导体器件，其中，在所述第一数据中，所述N比特数据中的至少部分数据具有不同的值。
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