CN109148571A - 一种新型高k栅介质复合薄膜及其制备方法 - Google Patents

一种新型高k栅介质复合薄膜及其制备方法 Download PDF

Info

Publication number
CN109148571A
CN109148571A CN201811045596.1A CN201811045596A CN109148571A CN 109148571 A CN109148571 A CN 109148571A CN 201811045596 A CN201811045596 A CN 201811045596A CN 109148571 A CN109148571 A CN 109148571A
Authority
CN
China
Prior art keywords
target
film
laminated film
sputtering
oxygen
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811045596.1A
Other languages
English (en)
Other versions
CN109148571B (zh
Inventor
李栓
武燕庆
傅凯
田文怀
郑捷
李星国
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Peking University
Original Assignee
Peking University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Peking University filed Critical Peking University
Priority to CN201811045596.1A priority Critical patent/CN109148571B/zh
Publication of CN109148571A publication Critical patent/CN109148571A/zh
Application granted granted Critical
Publication of CN109148571B publication Critical patent/CN109148571B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/511Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34Sputtering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158Making the insulator
    • H01L21/28167Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/517Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate

Abstract

本发明公开了一种新型高k栅介质复合薄膜及其制备方法,其中,所述复合薄膜包括在衬底上由下到上用溅射的方法依次溅射的第一层薄膜和第二层薄膜,其中,所述第一层薄膜由稀土靶材和铝靶材在含氧气体中溅射得到。所述制备方法包括:步骤1,选择衬底,并对衬底和靶材进行预处理;步骤2,在衬底上溅射第一层薄膜;步骤3,在第一层薄膜上溅射第二层薄膜,得到复合薄膜;步骤4,将得到的复合薄膜进行退火处理,制备得到新型高k栅介质复合薄膜。本发明所述方法简单,易于实现,易于扩大生产,制备得到的复合薄膜具备优良的综合电性能。

Description

一种新型高k栅介质复合薄膜及其制备方法
技术领域
本发明属于微电子领域,具体涉及CMOS(互补金属氧化物半导体)结构中的栅介质材料,特别涉及一种新型双层高k栅介质复合薄膜及其制备方法。
背景技术
Gordon Moore在1965年预言了著名的摩尔定律(Moore law):半导体芯片的集成度以每18个月翻一番的速度增长。按照摩尔定律发展的要求,栅介质厚度要按比例缩小,大幅度减小栅介质厚度的结果是栅介质的漏电流将呈指数形式增加,甚至绝缘失效,引发芯片高功耗和散热问题。传统栅介质材料SiO2的介电常数低(k=3.9),SiO2的极限厚度成为Si基集成电路集成度进一步提高的瓶颈。当SiO2厚度减至厚度范围时,将出现掺杂离子渗透,可靠性下降,高漏电流和低击穿电压等问题。所以SiO2越来越不能满足器件进一步等比例缩小的需求,为了延续摩尔定律和集成电路的长远发展,需要寻找新型栅介质材料取代SiO2
而现有材料中,介电常数越大,禁带宽度就越小,不满足优良栅介质材料既要具有高介电常数(高k),又要具有较大禁带宽度的要求。
因此,开发一种兼具高介电常数和高禁带宽度、热稳定性高且制备方法简单的栅介质材料,是目前亟需解决的问题。
发明内容
为了克服上述问题,本发明人进行了锐意研究,结果发现:通过调节退火时间、退火气氛、溅射条件等,得到了一种制备得到了非晶态双层高k栅介质复合薄膜的方法,且制备得到的复合薄膜具有较大的介电常数、禁带宽度,热稳定性高,从而完成了本发明。
具体来说,本发明的目的在于提供以下方面:
第一方面,提供了一种新型高k栅介质复合薄膜,其中,所述复合薄膜包括在衬底上由下到上用溅射的方法依次溅射的第一层薄膜和第二层薄膜,其中,所述第一层薄膜为由稀土靶材和铝靶材在含氧气体中溅射得到。
第二方面,提供了一种第一方面所述的复合薄膜的制备方法,其中,所述方法包括以下步骤:
步骤1,选择衬底,对衬底进行清洗并对靶材进行预处理;
步骤2,在衬底上溅射第一层薄膜;
步骤3,在第一层薄膜上溅射第二层薄膜,得到复合薄膜;
任选地,还包括步骤3',将复合薄膜制备成MOS结构;
步骤4,将得到的复合薄膜或复合薄膜制成的MOS结构进行退火处理。
本发明所具有的有益效果包括:
(1)本发明所述的新型高k栅介质复合薄膜,为非晶态,具有较高的复合薄膜的禁带宽度、介电常数,耐高温性能佳;
(2)本发明所述的新型高k栅介质复合薄膜的制备方法,操作简单,条件易控,易于大规模生产;
(3)本发明所述的制备方法,将制得的产品在适宜的退火温度及退火气氛下进行处理,能够显著提高薄膜的介电常数,降低薄膜的漏电流密度。
附图说明
图1示出本发明实施例1制备的复合薄膜的X射线衍射图;其中,曲线a示出实施例1的X射线衍射结果,曲线b示出硅衬底的X射线衍射结果;
图2示出本发明实施例1制备的复合薄膜的微观结构图;
图3示出本发明实施例1中所述的第一层薄膜的紫外可见吸收谱图;其中,a示出制备的GAO薄膜的紫外可见吸收谱图,b示出禁带宽度与吸收系数的关系图;
图4示出本发明实施例1、9、10及对比例1、2中制备的MOS结构的C-V特性曲线;
图5示出本发明实施例1及对比例1~3制备的MOS结构的I-V特性曲线。
具体实施方式
下面通过优选实施方式和实施例对本发明进一步详细说明。通过这些说明,本发明的特点和优点将变得更为清楚明确。
第一方面,本发明提供了一种新型高k栅介质复合薄膜,所述复合薄膜包括在衬底上由下到上依次溅射的第一层薄膜和第二层薄膜,其中,所述第一层薄膜由稀土靶材和铝靶材在含氧气体中溅射得到。
在本发明中,所述复合薄膜为非晶薄膜。
其中,所述衬底为半导体衬底,优选为硅、砷化镓、磷化铟或锑化镓单晶片中的一种或多种。
根据本发明一种优选的实施方式,所述稀土靶材为镧、钐、铕、铽、镝、钬、铒、铥、镱、镥、钪、钆或钇靶材中的一种或多种。
本发明人发现,稀土靶材在含氧气体中形成的氧化物具有较高的介电常数和较宽的禁带宽度,在栅介质薄膜中加入稀土氧化物,能够有效提高铝靶材在含氧气体中形成的氧化铝的介电常数,并能提高第一层薄膜与衬底接触的热稳定性。
同时,氧化铝由于具有较高的禁带宽度,可以阻挡载流子通过。
在进一步优选的实施方式中,所述稀土靶材为镧、铕、铽、铒、镱、钪、钆或钇靶材中的一种或多种。
在更进一步优选的实施方式中,所述稀土靶材为钪、钆或钇靶材中的一种或多种,优选为钆靶材。
根据本发明一种优选的实施方式,所述含氧气体包括氧气和惰性气体。
在进一步优选的实施方式中,所述惰性气体与氧气的含量比为(20~40):10,优选为(25~35):10,更优选为30:10。
在更进一步优选的实施方式中,所述惰性气体为氩气。
根据本发明一种优选的实施方式,所述第二层薄膜由金属钛靶材、铌靶材或钡靶材中的一种或多种在含氧气体中溅射得到。
在进一步优选的实施方式中,所述第二层薄膜由金属钛靶材在含氧气体中溅射得到。
本发明人发现,金属钛靶材的在含氧气体中形成的二氧化钛的介电常数高达60~80,其与第一层薄膜复合形成的栅介质材料能够保持较高的介电常数。
在更进一步优选的实施方式中,所述含氧气体包括氧气和惰性气体,所述惰性气体与氧气的含量比为(20~40):10,优选为(25~35):10,更优选为30:10。
其中,所述惰性气体为氩气。
第二方面,本发明还提供了一种新型高k栅介质复合薄膜的制备方法,所述方法包括以下步骤:
步骤1,选择衬底,并对衬底和靶材进行预处理;
步骤2,在衬底上溅射第一层薄膜;
步骤3,在第一层薄膜上溅射第二层薄膜,得到复合薄膜;
任选地,还包括步骤3',将复合薄膜制备成MOS结构;
步骤4,将得到的复合薄膜或复合薄膜制成的MOS结构进行退火处理。
以下进一步描述所述复合薄膜的具体制备步骤:
步骤1,选择衬底,清洗衬底并对靶材进行预处理。
在本发明中,优选选择P型(100),电阻率为1~10Ω·cm的单晶硅片为衬底,其厚度为400~600μm,优选为500μm;
硅片大小优选为10mm×10mm。
其中,所述预处理包括以下步骤:
步骤1-1,对衬底进行清洗。
在本发明中,为了获得优质的复合薄膜,首先要清洗硅衬底,除去硅衬底表面的天然氧化层,得到清洁、平整的硅表面。
根据本发明一种优选的实施方式,所述清洗如下进行:
(1)将硅片置于去离子水中进行超声处理5~15min,优选为7~12min;
(2)在浓硫酸和双氧水的混合溶液中(体积比为2~4:1)煮沸10~20min,优选为12~18min;
此步处理能够去除硅片表面的有机物;
(3)用去离子水冲洗后,采用HF溶液清洗(例如浓度为10%的HF溶液)清洗20~40s,如30s;
(4)用去离子水冲洗,然后在浓硝酸中煮沸1~5min(例如3min);
(5)用去离子水冲洗,并依次重复步骤(3)、步骤(4)和步骤(3);
(6)用去离子水冲洗,在氨水和双氧水的混合水溶液(例如NH4OH:H2O2:H2O=1:1.5:5)中煮沸2~8min(例如4min);
(7)重复步骤(3),然后去离子水冲洗,再在浓HCl:H2O=3:1混合溶液中煮沸;
(8)向步骤(7)混合溶液中加入与浓HCl等量的H2O2
(9)去离子水冲洗,氮气吹干硅片。
在进一步优选的实施方式中,将氮气吹干后的硅片迅速放入磁控溅射镀膜设备腔室的基底盘上并进行固定。
在本发明中,优选选择磁控溅射设备进行复合薄膜的制备。
步骤1-2,对靶材表面进行清洁。
本发明人经过研究发现,现有技术中的陶瓷靶在进行磁控溅射的过程中容易受热开裂,因此在本发明中优选选择金属靶材。
根据本发明一种优选的实施方式,用细砂纸细致打磨金属靶材,以去除靶材表面天然形成的氧化皮。
在进一步优选的实施方式中,将打磨后的靶材安装在磁控溅射镀膜设备腔室的靶位上,抽真空处理,进行预溅射。
其中,所述靶位与腔室基底的距离为60~80mm,优选为70mm,且在安装完毕后需要用万用表检查,以防短路。
在本发明中,所述预溅射为:调节好靶材的射频功率后,关闭靶材挡板,通入氩气,进行预溅射,以进一步清洁靶材表面,清洁完毕后关闭射频电源。
在更进一步优选的实施方式中,进行预溅射时,靶材的射频功率为50~70W,优选为60W,溅射时间为15~25min,优选为20min,
所述氩气用量优选为40sccm。
根据本发明一种优选的实施方式,所述抽真空处理为真空度小于8×10-4Pa,优选小于7×10-4Pa。
步骤2,在衬底上溅射第一层薄膜。
具体地,调节稀土靶和铝靶的射频功率,通入含氧气体,进行薄膜溅射,得到一定厚度的第一层薄膜。
根据本发明一种优选的实施方式中,所述稀土靶材的射频功率为30~50W,所述铝靶射频功率为10~30W。
在进一步优选的实施方式中,所述稀土靶材的射频功率为35~45W,所述铝靶射频功率为15~25W。
其中,在第一层薄膜中,所形成的稀土氧化物的作用是为了提高薄膜的介电常数,氧化铝的作用是为了提高薄膜材料的禁带宽度和结晶温度。
本发明人发现,将稀土金属靶材的射频功率设置为30~50W,铝靶射频功率设置为10~30W,优选将稀土靶材的射频功率设置为35~45W,铝靶射频功率设置为15~25W,能够使溅射得到的第一层薄膜的介电常数处于较高水平,尤其能提高薄膜的禁带宽度和结晶温度。
根据本发明一种优选的实施方式,所述稀土靶材选自钆(Gd)、镧(La)、钐(Sm)、铕(Eu)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、镱(Yb)、镥(Lu),钪(Sc)和钇(Y)中的一种或多种。
在进一步优选的实施方式中,所述稀土靶材为钆(Gd)、镧(La)、镱(Yb)、镥(Lu),钪(Sc)和钇(Y)中的一种或多种。
在更进一步优选的实施方式中,所述稀土靶材为钆(Gd)。
根据本发明一种优选的实施方式,所述含氧气体包括氧气和惰性气体。
在进一步优选的实施方式中,所述惰性气体与氧气的含量比为(20~40):10,优选为(25~35):10,更优选为30:10。
在更进一步优选的实施方式中,所述惰性气体为氩气。
本发明人经过研究发现,当通入的氩气和氧气的用量比为(20~40):10,优选为(25~35):10,更优选为30:10时,制备得到的第一层薄膜具有较大的介电常数和较高的禁带宽度。
根据本发明一种优选的实施方式,所述第一层薄膜溅射的时间为35s~150s,优选为40s~140s,更优选为45s-135s。
在进一步优选的实施方式中,所述制备得到的第一层薄膜的厚度为3~18nm,优选为4~17nm,更优选为5~15nm。
步骤3,在第一层薄膜上溅射第二层薄膜,得到复合薄膜。
在本发明中,优选原位溅射第二层薄膜,其中,优选选择钛(Ti)靶材在含氧气体中进行第二层薄膜的溅射,溅射得到的第二层薄膜为二氧化钛层。
根据本发明一种优选的实施方式,调节钛靶的射频功率为40~80W,优选为50~70W,更优选为60W。
在进一步优选的实施方式中,所述含氧气体包括氧气和惰性气体,所述惰性气体与氧气的含量比为(20~40):10,优选为(25~35):10,更优选为30:10。
其中,所述惰性气体为氩气。
根据本发明一种优选的实施方式,所述第二层薄膜溅射的时间为120~450s,优选为130s-440s,更优选为140s-420s。
在进一步优选的实施方式中,制备得到的复合薄膜的厚度为17~25nm,优选为18~21nm,更优选为20nm。
步骤3',任选地,将得到的复合薄膜制成MOS结构。
根据本发明一种优选的实施方式,在制备得到的复合薄膜的上层和衬底的下层分别溅射金属电极,制成MOS结构,以测试其电学性能。
在进一步优选的实施方式中,所述溅射的金属电极选自金(Au)、铂(Pt)和钯(Pd)中的一种或几种。
在更进一步优选的实施方式中,所述溅射的金属电极为金(Au)。
在本发明中,所述制成MOS结构的步骤为现有技术中的常规步骤,一般为:用掩膜板遮盖得到的溅有复合薄膜的硅片,调节直流脉冲电源80W,通入氩气40sccm,溅射金属电极,厚度约为1000nm,制成MOS结构。
步骤4,将得到的复合薄膜或复合薄膜制成的MOS结构进行退火处理。
根据本发明一种优选的实施方式,所述退火处理在一定的氩气、氧气或氨气气氛下进行,优选在氧气气氛下进行。
在本发明中,溅射得到的复合薄膜中存在很多氧空位等缺陷,氧空位的存在会降低介电常数,增大漏电流。本发明人发现,在充足氧气氛下退火可以补充溅射过程中产生的氧空位,提高介电常数、降低漏电流。
在进一步优选的实施方式中,所述氧气的流速为80~120sccm,优选为90~110sccm,更优选为100sccm。
其中,所述sccm为标准状态下每分钟1立方厘米的流量。
根据本发明一种优选的实施方式,所述退火处理的温度为650~800℃,优选为680~750℃,更优选为700℃。
本发明人发现,复合薄膜的介电常数在退火温度为650~800℃,优选为680~750℃,更优选为700℃时,介电常数最大,当退火温度高于800℃时,介电常数呈下降趋势,主要是因为高温使薄膜结构发生了非晶相向晶向的转变,影响了性能。
在进一步优选的实施方式中,所述退火处理时间为4~8min,优选为5~7min,更优选为6min。
在本发明中,所述退火处理的过程为:将样品置于管式炉上的石英管中,待管式炉升温至退火温度后,将样品移动至管式炉体内,同时调节石英管内的氧气流速,开始进行快速退火,处理结束后将样品移出炉体,退火完成。
其中,将样品移动至设定退火温度的炉体内,是为了使复合薄膜来不及生成低介电常数的界面层,以进一步提高复合薄膜的性能。
在本发明中,在对复合薄膜进行退火处理后,为检测其电学性能,优选将其制成MOS结构,更优选将制成的MOS结构再次进行退火处理。
本发明还提供了一种MOS结构,其由第二方面所述方法制备的复合薄膜制成。
实施例
以下通过具体实例进一步描述本发明,不过这些实例仅仅是范例性的,并不对本发明的保护范围构成任何限制。
在实施例及对比例中,所使用的硅片是博特万德公司生产的P(100)晶向,电阻率1-10Ω·cm;靶材是由中诺新材(北京)有限公司生产,纯度为99.9%;
所述硅片的清洗按照下述步骤进行:(1)将硅片置于去离子水中进行超声处理10min;(2)在浓硫酸和双氧水的混合溶液中(体积比为3:1)煮沸15min;(3)用去离子水冲洗后,采用浓度为10%的HF溶液清洗30s;(4)用去离子水冲洗,然后在浓硝酸中煮沸3min;(5)用去离子水冲洗,并依次重复步骤(3)、步骤(4)和步骤(3);(6)用去离子水冲洗,在NH4OH:H2O2:H2O=1:1.5:5的混合液中煮沸4min;(7)重复步骤(3),然后去离子水冲洗,再在浓HCl:H2O=3:1混合溶液中煮沸;(8)向步骤(7)混合溶液中加入与浓HCl等量的H2O2;(9)去离子水冲洗,氮气吹干硅片。
实施例1
(1)切取大小约为10mm×10mm的硅片进行清洗,氮气吹干后迅速放进磁控溅射镀膜设备(北京泰科诺科技公司生产的JCP500高真空多靶磁控溅射镀膜设备)腔室的基底盘上并进行固定;取细砂纸打磨过的Gd靶、Al靶和Ti靶,安装在靶位上,使得靶位与基底的距离为70mm,抽真空至7×10-4Pa以下。
(2)调节射频电源功率为60W,在关闭靶材挡板的情况下,通入氩气40sccm,进行预溅射,进一步清洁靶材表面,20min后关闭射频电源。
(3)调节Gd靶材的射频电源功率为40W,铝靶材的射频电源功率为20W,通入氩气和氧气的比例为30:10,打开靶材挡板,正式进行薄膜溅射,经过90s溅射,得到10nm第一层薄膜。
(4)调节钛靶的射频功率为60W,通入氩气和氧气的比例为30:10,进行原位溅射,经过210s溅射,得到厚度为10nm的二氧化钛薄膜,得到厚度为20nm的复合薄膜。
(5)用掩膜板遮盖得到的溅有复合薄膜的硅片,调节直流脉冲电源80W,通入氩气40sccm,溅射金属电极Au,厚度为1000nm,制成MOS结构。
(6)将制备得到的MOS结构置于石英管中,然后移动至升温至700℃的管式炉中,同时调节石英管内氧气气流为100sccm,开始进行快速退火,6min后将样品移出炉体,退火完成。
实施例2
本实施例所用方法与实施例1相似,区别仅在于,采用钪靶材替换钆靶材。
实施例3
本实施例所用方法与实施例1相似,区别仅在于,采用钇靶材替换钆靶材。
实施例4
本实施例所用方法与实施例1相似,区别仅在于,溅射第一层薄膜和第二层薄膜的氩气和氧气的用量比均为40:10。
实施例5
本实施例所用方法与实施例1相似,区别仅在于,退火处理的温度为650℃。
实施例6
本实施例所用方法与实施例1相似,区别仅在于,退火处理的温度为800℃。
实施例7
本实施例所用方法与实施例1相似,区别仅在于,退火处理在100sccm的氩气气氛下进行。
实施例8
本实施例所用方法与实施例1相似,区别仅在于,退火处理在100sccm的氨气气氛下进行。
实施例9
本实施例所用方法与实施例1相似,区别仅在于,溅射得到的第一层薄膜的厚度为15nm,第二次薄膜的厚度为5nm。
实施例10
本实施例所用方法与实施例1相似,区别仅在于,溅射得到的第一层薄膜的厚度为5nm,第二次薄膜的厚度为15nm。
对比例
对比例1
本对比例所用方法与实施例1相似,区别在于,仅在硅衬底上溅射20nm厚的第一层薄膜。
对比例2
本对比例所用方法与实施例1相似,区别在于,仅在硅衬底上溅射20nm厚的第二层二氧化钛薄膜。
对比例3
本对比例所用方法与实施例1相似,区别在于,退火的温度为600℃。
实验例
实验例1
对实施例1中制备的双层复合薄膜进行X射线衍射,结果如图1所示。由图1中的曲线a和b可以看出,复合薄膜均无任何衍射峰出现,说明其为非结晶状态,能够使薄膜的漏电流降低。
实验例2
采用SPI3800/SPA400扫描探针显微镜对实施例1中制备的双层复合薄膜的微观结构进行测定和观察分析,结果如图2所示。
由图2可以看出,本发明实施例1制备得到的复合薄膜的表面较平滑,测定得到复合薄膜的粗糙度Ra为1.942×10-1nm,Rz为7.789×10-1nm,可知本发明中所述方法制备得到的复合薄膜的粗糙度较小,不会存在较高表面粗糙度所引起的问题,高表面粗糙度会影响光子散射及薄膜的禁带宽度。
实验例3
采用Tauc光学方法对实施例1中第一层薄膜的禁带宽度进行测定,具体步骤为:用丙酮超声清洗后的石英玻璃吹干,放进磁控溅射镀膜设备腔室的基底盘上并进行固定并抽真空,按照实施例1中的步骤(3)溅射一层300nm厚的GAO薄膜(Gd和Al靶材),700℃进行退火处理,利用紫外可见分光光度计测试其紫外可见吸收谱图,结果如图3的a所示。
利用α=Abs/d(d为薄膜厚度,Abs为吸光度)得到吸收系数α,再利用吸收系数与禁带宽度的关系,做出(αhv)2相对于hv曲线,再通过曲线的切线与横坐标的交点得到氧化物的禁带宽度,结果如图3的b所示,其中,(αhυ)2=C(hυ-Eg);式中,α为吸收系数,hυ为光子能量,h为普朗克常量,υ为光的频率,C为常数,Eg为禁带宽度。
由上述可知,GAO薄膜的禁带宽度为5.31eV,高于高k薄膜的禁带宽度(5eV),说明本发明中所述方法制备的第一层薄膜具有符合要求的禁带宽度,与硅衬底接触时热稳定性较好。
实验例4
对实施例1、9、10及对比例1、2中制备的MOS结构进行C-V曲线测试,采用的是常州同惠公司生产的TH2838H LCR电桥,结果如图4所示。
由图4可以看出,在本发明所限定的薄膜厚度范围内,随着第一层薄膜(GAO)厚度逐渐增大,电学性能变化不明显,说明在复合薄膜性能受第一层膜厚度的影响较小,降低了制备难度。
结合测定结果,对比例1中制备的单一的GAO薄膜的介电常数为15,明显小于复合薄膜的介电常(实施例1的20.5,实施例9的20.0,实施例10的19.5),而对比例2中制备的单一的二氧化钛薄膜的C-V曲线发生了严重畸变,推测是由于TiO2的结晶温度低,单一的薄膜承受不了700℃的高温退火,薄膜遭到破坏。
根据实施例1中制备的复合薄膜的测定结果,得到其平带电压为0.18V,缺陷电荷密度为1.6×10-12cm-2,说明本发明实施例1制备的复合膜内部氧空位等缺陷少,性能优异。
实验例5
对实施例1和对比例1~3中制备的MOS结构进行I-V曲线测试,采用的是上海辰华公司生产的电化学工作站,结果如图5所示。
由图5可以看出,实施例1中制备的复合膜的漏电流非常小,仅为5.16×10-4A/cm-2,相比较对比例1中单一的GAO薄膜的漏电流(2.13×10-2A/cm-2)降低了两个数量级;相比对比例2中单一的TiO2薄膜漏电流(0.34A/cm-2)降低了三个数量级;相比于对比例3中的薄膜漏电流(2.10×10-2A/cm-2)降低了两个数量级;实施例1中之制备的复合膜的漏电流远远小于MOS器件允许的最大漏电流1.5×10-2A/cm-2
由上述可知,制备的复合薄膜的性能远优于单层薄膜的性能,且制备过程中的气体氛围和退火温度对复合薄膜的电学性能有较大影响。
推测原因是:单层薄膜无法达到既高介电常数又宽禁带宽度,如对比例2中的单一二氧化钛薄膜,其虽然具有高达60~80的介电常数,但是其禁带宽度只有3.4eV,并且热稳定性差,容易向硅衬底扩散,与硅衬底反应。而本发明复合薄膜的第一层为氧化稀土和氧化铝的三元化合物,稀土氧化物(介电常数为12-15)的引入可以提高氧化铝(介电常数为9)的介电常数,并提高与衬底接触热稳定性,而氧化铝(禁带宽度为8.7eV)的引入使此层具有较高的禁带宽度,可阻挡载流子通过,从而显著降低薄膜的漏电流,并且此层阻止了钛向衬底的扩散,避免了低介电常数界面层的生成;第二层为二氧化钛层,此层可进一步提高介电常数。因此本发明实施例中的双层薄膜成功复合了稀土基化合物和二氧化钛的优势,得到的复合薄膜电学性能优异。
以上结合具体实施方式和范例性实例对本发明进行了详细说明,不过这些说明并不能理解为对本发明的限制。本领域技术人员理解,在不偏离本发明精神和范围的情况下,可以对本发明技术方案及其实施方式进行多种等价替换、修饰或改进,这些均落入本发明的范围内。

Claims (10)

1.一种新型高k栅介质复合薄膜,其特征在于,所述复合薄膜包括在衬底上由下到上用溅射的方法依次溅射的第一层薄膜和第二层薄膜,其中,所述第一层薄膜由稀土靶材和铝靶材在含氧气体中溅射得到。
2.根据权利要求1所述的复合薄膜,其特征在于,所述稀土靶材为镧、钐、铕、铽、镝、钬、铒、铥、镱、镥、钪、钆或钇靶材中的一种或多种。
3.根据权利要求1所述的复合薄膜,其特征在于,所述第二层薄膜由金属钛靶材、铌靶材或钡靶材中的一种或多种在含氧气体中溅射得到。
4.一种权利要求1至3之一所述的复合薄膜的制备方法,其特征在于,所述方法包括以下步骤:
步骤1,选择衬底,并对衬底和靶材进行预处理;
步骤2,在衬底上溅射第一层薄膜;
步骤3,在第一层薄膜上溅射第二层薄膜,得到复合薄膜;
任选地,还包括步骤3',将复合薄膜制备成MOS结构;
步骤4,将得到的复合薄膜或复合薄膜制成的MOS结构进行退火处理。
5.根据权利要求4所述的方法,其特征在于,步骤1中,所述预处理包括对衬底进行清洗和对靶材进行预溅射,
在预溅射前,将靶材安装在磁控溅射镀膜设备腔室的靶位上,然后抽真空处理,
优选地,进行预溅射时,靶材的射频功率为50~70W,溅射时间为15~25min。
6.根据权利要求4所述的方法,其特征在于,步骤2中,调节稀土靶材和铝靶材的射频功率,通入含氧气体,进行薄膜溅射,得到第一层薄膜;
所述稀土靶材的射频功率为30~50W,所述铝靶材的射频功率为10~30W;
优选地,所述含氧气体包括氧气和惰性气体,所述惰性气体为氩气。
7.根据权利要求6所述的方法,其特征在于,所述通入的含氧气体中氩气和氧气的含量比为(20~40):10。
8.根据权利要求4所述的方法,其特征在于,步骤3中,选择钛靶材、铌靶材或钡靶材中的一种或多种进行第二层薄膜的溅射,优选选择钛靶材进行溅射,所述钛靶材的射频功率为40~80W。
9.根据权利要求4所述的方法,其特征在于,步骤4中,所述退火处理的温度为650~800℃,优选为680~750℃。
10.根据权利要求4所述的方法,其特征在于,步骤4中,所述退火处理时间为4~8min,优选为5~7min。
CN201811045596.1A 2018-09-07 2018-09-07 一种新型高k栅介质复合薄膜及其制备方法 Expired - Fee Related CN109148571B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811045596.1A CN109148571B (zh) 2018-09-07 2018-09-07 一种新型高k栅介质复合薄膜及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811045596.1A CN109148571B (zh) 2018-09-07 2018-09-07 一种新型高k栅介质复合薄膜及其制备方法

Publications (2)

Publication Number Publication Date
CN109148571A true CN109148571A (zh) 2019-01-04
CN109148571B CN109148571B (zh) 2021-03-02

Family

ID=64823795

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811045596.1A Expired - Fee Related CN109148571B (zh) 2018-09-07 2018-09-07 一种新型高k栅介质复合薄膜及其制备方法

Country Status (1)

Country Link
CN (1) CN109148571B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030183885A1 (en) * 2002-03-29 2003-10-02 Kabushiki Kaisha Toshiba Field effect transistor and method of fabricating the same
CN1992273A (zh) * 2005-12-28 2007-07-04 国际商业机器公司 半导体结构及其制造方法
US20110254106A1 (en) * 2010-04-16 2011-10-20 Fujitsu Semiconductor Limited Semiconductor device and semiconductor device manufacturing method
US20150028428A1 (en) * 2013-07-25 2015-01-29 Katholieke Universiteit Leuven, KU LEUVEN R&D III-V Semiconductor Device with Interfacial Layer

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030183885A1 (en) * 2002-03-29 2003-10-02 Kabushiki Kaisha Toshiba Field effect transistor and method of fabricating the same
CN1992273A (zh) * 2005-12-28 2007-07-04 国际商业机器公司 半导体结构及其制造方法
US20110254106A1 (en) * 2010-04-16 2011-10-20 Fujitsu Semiconductor Limited Semiconductor device and semiconductor device manufacturing method
US20150028428A1 (en) * 2013-07-25 2015-01-29 Katholieke Universiteit Leuven, KU LEUVEN R&D III-V Semiconductor Device with Interfacial Layer

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
HEI WONG ET AL: ""Properties of High-Dielectric Constant Complex Materials based on Transition and Rare-Earth Metal Oxides"", 《IEEE》 *

Also Published As

Publication number Publication date
CN109148571B (zh) 2021-03-02

Similar Documents

Publication Publication Date Title
TWI292172B (en) Method for forming insulating film on substrate, mehtod for manufacturing semiconductor device, and substrate-processing apparatus
TWI235433B (en) Oxide film forming method, oxide film forming apparatus and electronic device material
JP2010505281A5 (zh)
KR20140071502A (ko) 투명 도전막의 제조 방법, 투명 도전막의 제조 장치, 스퍼터링 타겟 및 투명 도전막
CN103833416B (zh) 一种镍酸镧导电薄膜的化学溶液沉积制备方法
CN111933519B (zh) 一种非层状二维氧化镓薄膜的制备方法
CN103489760A (zh) SiC衬底同质外延碳硅双原子层薄膜的方法
CN103928233A (zh) 具有稳定电极结构的薄膜电容器及其制备方法
JP2010010516A (ja) 半導体装置用絶縁膜、半導体装置用絶縁膜の製造方法及び製造装置、半導体装置及びその製造方法
CN101805894B (zh) 一种低温下制备氢化纳米晶态碳化硅薄膜的方法
CN105304498A (zh) 一种降低SiO2/SiC界面态密度的方法
CN113186528B (zh) 一种铂金薄膜及其制备方法和用途
CN109148571A (zh) 一种新型高k栅介质复合薄膜及其制备方法
CN110295348A (zh) 一种采用脉冲激光分子束外延制备HfO2薄膜的方法
CN106319634B (zh) 一种原子级平整单晶硅(100)表面的制备方法
Mannino et al. Electrical properties of ultrathin SiO2 layer deposited at 50° C by inductively coupled plasma-enahnced chemical vapor deposition
CN103451612A (zh) 高k二氧化铪非晶薄膜的制备方法
CN103872243A (zh) 基于氧化镁靶的磁隧道结制备方法
US20110175207A1 (en) Method for producing metal oxide layers
CN108598169B (zh) 一种新型mos结构的制备方法及得到的mos结构
CN109243994A (zh) 一种高k薄膜MOS结构及其制备和检测方法
Tang et al. Surface oxidation of multicrystalline silicon using atmospheric pressure plasma jet driven by radio frequency of 2.0 MHz
CN109781670B (zh) 一种上转换荧光增强衬底及其制备方法
Guo-Liang et al. Structural and luminescent properties of ZnO thin films deposited by atmospheric pressure chemical vapour deposition
Sohma et al. Enhanced Jc of MOD-YBCO films by modifying surface states of CeO2 buffer layers on sapphire substrates

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20210302

Termination date: 20210907

CF01 Termination of patent right due to non-payment of annual fee