CN1841681A - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供一种半导体器件及其制造方法。在半导体器件的制造方法中，将多晶硅膜图案化以形成栅极(16)，并通过使用基底保护气体和蚀刻气体的混合气体的等离子体进行干蚀刻来去除栅极(16)两侧的硅衬底(10)和器件隔离膜(12)上的高介电常数绝缘膜(14)，其中该基底保护气体与硅结合以形成用以保护硅衬底(10)和器件隔离膜(12)的保护层，而该蚀刻气体用以蚀刻高介电常数绝缘膜(14)。
Description
技术领域
本发明涉及一种半导体器件及其制造方法，尤其涉及一种包括MIS晶体管的半导体器件及其制造方法，其中该MIS晶体管具有由高介电常数绝缘膜形成的栅极绝缘膜。
背景技术
随着因半导体器件的集成度的提高MIS晶体管日趋微型化，栅极绝缘膜逐渐变薄。通常，氧化硅膜类绝缘膜，例如二氧化硅膜、氧氮化硅膜等被用作栅极绝缘膜。但是，在将氧化硅膜类绝缘膜用作栅极绝缘膜时，因隧道效应引起的栅极漏电流会随着栅极绝缘膜逐渐变薄而增加。氧化硅膜类绝缘膜在薄化处理中受到限制。
近来，作为替代氧化硅膜类绝缘膜的能够抑制栅极漏电流且能够确保充分的介电强度电压的绝缘膜，高介电常数材料例如氧化铝(Al2O3)、氧化锆(ZrO2)、氧化铪(HfO2)、氧化钽(Ta2O5)等的绝缘膜受到关注。其中，介电常数较高且相对热稳定的HfO2膜被期望作为栅极绝缘膜。使用介电常数高于氧化硅膜类绝缘膜的绝缘膜作为栅极绝缘膜允许栅极绝缘膜对于相同的MIS电容具有较大的物理膜厚。因此，这种高介电常数绝缘膜被用作栅极绝缘膜，由此在实现相同的晶体管特性的同时，能够提高介电强度电压。
上述高介电常数绝缘膜是由常规的LSI工艺不采用的材料形成。因此，在将栅极图案化之后必须去除多余的高介电常数绝缘膜。
作为去除高介电常数绝缘膜的方法，可以考虑使用溶液的湿处理和使用气体的干处理。作为通过干处理去除高介电常数绝缘膜的处理，公开了这样一种工艺，其中采用卤素等离子体将栅极等图案化，同时去除高介电常数绝缘膜的多余部分(参见日本特开平No.2004-158487及日本特开平No.2002-75972)。
但是，在通过湿处理去除高介电常数绝缘膜时，常常难以彻底去除高介电常数绝缘膜。当增加处理时间周期时，则存在甚至栅极下面的高介电常数绝缘膜也被腐蚀的风险。
另一方面，在通过传统干处理去除高介电常数绝缘膜时，常常会损坏源极/漏极区中的硅衬底以及高介电常数绝缘膜下面较低的层，例如器件隔离膜等。
发明内容
本发明的目的是提供一种在不使晶体管特性退化的条件下，允许采用高介电常数绝缘膜作为栅极绝缘膜的半导体器件及其制造方法。
根据本发明的一个方案，提供一种半导体器件的制造方法，该方法包括如下步骤：在含硅的半导体衬底上形成高介电常数绝缘膜；在该高介电常数绝缘膜上形成导电膜；将该导电膜图案化以形成栅极；通过使用第一气体和第二气体的混合气体的等离子体进行干蚀刻，去除该栅极两侧的半导体衬底上的高介电常数绝缘膜，其中该第一气体与硅结合以形成用以保护该半导体衬底的保护层，而该第二气体用以蚀刻高介电常数绝缘膜。
根据本发明的另一个方案，提供一种半导体器件，包括：栅极绝缘膜，其形成在半导体衬底上且由高介电常数绝缘膜形成；栅极，其形成在该栅极绝缘膜上；侧壁绝缘膜，其形成在该栅极的侧壁上；以及源极/漏极区，其形成在该栅极两侧的半导体衬底中，该半导体衬底紧接在该栅极绝缘膜下面的表面与该半导体衬底紧接在该侧壁绝缘膜下面的表面之间的高度差(step)小于3nm或等于3nm。
根据本发明，通过使用含有第一气体和第二气体的混合气体的等离子体进行干蚀刻来去除高介电常数绝缘膜，其中该第一气体与含硅的半导体衬底中的硅结合以形成用以保护半导体衬底的保护层，而该第二气体用以蚀刻高介电常数绝缘膜，由此能够以相对于基础半导体衬底的高选择比去除高介电常数绝缘膜。因此，能够在不使晶体管特性退化的条件下，采用高介电常数绝缘膜作为栅极绝缘膜。
附图说明
图1为根据本发明一个实施例的半导体器件的剖视图，其示出了该半导体器件的结构。
图2A-2C为根据本发明实施例的半导体器件在说明其制造方法(部分1)的方法步骤中的剖视图。
图3A-3C为根据本发明实施例的半导体器件在说明其制造方法(部分2)的方法步骤中的剖视图。
图4为在根据本发明实施例的半导体器件的制造方法中在去除高介电常数绝缘膜的处理中采用的等离子体蚀刻装置的剖视图，其示出了该等离子体蚀刻装置的结构。
图5为在蚀刻高介电常数绝缘膜中采用的混合气体的Cl2和BCl3之间的流速比与蚀刻速率之间的关系图(部分1)。
图6为在蚀刻高介电常数绝缘膜中采用的混合气体的Cl2和BCl3之间的流速比与蚀刻速率之间的关系图(部分2)。
图7A-7C为根据本发明实施例的半导体器件在说明其制造方法(部分3)的方法步骤中的剖视图。
具体实施方式
[一个实施例]
参照图1至图7A-7C说明根据本发明一个实施例的半导体器件及其制造方法。图1为根据本实施例的半导体器件的剖视图，其示出了该半导体器件的结构。图2A-2C、3A-3C及7A-7C为根据本实施例的半导体器件在说明其制造方法的方法步骤中的剖视图。图4为在根据本实施例的半导体器件的制造方法中在去除高介电常数绝缘膜的处理中采用的等离子体蚀刻装置的剖视图，其示出了该等离子体蚀刻装置的结构。图5和图6为在蚀刻高介电常数绝缘膜中采用的混合气体的Cl2和BCl3之间的流速比与蚀刻速率之间的关系图。
首先，参照图1说明根据本实施例的半导体器件的结构。
在硅衬底10的主表面中形成二氧化硅膜的器件隔离膜12。器件隔离膜12在硅衬底10的主表面中限定器件区。
在限定有器件区的硅衬底10上，形成高介电常数绝缘膜的栅极绝缘膜14。栅极绝缘膜14例如由二氧化铪(HfO2)形成。在栅极绝缘膜14上形成多晶硅膜的栅极16。在栅极16的侧壁上形成侧壁绝缘膜18。
在栅极16两侧的硅衬底10中，形成延伸源极/漏极结构的源极/漏极区20。
硅衬底10紧接在侧壁绝缘膜18下面的表面(形成源极/漏极区20的延伸区的位置)的高度基本上等于或略小于硅衬底10紧接在栅极绝缘膜14下面的表面(这里将成为沟道区)的高度。硅衬底10紧接在栅极绝缘膜14下面的表面(这里将成为沟道区)与硅衬底10紧接在侧壁绝缘膜18下面的表面(形成源极/漏极区20的延伸区的位置)之间的高度差例如为3nm或3nm以下。
由此，构成一个MIS晶体管，其包括在硅衬底10上形成的栅极16和源极/漏极区域20，并采用高介电常数绝缘膜作为栅极绝缘膜14。
根据本实施例的半导体器件的特点在于，在采用高介电常数绝缘膜作为栅极绝缘膜14的MIS晶体管中，硅衬底10紧接在栅极绝缘膜14下面的表面与硅衬底10紧接在侧壁绝缘膜18下面的表面之间的高度差例如为3nm或3nm以下。
如下文所述，在根据本实施例的半导体器件的制造方法中，在将栅极16图案化之后，通过使用预定混合气体的等离子体的干蚀刻，以相对于硅衬底10和由二氧化硅膜形成的器件隔离膜12的高选择比去除作为栅极绝缘膜14的高介电常数绝缘膜的多余部分。
因此，在根据本实施例的半导体器件中，器件区中硅衬底10的表面在硅衬底10紧接在栅极绝缘膜14下面的表面与硅衬底10紧接在侧壁绝缘膜18下面的表面之间具有非常小的高度差，例如为3nm或3nm以下。因此，在不使晶体管特性退化的条件下，形成采用高介电常数绝缘膜作为栅极绝缘膜的MIS晶体管。
接下来，参照图2A-2C至7A-7C说明根据本实施例的半导体器件的制造方法。
首先，通过例如STI(浅沟道隔离)法在硅衬底10上形成二氧化硅膜的器件隔离膜12(参见图2A)。
接下来，通过使用例如RCA清洗等化学液体清洗，清洗上面形成有器件隔离膜12的硅衬底10。
然后，在上面形成有器件隔离膜12的硅衬底10的整个表面上，通过例如MOCVD(金属有机物化学气相沉积)法沉积将成为栅极绝缘膜的高介电常数绝缘膜14(参见图2B)。高介电常数绝缘膜14例如为约3.0nm厚的HfO2膜。可以通过ALD(原子层沉积)法沉积高介电常数绝缘膜14。
接下来，例如在600-1100℃下，在氮气氛中或者氮和氧的混合气氛中，进行0-30秒的热处理。
接着，在高介电常数绝缘膜14上，通过例如CVD(化学气相沉积)法沉积例如90nm厚的多晶硅膜16(参见图2C)。
然后，通过光刻和干蚀刻来图案化多晶硅膜16，以形成多晶硅膜的栅极16(参见图3A)。
接下来，利用栅极16作为掩模，通过使用预定混合气体的等离子体的干蚀刻，去除栅极16两侧的硅衬底10上和器件隔离膜12上的高介电常数绝缘膜14。
在根据本实施例的半导体器件的制造方法中，通过使用基底(base)保护气体与蚀刻气体的混合气体的等离子体进行干蚀刻来去除高介电常数绝缘膜14，其中基底保护气体与硅衬底10中的Si原子和二氧化硅膜的器件隔离膜12中的Si原子结合以形成保护层，而蚀刻气体用以蚀刻高介电常数绝缘膜14。下面详细说明通过使用混合气体的等离子体进行干蚀刻来去除高介电常数绝缘膜14。
形成在干蚀刻HfO2膜的高介电常数绝缘膜14的处理中采用的混合气体的气体具体如下。
与硅衬底10中的Si原子和二氧化硅膜的器件隔离膜12中的Si原子结合以形成保护层的基底保护气体例如为三氯化硼(BCl3)。BCl3的B原子与硅衬底10中的Si原子和二氧化硅膜的器件隔离膜12中的Si原子结合以在硅衬底10的表面和器件隔离膜12的表面形成保护层。保护膜保护硅衬底10和器件隔离膜12免受蚀刻，其中硅衬底10和器件隔离膜12作为将被蚀刻的高介电常数绝缘膜14的基底。基底保护气体决不会与高介电常数绝缘膜14反应，由此形成用以保护高介电常数绝缘膜14免受蚀刻的保护层。
用以蚀刻HfO2膜的高介电常数绝缘膜14的蚀刻气体例如为氯气(Cl2)。
作为形成混合气体的一种气体，除了上述基底保护气体和蚀刻气体之外，还采用了稀释气体。稀释气体例如为氩(Ar)。稀释气体调节高介电常数绝缘膜14的蚀刻速率及稳定地产生等离子体。可使用仅由上述基底保护气体和蚀刻气体形成而不包含稀释气体的混合气体。
图4为在去除高介电常数绝缘膜14的处理中采用的等离子体蚀刻装置的一个实例的剖视图。
如图所示，用于硅衬底10的基座28设置在腔室26中，该硅衬底10具有将被去除的、高介电常数绝缘膜14的多余部分。
上电极30设置在腔室26中的硅衬底10上方且与硅衬底10相对。上电极30连接到射频电源32，以将射频电源施加到上电极30。
混合气体供应器34连接到腔室26，该混合气体供应器34用以将上述混合气体供应到腔室26中。用以排放腔室26中的气体的排气泵36连接到腔室26。
当干蚀刻高介电常数绝缘膜14时，将混合气体从混合气体供应器24输送到腔室26中，同时通过排气泵36对腔室26的内部进行排气，由此使腔室26的内部保持在某一特定压强下。在这种状态下，由射频电源32将射频电功率施加到上电极30，由此在硅衬底10与上电极30之间产生混合气体的等离子体。施加到上电极30的射频电功率例如为200-400W。施加到上电极30的射频电功率不限于此范围，并且可以是例如50-1000W。
此时，硅衬底10没有通电。因此，在上面形成有高介电常数绝缘膜14的硅衬底10的表面上没有形成离子层(ion sheath)。因此，高介电常数绝缘膜14被远端的等离子体蚀刻。等离子体是在高介电常数绝缘膜14的表面上没有产生离子层的条件下产生的，由此能够保护高介电常数绝缘膜14下面的硅衬底10和高介电常数绝缘膜14下面的器件隔离膜12免受损坏。
在去除高介电常数绝缘膜14的处理中采用的等离子体蚀刻装置不限于图4所示的结构。例如，可以采用双频等离子体蚀刻装置，其除了上电极之外，还包括用以对硅衬底10施加射频电功率的下电极，在这种情况下，不对下电极施加射频电功率，而只对上电极施加射频电功率，以产生等离子体。
在根据本实施例的半导体器件的制造方法中，将在高介电常数绝缘膜14的干蚀刻中采用的混合气体的流速比设置为大于等于0.01且小于等于0.5，所述流速比是蚀刻气体的流速与基底保护气体的流速和蚀刻气体的流速的总流速之比。
图5和图6为混合气体的Cl2流速与混合气体的Cl2流速和BCl3流速的总流速之比(Cl2/(Cl2+BCl3))和多晶硅膜、二氧化硅膜及HfO2膜的蚀刻速率之间的关系的实验结果图。混合气体的Cl2流速与Cl2流速和BCl3流速的总流速之比(Cl2/(Cl2+BCl3))在横轴上表示，而各层膜的蚀刻速率在纵轴上表示。
测量硅晶片上形成的各层膜的蚀刻速率。基于多晶硅膜的蚀刻速率近似为硅衬底的蚀刻速率这样的假设，测量多晶硅膜的蚀刻速率。用于蚀刻的混合气体为Cl2、BCl3及Ar的混合气体。等离子体蚀刻装置为双频等离子体蚀刻装置。在图5所示的情况下，施加到上电极的射频电功率为400W，同时不对下电极施加射频电功率。在图6所示的情况下，施加到上电极的射频电功率为200W，而不对下电极施加射频电功率。
在图5和图6中可明显看出，在Cl2流速与Cl2流速和BCl3流速的总流速之比(Cl2/(Cl2+BCl3))小于等于0.5的范围内时，HfO2膜的蚀刻速率高于多晶硅膜的蚀刻速率和二氧化硅膜的蚀刻速率。也就是说，基于图5和图6的图形，可以看出Cl2流速与Cl2流速和BCl3流速的总流速之比(Cl2/(Cl2+BCl3))被设置为小于或等于0.5，由此能够以相对于多晶硅膜和二氧化硅膜的高选择比蚀刻HfO2膜。
必须获得一定的HfO2膜蚀刻速率。鉴于此，优选将Cl2流速与Cl2流速和BCl3流速的总流速之比(Cl2/(Cl2+BCl3))设置为大于等于0.01。
如上所述，在根据本实施例的半导体器件的制造方法中，将在高介电常数绝缘膜14的干蚀刻中采用的混合气体的流速比设置为大于等于0.01且小于等于0.5，其中所述流速比是蚀刻气体的流速与基底保护气体的流速和蚀刻气体的流速的总流速之比，由此，能够以相对于硅衬底10和二氧化硅膜的器件隔离膜12的高选择比蚀刻掉高介电常数绝缘膜14的多余部分。
结果，当用作栅极绝缘膜14的高介电常数绝缘膜的多余部分被去除时，抑制了对硅衬底10在高介电常数绝缘膜14下面的部分(将形成源极/漏极区20的位置)的蚀刻，并抑制了该部分的高度的降低。此外，抑制了对二氧化硅膜的器件隔离膜12在高介电常数绝缘膜14下面的部分的蚀刻，且抑制了该部分的高度的降低。
因此，在器件区中的硅衬底10的表面在硅衬底10紧接在栅极16下面、即紧接在栅极绝缘膜14下面的表面与硅衬底10紧接在侧壁绝缘膜18下面的表面之间具有非常小的高度差，例如小于3nm。
因此，能够在不使晶体管特性退化的条件下，使用高介电常数绝缘膜14作为栅极绝缘膜。
在如上所述已去除高介电常数绝缘膜14的多余部分之后，以栅极16作为掩模，通过例如离子注入在栅极16两侧的硅衬底10中注入掺杂杂质。因此，形成浅杂质扩散区22，其构成延伸源极/漏极结构的延伸区(参见图3C)。
接下来，通过例如CVD法在整个表面上形成例如70nm厚的二氧化硅膜，并且通过例如RIE(反应离子蚀刻)法各向异性蚀刻该二氧化硅膜。因此，在栅极16的侧壁上形成二氧化硅膜的侧壁绝缘膜18(参见图7A)。侧壁绝缘膜18由二氧化硅膜形成，但是侧壁绝缘膜18不限于二氧化硅膜。任何其他绝缘膜可被适当采用。
接下来，以栅极16和侧壁绝缘膜18作为掩模，将掺杂杂质注入到栅极16和侧壁绝缘膜18两侧的硅衬底10中。因此，形成杂质扩散区24，其构成源极/漏极扩散层的深区(参见图7B)。
然后，进行预定的热处理，以激活注入到杂质扩散区22、24中的掺杂杂质。因此，在栅极16两侧的硅衬底10中形成源极/漏极区20，该源极/漏极区20具有延伸区即浅杂质扩散区22和深杂质扩散区24(参见图7C)。
因此，制成使用高介电常数绝缘膜作为栅极绝缘膜14的MIS晶体管。
如上所述，根据本实施例，利用基底保护气体和蚀刻气体的混合气体的等离子体去除高介电常数绝缘膜14的多余部分，其中基底保护气体与硅衬底10中的Si原子和二氧化硅膜的器件隔离膜12中的Si原子结合以形成保护层，而蚀刻气体用以蚀刻高介电常数绝缘膜14，并且基底保护气体和蚀刻气体以预定流速比混合，由此，能够以相对于基础硅衬底10和器件隔离膜12的高选择比蚀刻掉高介电常数绝缘膜14。因此，能够在不使晶体管特性退化的条件下，使用高介电常数绝缘膜14作为栅极绝缘膜。
[修改实施例]
本发明不限于上述实施例，并且能够涵盖其他各种修改。
例如，在上述实施例中，用作栅极绝缘膜14的高介电常数绝缘膜为HfO2膜，但不限于HfO2膜。用作栅极绝缘膜14的高介电常数绝缘膜可以是金属氧化物的高介电膜，例如氧化铝(Al2O3)膜、氧化锆(ZrO2)膜、氧化铪(HfO2)膜、氧化钽(Ta2O5)膜等。用作栅极绝缘膜14的高介电常数绝缘膜可以是添加了硅或氮的Hf基化合物的膜，例如HfSiO、HfSiON、HfON等。
在上述实施例中，使用BCl3作为用于保护硅衬底10和器件隔离膜12的基底保护气体，但基底保护气体不限于BCl3。可使用四氯化碳(CCl4)等作为基底保护气体。
在上述实施例中，使用Cl2作为用于蚀刻高介电常数绝缘膜14的蚀刻气体，但蚀刻气体不限于Cl2。蚀刻气体可以是四氟化碳(CF4)、六氟化硫(SF6)、氟气(F2)、三氟化氮(NF3)、三氟化氯(ClF3)等。
在上述实施例中，在用于蚀刻高介电常数绝缘膜14的混合气体中含有的稀释气体为Ar，但稀释气体不限于Ar。稀释气体仅需要为惰性气体，并且可以是稀有气体，例如氦(He)、氖(Ne)、氪(Kr)、氙(Xe)及其类似气体，氮气(N2)及其类似气体。
在上述实施例中，器件隔离膜12是通过STI形成，但形成器件隔离膜12的方法不限于STI。器件隔离膜12可以通过LOCOS(硅的局部氧化)等形成。
在上述实施例中，高介电常数绝缘膜14形成在硅衬底10和二氧化硅膜的器件隔离膜12上。但是，本发明可广泛用于在含有硅的半导体衬底和含有硅的器件隔离膜上形成高介电常数绝缘膜的情况。
Claims (11)
1.一种半导体器件的制造方法，包括如下步骤：
在含硅的半导体衬底上形成高介电常数绝缘膜；
在该高介电常数绝缘膜上形成导电膜；
将该导电膜图案化以形成栅极；
通过使用混合气体的等离子体进行干蚀刻，去除该栅极两侧的半导体衬底上的高介电常数绝缘膜，其中该混合气体由第一气体和第二气体混合而成，该第一气体与硅结合以形成用以保护该半导体衬底的保护层，而该第二气体用以蚀刻该高介电常数绝缘膜。
2.如权利要求1所述的半导体器件的制造方法，其中
在所述形成高介电常数绝缘膜的步骤中，在该半导体衬底上以及形成在该半导体衬底上且含硅的器件隔离膜上形成该高介电常数绝缘膜。
3.如权利要求1或2所述的半导体器件的制造方法，其中
该第二气体的流速与该第一气体的流速和该第二气体的流速的总流速之比大于等于0.01且小于等于0.5。
4.如权利要求1或2所述的半导体器件的制造方法，其中
该第一气体为三氯化硼或四氯化碳。
5.如权利要求1或2所述的半导体器件的制造方法，其中
该第二气体为氯气、四氟化碳、六氟化硫、氟气、三氟化氮或三氟化氯。
6.如权利要求1或2所述的半导体器件的制造方法，其中
该混合气体还包含用于稀释的第三气体。
7.如权利要求6所述的半导体器件的制造方法，其中
该第三气体为氦、氖、氩、氪或氙。
8.如权利要求1或2所述的半导体器件的制造方法，其中
在所述去除高介电常数绝缘膜的步骤中，在该高介电常数绝缘膜的表面上没有形成离子层的条件下，产生该混合气体的等离子体。
9.如权利要求8所述的半导体器件的制造方法，其中
在所述去除高介电常数绝缘膜的步骤中，通过不对该半导体衬底施加射频电功率而对与该半导体衬底相对的上电极施加射频电功率来产生该混合气体的等离子体。
10.一种半导体器件，包括：
栅极绝缘膜，其形成在半导体衬底上且由高介电常数绝缘膜形成；
栅极，其形成在该栅极绝缘膜上；
侧壁绝缘膜，其形成在该栅极的侧壁上；以及
源极/漏极区，其形成在该栅极两侧的半导体衬底中，
该半导体衬底紧接在该栅极绝缘膜下面的表面与该半导体衬底紧接在该侧壁绝缘膜下面的表面之间的高度差小于3nm或等于3nm。
11.如权利要求10所述的半导体器件，其中
该高介电常数绝缘膜为氧化铪膜、氧化铝膜、氧化锆膜或氧化钽膜。
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Legal Events
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: FUJITSU MICROELECTRONICS CO., LTD. Free format text: FORMER OWNER: FUJITSU LIMITED Effective date: 20081107 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20081107 Address after: Tokyo, Japan, Japan Applicant after: Fujitsu Microelectronics Ltd. Address before: Kanagawa Applicant before: Fujitsu Ltd. |
|
| C12 | Rejection of a patent application after its publication | ||
| RJ01 | Rejection of invention patent application after publication |
Open date: 20061004 |