KR100638159B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

본 발명은 트랜지스터 특성의 열화를 수반하지 않고, 고유전율 절연막을 게이트 절연막에 사용할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
폴리 실리콘막을 패터닝함으로써 게이트 전극(16)을 형성하고, 실리콘과 결합하여 실리콘 기판(10) 및 소자 분리막(12)을 보호하는 보호층을 형성하는 하지 보호용 가스와, 고유전율 절연막(14)을 에칭하는 에칭용 가스를 포함하는 혼합 가스에 의한 플라즈마를 사용한 드라이 에칭에 의해, 게이트 전극(16)의 양측의 실리콘 기판(10) 위 및 소자 분리막(12) 위의 고유전율 절연막(14)을 제거한다.
소자 분리막, 게이트 절연막, 고유전율 절연막, 측벽 절연막, 불순물 확산 영역, 소스/드레인 영역

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
도 1은 본 발명의 일 실시예에 의한 반도체 장치의 구조를 나타내는 단면도.
도 2는 본 발명의 일 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 1).
도 3은 본 발명의 일 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 2).
도 4는 본 발명의 일 실시예에 의한 반도체 장치의 제조 방법에 있어서, 고유전율 절연막의 제거에 사용되는 플라즈마 에칭 장치의 구조를 나타내는 단면도.
도 5는 고유전율 절연막의 에칭에 사용되는 혼합 가스에서의 Cl2와 BCl3와의 유량비와, 에칭 레이트의 관계를 나타내는 그래프(그 1).
도 6은 고유전율 절연막의 에칭에 사용되는 혼합 가스에서의 Cl2와 BCl3와의 유량비와, 에칭 레이트의 관계를 나타내는 그래프(그 2).
도 7은 본 발명의 일 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 3).
*도면의 주요 부분에 대한 부호의 설명*
10 : 실리콘 기판
12 : 소자 분리막
14 : 게이트 절연막
16 : 게이트 전극
18 : 측벽 절연막
20 : 소스/드레인 영역
22 : 불순물 확산 영역
24 : 불순물 확산 영역
26 : 챔버
28 : 서셉터(susceptor)
30 : 상부 전극
32 : 고주파 전원
34 : 혼합 가스 공급기
36 : 배기 펌프
본 발명은 반도체 장치 및 그 제조 방법에 따른 것으로, 특히 고유전율 절연막이 게이트 절연막에 사용된 MIS 트랜지스터를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 고집적화에 따른 MIS 트랜지스터의 미세화에 수반하여, 게이트 절연막의 박막화가 진행되고 있다. 종래, 게이트 절연막에는 실리콘 산화막, 실리콘 질화 산화막 등의 실리콘 산화막계의 절연막이 사용되고 있었다. 그러나, 실리콘 산화막계의 절연막을 게이트 절연막에 사용했을 경우, 게이트 절연막의 박막화에 수반하여 터널 효과에 기인하는 게이트 리크(leak) 전류가 증대하기 때문에, 그 한계가 지적되고 있다.
최근, 실리콘 산화막계의 절연막을 대신하여, 게이트 리크 전류를 억제하고, 충분한 절연 내압을 확보할 수 있는 게이트 절연막으로서, 알루미나(Al2O3), 지르코니아(ZrO2), 하프니아(HfO2), 산화탄탈(Ta2O5) 등의 고유전율 재료로 이루어지는 절연막이 주목받고 있다. 그 중에서도, HfO2막은 유전율이 높고 열적으로 비교적 안정하기 때문에, 게이트 절연막으로서 유망시되고 있다. 실리콘 산화막계의 절연막보다도 유전율이 높은 절연막을 게이트 절연막으로 사용함으로써, 동등한 MIS 용량을 확보하기 위한 게이트 절연막의 물리적인 막두께를 두껍게 할 수 있다. 따라서, 이러한 고유전율 절연막을 게이트 절연막에 사용함으로써, 동등한 트랜지스터의 특성을 실현하면서 절연 내압을 향상시키는 것을 기대할 수 있다.
상술한 고유전율 절연막은 종래의 LSI 프로세스에서는 사용되고 있지 않은 재료로 구성되어 있다. 이 때문에, 게이트 전극을 패터닝한 후에 불필요한 부분의 고유전율 절연막을 제거할 필요가 있다.
고유전율 절연막을 제거하는 수단으로서는 용액에 의한 웨트 처리와, 가스에 의한 드라이 처리가 고려된다. 드라이 처리에 의해 고유전율 절연막을 제거하는 기술로서는, 할로겐 가스 플라즈마를 사용하여, 게이트 전극 등을 패터닝함과 동시에 고유전율 절연막의 불필요한 부분을 제거하는 기술 등이 개시되어 있다.(특허문헌 1, 2를 참조).
[특허문헌 1] 일본국 특허 공개 2004-158487호 공보.
[특허문헌 2] 일본국 특허 공개 2002-75972호 공보.
그러나, 고유전율 절연막의 제거에 웨트 처리를 사용했을 경우, 고유전율 절연막을 완전히 제거하는 것이 곤란한 경우가 있다. 또한, 처리 시간을 길게 하면 게이트 전극 아래의 고유전율 절연막까지도 침식될 우려가 있다.
한편, 종래의 드라이 처리를 사용하여 고유전율 절연막을 제거하면, 소스/드레인 영역의 실리콘 기판이나, 소자 분리막 등의 고유전율 절연막의 하지층에 데미지가 부여되어 버리는 경우가 있었다.
본 발명의 목적은 트랜지스터 특성의 열화를 수반하지 않고, 고유전율 절연막을 게이트 절연막에 사용할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 일 관점에 의하면, 반도체 기판 위에 형성되고 고유전율 절연막으로 이루어지는 게이트 절연막과, 상기 게이트 절연막 위에 형성된 게이트 전극과, 상기 게이트 전극의 측벽 부분에 형성된 측벽 절연막과, 상기 게이트 전극의 양측 의 상기 반도체 기판 내에 형성된 소스/드레인 영역을 갖고, 상기 게이트 절연막 바로 아래의 상기 반도체 기판의 표면과, 상기 측벽 절연막 바로 아래의 상기 반도체 기판의 표면과의 단차가 3㎚ 이하로 되어 있는 반도체 장치가 제공된다.
본 발명의 다른 관점에 의하면, 실리콘을 포함하는 반도체 기판 위에 고유전율 절연막을 형성하는 공정과, 상기 고유전율 절연막 위에 도전막을 형성하는 공정과, 상기 도전막을 패터닝함으로써, 게이트 전극을 형성하는 공정과, 실리콘과 결합하여 상기 반도체 기판을 보호하는 보호층을 형성하는 제 1 가스와, 상기 고유전율 절연막을 에칭하는 제 2 가스를 포함하는 혼합 가스에 의한 플라즈마를 사용한 드라이 에칭에 의해, 상기 게이트 전극의 양측의 상기 반도체 기판 위의 상기 고유전율 절연막을 제거하는 공정을 갖는 반도체 장치의 제조 방법이 제공된다.
[일 실시예]
본 발명의 일 실시예에 의한 반도체 장치 및 그 제조 방법에 대해서 도 1 내지 도 7을 사용하여 설명한다. 도 1은 본 실시예에 의한 반도체 장치의 구조를 나타내는 단면도, 도 2, 도 3 및 도 7은 본 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도, 도 4는 본 실시예에 의한 반도체 장치의 제조 방법에서의 고유전율 절연막의 에칭에 사용되는 플라즈마 에칭 장치를 나타내는 단면도, 도 5 및 도 6은 고유전율 절연막의 에칭에 사용되는 혼합 가스에서의 Cl2과 BCl3의 유량비와, 에칭 레이트의 관계를 나타내는 그래프이다.
우선, 본 실시예에 의한 반도체 장치의 구조에 대해서 도 1을 사용하여 설명 한다.
실리콘 기판(10)의 주 표면에는, 실리콘 산화막으로 이루어지는 소자 분리막(12)이 형성되어 있다. 소자 분리막(12)에 의해, 실리콘 기판(10)의 주 표면에 소자 영역이 획정되어 있다.
소자 영역이 획정된 실리콘 기판(10) 위에, 고유전율 절연막으로 이루어지는 게이트 절연막(14)이 형성되어 있다. 게이트 절연막(14)으로서는, 예를 들면 하프니아(HfO2)막이 사용되고 있다. 게이트 절연막(14) 위에는 폴리 실리콘막으로 이루어지는 게이트 전극(16)이 형성되어 있다. 게이트 전극(16)의 측벽 부분에는 측벽 절연막(18)이 형성되어 있다.
게이트 전극(16)의 양측의 실리콘 기판(10) 내에는 익스텐션·소스/드레인 구조의 소스/드레인 영역(20)이 형성되어 있다.
여기에서, 측벽 절연막(18) 바로 아래의 소스/드레인 영역(20)의 익스텐션 영역이 형성된 실리콘 기판(10)의 표면의 높이는, 게이트 절연막(14) 바로 아래의 채널 영역이 되는 실리콘 기판(10)의 표면의 높이와 거의 같은 정도 또는 약간 낮게 되어 있다. 게이트 절연막(14) 바로 아래의 채널 영역이 되는 실리콘 기판(10)의 표면과, 측벽 절연막(18) 바로 아래의 소스/드레인 영역(20)의 익스텐션 영역이 형성된 실리콘 기판의 표면과의 단차는, 예를 들면 3㎚ 이하로 매우 작게 되어 있다.
이렇게 하여, 실리콘 기판(10)에 게이트 전극(16)과, 소스/드레인 영역(20) 을 갖고, 게이트 절연막(14)으로서 고유전율 절연막이 사용된 MIS 트랜지스터가 형성되어 있다.
본 실시예에 의한 반도체 장치는 게이트 절연막(14)으로서 고유전율 절연막이 사용되고 있는 MIS 트랜지스터에서, 게이트 절연막(14) 바로 아래의 실리콘 기판(10)의 표면의 높이와 측벽 절연막(18) 바로 아래의 실리콘 기판(10)의 표면과의 단차가, 예를 들면 3㎚ 이하로 매우 작게 되어 있는 것에 주된 특징이 있다.
후술하는 바와 같이, 본 실시예에 의한 반도체 장치의 제조 방법에서는 게이트 전극(16)의 패터닝 후에, 소정의 혼합 가스에 의한 플라즈마를 사용한 드라이 에칭에 의해, 실리콘 기판(10) 및 실리콘 산화막으로 이루어지는 소자 분리막(12)에 대하여 높은 선택비로 게이트 절연막(14)에 사용되는 고유전율 절연막의 불필요한 부분을 제거한다.
이 때문에, 본 실시예에 의한 반도체 장치에서는 소자 영역의 실리콘 기판(10)의 표면에서, 게이트 절연막(14) 바로 아래의 실리콘 기판(10)의 표면의 높이와 측벽 절연막(18) 바로 아래의 실리콘 기판(10)의 표면과의 단차가, 예를 들면 3㎚ 이하로 매우 작게 되어 있다. 따라서, 본 실시예에서는 트랜지스터 특성의 열화를 수반하지 않고, 고유전율 절연막이 게이트 절연막(14)에 사용된 MIS 트랜지스터가 구성되고 있다.
다음에, 본 실시예에 의한 반도체 장치의 제조 방법에 대해서 도 2 내지 도 7을 사용하여 설명한다.
우선, 실리콘 기판(1O)에 예를 들면 STI(Shallow Trench Isolation)법에 의 해, 실리콘 산화막으로 이루어지는 소자 분리막(12)을 형성한다(도 2(a)참조).
다음으로, 예를 들면 RCA 세정 등의 약액(藥液) 세정을 사용하여, 소자 분리막(12)이 형성된 실리콘 기판(10)을 세정한다.
다음으로, 소자 분리막(12)이 형성된 실리콘 기판(10)의 전체 면에, 예를 들면 MOCVD(Metal Organic Chemcal Vapor Deposition)법에 의해, 게이트 절연막이 되는 고유전율 절연막(14)을 퇴적한다(도 2(b)참조). 고유전율 절연막(14)으로서는, 예를 들면 막두께 3.0㎚의 HfO2막을 형성한다. 또한, 고유전율 절연막(14)은 ALD (Atomic Layer Deposition)법에 의해 퇴적하여도 좋다.
다음으로, 질소 분위기 또는 질소와 산소의 혼합 분위기에서, 예를 들면 600∼1100℃, 0∼30초간의 열처리를 행한다.
다음으로, 고유전율 절연막(14) 위에, 예를 들면 CVD(Chemical Vapor Deposition)법에 의해, 예를 들면 막두께 90㎚의 폴리 실리콘막(16)을 퇴적한다(도 2(c) 참조).
다음으로, 포트리소그래피 및 드라이 에칭에 의해 폴리 실리콘막(16)을 패터닝하여, 폴리 실리콘막으로 이루어지는 게이트 전극(16)을 형성한다(도 3(a) 참조).
다음으로, 게이트 전극(16)을 마스크로 하여, 소정의 혼합 가스에 의한 플라즈마를 사용한 드라이 에칭에 의해, 게이트 전극(16) 양측의 실리콘 기판(10) 위 및 소자 분리막(12) 위의 불필요한 고유전율 절연막(14)을 제거한다(도 3(b) 참조 ).
본 실시예에 의한 반도체 장치의 제조 방법에서는, 실리콘 기판(10)의 Si원자 및 실리콘 산화막으로 이루어지는 소자 분리막(12)의 Si원자와 결합하여 보호층을 형성하는 하지 보호용 가스와, 고유전율 절연막(14)을 에칭하는 에칭용 가스를 포함하는 혼합 가스에 의한 플라즈마를 사용한 드라이 에칭에 의해, 고유전율 절연막(14)을 제거한다. 이하, 이 혼합 가스에 의한 플라즈마를 사용한 드라이 에칭에 의한 고유전율 절연막(14)의 제거에 대하여 상술한다.
HfO2막으로 이루어지는 고유전율 절연막(14)의 드라이 에칭에 사용하는 혼합 가스를 구성하는 가스로서는 구체적으로 이하의 것을 사용한다.
우선, 실리콘 기판(10)의 Si원자 및 실리콘 산화막으로 이루어지는 소자 분리막(12)의 Si원자와 결합하여 보호층을 형성하는 하지 보호용 가스로서, 예를 들면 삼염화붕소(BCl3)를 사용한다. BCl3의 B원자는 실리콘 기판(10)의 Si원자 및 실리콘 산화막으로 이루어지는 소자 분리막(12)의 Si원자와 결합하여, 실리콘 기판(10)의 표면 및 소자 분리막(12)의 표면에 보호층을 형성할 수 있다. 이 보호층에 의해, 에칭되는 고유전율 절연막(14)의 하지인 실리콘 기판(10) 및 소자 분리막(12)이 에칭으로부터 보호된다. 또한, 하지 보호용 가스는 고유전율 절연막(14)과 반응하여, 고유전율 절연막(14)을 에칭으로부터 보호하는 보호층을 형성하는 것은 아니다.
또한, HfO2막으로 이루어지는 고유전율 절연막(14)을 에칭하는 에칭용 가스 로서는, 예를 들면 염소(Cl2)를 사용한다.
또한, 혼합 가스를 구성하는 가스로서, 상기의 하지 보호용 가스 및 에칭용 가스 이외에 희석용 가스를 사용한다. 희석용 가스로서는, 예를 들면 아르곤(Ar)을 사용한다. 이 희석용 가스는 고유전율 절연막(14)의 에칭 레이트를 조정하고, 또한 플라즈마를 안정적으로 생성시키기 위한 것이다. 또한, 희석용 가스를 사용하지 않고, 상기의 하지 보호용 가스 및 에칭용 가스만으로 이루어지는 혼합 가스를 에칭에 사용하여도 좋다.
도 4는 고유전율 절연막(14)의 제거에 사용되는 플라즈마 에칭 장치의 일례를 나타내는 단면도이다.
도시한 바와 같이, 챔버(26) 내에는 고유전율 절연막(14)의 불필요한 부분을 제거해야 할 실리콘 기판(10)이 탑재되는 서셉터(28)가 설치되어 있다.
챔버(26) 내의 서셉터(28)의 윗쪽에는, 실리콘 기판(10)에 대향하도록 상부 전극(30)이 설치되어 있다. 상부 전극(30)에는 상부 전극(30)에 고주파 전력을 인가하기 위한 고주파 전원(32)이 접속되어 있다.
또한, 챔버(26)에는 상술한 혼합 가스를 챔버(26) 내에 공급하는 혼합 가스 공급기(34)가 접속되어 있다. 또한 챔버(26)에는 챔버(26) 내의 가스를 배기하는 배기 펌프(36)가 접속되어 있다.
고유전율 절연막(14)을 드라이 에칭할 때에는, 혼합 가스 공급기(34)로부터 상기의 혼합 가스를 챔버(26) 내에 공급함과 동시에, 배기 펌프(36)에 의한 배기에 의해 챔버(26) 내를 일정한 압력으로 유지한다. 이 상태에서, 고주파 전원(32)에 의해 상부 전극(30)에 고주파 전력을 인가하고, 실리콘 기판(10)과 상부 전극(30) 사이에 혼합 가스에 의한 플라즈마를 발생시킨다. 상부 전극(30)에 인가하는 고주파 전력은, 예를 들면 200∼400W로 한다. 또한, 상부 전극(30)에 인가하는 고주파 전력은 이 범위에 한정되는 것은 아니며, 예를 들면 50∼100OW로 하여도 좋다.
이 때, 실리콘 기판(10) 측에는 전력이 인가되지 않는다. 이 때문에, 고유전율 절연막(14)이 형성된 실리콘 기판(10)의 표면에는 이온 시스가 형성되지 않는다. 이에 따라, 고유전율 절연막(14)은 리모트 플라즈마에 의해 에칭된다. 이렇게, 고유전율 절연막(14)의 표면에 이온 시스가 형성되지 않는 조건 하에서 플라즈마를 발생시킴으로써, 고유전율 절연막(14) 아래의 실리콘 기판(10) 및 고유전율 절연막(14) 아래의 소자 분리막(12)에 주어지는 데미지를 억제할 수 있다.
또한, 고유전율 절연막(14)의 제거에 사용하는 플라즈마 에칭 장치는, 도 4에 나타내는 구성에 한정되는 것은 아니다. 예를 들면, 상부 전극에 더하여, 실리콘 기판(10) 측에 고주파 전력을 인가하기 위한 하부 전극을 더 갖는 2주파형의 플라즈마 에칭 장치를 사용하여도 좋다. 이 경우에서는, 하부 전극에는 고주파 전력을 인가하지 않고, 상부 전극에만 고주파 전력을 인가하여 플라즈마를 발생시킨다.
또한, 본 실시예에 의한 반도체 장치의 제조 방법에서는, 고유전율 절연막(14)의 드라이 에칭에 사용하는 혼합 가스에서, 하지 보호용 가스의 유량과 에칭용 가스의 유량의 합계 유량에 대한 에칭용 가스의 유량의 비를 0.01 이상 0.5 이하로 설정한다.
도 5 및 도 6은 혼합 가스에서의 Cl2의 유량과 BCl3의 유량의 합계 유량에 대한 Cl2의 유량의 비 Cl2/(Cl2+BCl3)와, 폴리 실리콘막, 실리콘 산화막 및 HfO2막의 각 막의 에칭 레이트와의 관계를 실험적으로 구한 결과를 나타내는 그래프다. 그래프의 가로축은 혼합 가스에서의 Cl2의 유량과 BCl3의 유량의 합계 유량에 대한 Cl2의 유량의 비 Cl2/(Cl2+BCl3)를 나타내고, 세로축은 각 막의 에칭 레이트를 나타내고 있다.
에칭 레이트의 측정은 어떤 막에 대해서도 실리콘 웨이퍼 위에 형성된 것에 대하여 행하였다. 폴리 실리콘막의 에칭 레이트는 실리콘 기판의 에칭 레이트에 근사할 수 있는 것으로 하여 측정하였다. 에칭에 사용하는 혼합 가스는 Cl2과 BCl3와 Ar과의 혼합 가스로 하였다. 플라즈마 에칭 장치에는 2주파형의 플라즈마 에칭 장치를 사용하였다. 도 5에 나타낸 경우에는, 상부 전극에 인가하는 고주파 전력을 400W로 하고, 하부 전극에는 고주파 전력을 인가하지 않았다. 또한, 도 6에 나타낸 경우에는, 상부 전극에 인가하는 고주파 전력을 200W로 하고, 하부 전극에는 고주파 전력을 인가하지 않았다.
도 5 및 도 6에 나타낸 그래프에서 알 수 있듯이, Cl2의 유량과 BCl3의 유량의 합계 유량에 대한 Cl2의 유량의 비 Cl2/(Cl2+BCl3)가 0.5 이하의 범위에서, 폴리 실리콘막의 에칭 레이트 및 실리콘 산화막의 에칭 레이트와 비교하여, HfO2막의 에 칭 레이트가 빠르게 되어 있다. 즉, 도 5 및 도 6에 나타낸 그래프로부터, Cl2의 유량과 BCl3의 유량의 합계 유량에 대한 Cl2의 유량의 비 Cl2/(Cl2+BCl3)를 0.5 이하로 설정함으로써, 폴리 실리콘막 및 실리콘 산화막의 양쪽에 대하여 높은 선택비로 HfO2막을 에칭할 수 있는 것을 알 수 있다.
또한, HfO2막에 대해서는 어느 정도의 에칭 레이트를 얻을 수 있도록 할 필요가 있다. 이러한 관점으로부터, Cl2의 유량과 BCl3의 유량의 합계 유량에 대한 Cl2의 유량의 비 Cl2/(Cl2+BCl3)를 0.01 이상으로 설정하는 것이 바람직하다.
상술한 바와 같이, 본 실시예에 의한 반도체 장치의 제조 방법에서는, 고유전율 절연막(14)의 드라이 에칭에 사용하는 혼합 가스에 있어서, 하지 보호용 가스의 유량과 에칭용 가스의 유량의 합계 유량에 대한 에칭용 가스의 유량의 비를 0.01 이상 0.5 이하로 설정한다. 이에 따라, 실리콘 기판(10) 및 실리콘 산화막으로 이루어지는 소자 분리막(12)에 대하여, 높은 선택비로 고유전율 절연막(14)의 불필요한 부분을 에칭 제거할 수 있다.
이 결과, 게이트 절연막(14)에 사용되는 고유전율 절연막의 불필요한 부분을 제거할 때에, 고유전율 절연막(14) 아래의 소스/드레인 영역(20)이 형성되는 실리콘 기판(10)이 에칭되어, 그 표면의 높이가 저하하는 것이 억제된다. 또한, 고유전율 절연막(14) 아래의 실리콘 산화막으로 이루어지는 소자 분리막(12)이 에칭되어, 그 표면의 높이가 저하하는 것이 억제된다.
이 때문에, 소자 영역의 실리콘 기판(10)의 표면에서는, 게이트 전극(16) 아래, 즉 게이트 절연막(14) 바로 아래의 실리콘 기판(10)의 표면의 높이와, 측벽 절연막(18) 바로 아래의 실리콘 기판(10)의 표면과의 단차가, 예를 들면 3㎚ 이하로 매우 작은 것이 된다.
따라서, 트랜지스터 특성의 열화를 수반하지 않고, 고유전율 절연막(14)을 게이트 절연막으로서 사용할 수 있다.
상술한 바와 같이 하여 고유전율 절연막(14)의 불필요한 부분을 제거한 후, 게이트 전극(16)을 마스크로 하여, 예를 들면 이온 주입법에 의해 게이트 전극(16)의 양측의 실리콘 기판(10)에 도판트 불순물을 도입한다. 이에 따라, 익스텐션·소스/드레인 구조의 익스텐션 영역을 구성하는 얕은 불순물 확산 영역(22)이 형성된다(도 3(c) 참조).
다음으로, 전체 면에, 예를 들면 CVD법에 의해, 예를 들면 막두께 70㎚의 실리콘 산화막을 형성하고, 예를 들면 RIE(Reactive Ion etching)법에 의해, 이 실리콘 산화막을 이방성 에칭한다. 이에 따라, 게이트 전극(16)의 측벽 부분에 실리콘 산화막으로 이루어지는 측벽 절연막(18)이 형성된다(도 7(a) 참조). 또한, 여기에서는 측벽 절연막(18)의 재료로서 실리콘 산화막을 사용하였지만, 측벽 절연막(18)의 재료는 실리콘 산화막에 한정되는 것은 아니며, 다른 모든 절연막을 적절히 사용할 수 있다.
다음으로, 게이트 전극(16) 및 측벽 절연막(18)을 마스크로 하여, 예를 들면 이온 주입법에 의해, 게이트 전극(16) 및 측벽 절연막(18)의 양측의 실리콘 기판 (10)에 도판트 불순물을 도입한다. 이에 따라, 소스/드레인 확산층의 깊은 영역을 구성하는 불순물 확산 영역(24)이 형성된다(도 7(b) 참조).
다음으로, 소정의 열처리를 행함으로써, 불순물 확산 영역(22, 24)에 도입된 도판트 불순물을 활성화한다. 이에 따라, 게이트 전극(16)의 양측의 실리콘 기판(10) 내에 익스텐션 영역, 즉 얕은 불순물 확산 영역(22)과, 깊은 불순물 확산 영역(24)으로 구성되는 소스/드레인 영역(20)이 형성된다(도 7(c) 참조).
이렇게 하여, 게이트 절연막(14)에 고유전율 절연막을 사용한 MIS 트랜지스터가 형성된다.
이와 같이, 본 실시예에 의하면, 실리콘 기판(10)의 Si원자 및 실리콘 산화막으로 이루어지는 소자 분리막(12)의 Si원자와 결합하여 보호층을 형성하는 하지 보호용 가스와, 고유전율 절연막(14)을 에칭하는 에칭용 가스가 소정의 유량비로 혼합된 혼합 가스에 의한 플라즈마를 사용하여, 고유전율 절연막(14)의 불필요한 부분을 제거하므로, 하지의 실리콘 기판(10) 및 소자 분리막(12)에 대하여 높은 선택비로, 고유전율 절연막(14)을 에칭 제거할 수 있다. 이에 따라, 트랜지스터 특성의 열화를 수반하지 않고, 고유전율 절연막(14)을 게이트 절연막으로서 사용할 수 있다.
[변형 실시예]
본 발명은 상기 실시예에 한정되지 않고, 여러가지 변형이 가능하다.
예를 들면, 상기 실시예에서는 게이트 절연막(14)에 사용되는 고유전율 절연 막으로서, HfO2막을 형성할 경우를 예로 들어 설명했지만, 고유전율 절연막은 HfO2막에 한정되는 것은 아니다. 게이트 절연막(14)에 사용하는 고유전율 절연막으로서는, 알루미나(Al2O3)막, 지르코니아(ZrO2)막, 하프니아(HfO2)막, 산화탄탈(Ta2O5)막 등의 금속 산화물로 이루어지는 고유전율 절연막을 사용할 수도 있다. 또한, 게이트 절연막(14)에 사용되는 고유전율 절연막으로서, HfSiO나 HfSiON, HfON 등의 실리콘이나 질소를 첨가한 Hf계 화합물이어도 좋다.
또한, 상기 실시예에서는 실리콘 기판(10) 및 소자 분리막(12)을 보호하는 하지 보호용 가스로서 BCl3을 사용하는 경우를 예로 들어 설명했지만, 하지 보호용 가스는 이에 한정되는 것은 아니다. 하지 보호용 가스로서는, 사염화탄소(CCl4) 등을 사용할 수도 있다.
또한, 상기 실시예에서는 고유전율 절연막(14)을 에칭하는 에칭용 가스로서 Cl2를 사용하는 경우를 예로 들어 설명했지만, 에칭용 가스는 Cl2에 한정되는 것은 아니다. 에칭용 가스로서는, 사불화탄소(CF4), 육불화황(SF6), 불소(F2), 삼불화질소(NF3), 삼불화염소(ClF3) 등을 사용할 수도 있다.
또한, 상기 실시예에서는 고유전율 절연막(14)의 에칭에 사용하는 혼합 가스에 포함되는 희석용 가스로서 Ar을 사용하는 경우를 예로 들어 설명했지만, 희석용 가스는 Ar에 한정되는 것은 아니다. 희석용 가스는 불활성 가스이면 좋고, 헬륨(He), 네온(Ne), 크립톤(Kr), 크세논(Xe) 등의 희(希)가스, 질소(N2) 등을 사용할 수도 있다.
또한, 상기 실시예에서는 STI법에 의해 소자 분리막(12)을 형성하는 경우를 예로 들어 설명했지만, 소자 분리막(12)의 형성 방법은 STI법에 한정되는 것은 아니다. 소자 분리막(12)은 LOCOS(Local Oxidation of Silicon)법 등에 의해 형성하여도 좋다.
또한, 상기 실시예에서는 실리콘 기판(10) 위 및 실리콘 산화막으로 이루어지는 소자 분리막(12) 위에 고유전율 절연막(14)을 형성하는 경우를 예로 들어 설명했지만, 본 발명은 실리콘을 포함하는 반도체 기판 위 및 실리콘을 포함하는 소자 분리막 위에 형성된 고유전율 절연막을 제거할 경우에 널리 적용할 수 있다.
이상 상세히 서술한 바와 같이, 본 발명의 특징을 정리하면 아래와 같다.
(부기 1)
실리콘을 포함하는 반도체 기판 위에 고유전율 절연막을 형성하는 공정과,
상기 고유전율 절연막 위에 도전막을 형성하는 공정과,
상기 도전막을 패터닝함으로써 게이트 전극을 형성하는 공정과,
실리콘과 결합하여 상기 반도체 기판을 보호하는 보호층을 형성하는 제 1 가스와, 상기 고유전율 절연막을 에칭하는 제 2 가스를 포함하는 혼합 가스에 의한 플라즈마를 사용한 드라이 에칭에 의해, 상기 게이트 전극의 양측의 상기 반도체 기판 위의 상기 고유전율 절연막을 제거하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 2)
부기 1에 기재된 반도체 장치의 제조 방법에 있어서,
상기 고유전율 절연막을 형성하는 공정에서는, 상기 반도체 기판 위 및 상기 반도체 기판 위에 형성된 실리콘을 포함하는 소자 분리막 위에 고유전율 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 3)
부기 1 또는 2 에 기재된 반도체 장치의 제조 방법에 있어서,
상기 제 1 가스의 유량과 상기 제 2 가스의 유량과의 합계 유량에 대한 상기 제 2 가스의 유량의 비는 0.01 이상 0.5 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 4)
부기 1 내지 3 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서,
상기 제 1 가스는 삼염화붕소 또는 사염화탄소인 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 5)
부기 1 내지 4 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서,
상기 제 2 가스는 염소, 사불화탄소, 육불화황, 불소, 삼불화질소, 삼불화염소인 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 6)
부기 1 내지 5 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서,
상기 혼합 가스는 희석용의 제 3 가스를 더 포함하는 것을 특징으로 하는 반 도체 장치의 제조 방법.
(부기 7)
부기 6 기재의 반도체 장치의 제조 방법에 있어서,
상기 제 3 가스는 헬륨, 네온, 아르곤, 크립톤 또는 크세논인 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 8)
부기 1 내지 7 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서,
상기 고유전율 절연막을 제거하는 공정에서는 상기 고유전율 절연막의 표면에 이온 시스가 형성되지 않는 조건 하에서, 상기 혼합 가스에 의한 플라즈마를 발생시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 9)
부기 8 기재의 반도체 장치의 제조 방법에 있어서,
상기 고유전율 절연막을 제거하는 공정에서는 상기 반도체 기판 측에는 고주파 전력을 인가하지 않고, 상기 반도체 기판에 대향하는 상부 전극에 고주파 전력을 인가함으로써, 상기 혼합 가스에 의한 플라즈마를 발생시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 10)
반도체 기판 위에 형성되며, 고유전율 절연막으로 이루어지는 게이트 절연막과,
상기 게이트 절연막 위에 형성된 게이트 전극과,
상기 게이트 전극의 측벽 부분에 형성된 측벽 절연막과,
상기 게이트 전극의 양측의 상기 반도체 기판 내에 형성된 소스/드레인 영역을 갖고,
상기 게이트 절연막 바로 아래의 상기 반도체 기판의 표면과, 상기 측벽 절연막 바로 아래의 상기 반도체 기판의 표면과의 단차가 3㎚ 이하로 되어 있는 것을 특징으로 하는 반도체 장치.
(부기 11)
부기 10 기재의 반도체 장치에 있어서,
상기 고유전율 절연막은 하프니아막, 알루미나막, 지르코니아막 또는 산화탄탈막인 것을 특징으로 하는 반도체 장치.
본 발명에 의하면, 실리콘을 포함하는 반도체 기판의 실리콘과 결합하여 보호층을 형성하는 제 1 가스와, 고유전율 절연막을 에칭하는 제 2 가스를 포함하는 혼합 가스에 의한 플라즈마를 사용한 드라이 에칭에 의해 고유전율 절연막을 제거하므로, 하지의 반도체 기판에 대하여 높은 선택비로 고유전율 절연막을 제거할 수 있다. 이에 따라, 트랜지스터 특성의 열화를 수반하지 않고, 고유전율 절연막을 게이트 절연막으로서 사용할 수 있다.

Claims (10)

  1. 실리콘을 포함하는 반도체 기판 위에 고유전율 절연막(14)을 형성하는 공정과,
    상기 고유전율 절연막 위에 도전막을 형성하는 공정과,
    상기 도전막을 패터닝함으로써 게이트 전극(16)을 형성하는 공정과,
    실리콘과 결합하여 상기 반도체 기판을 보호하는 보호층을 형성하는 제 1 가스와, 상기 고유전율 절연막을 에칭하는 제 2 가스를 포함하는 혼합 가스에 의한 플라즈마를 사용한 드라이 에칭(dry etching)에 의해, 상기 게이트 전극의 양측의 상기 반도체 기판 위의 상기 고유전율 절연막을 제거하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 고유전율 절연막을 형성하는 공정에서는, 상기 반도체 기판 위 및 상기 반도체 기판 위에 형성된 실리콘을 포함하는 소자 분리막 위에 고유전율 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 가스의 유량과 상기 제 2 가스의 유량의 합계 유량에 대한 상기 제 2 가스의 유량의 비는 0.1 이상 0.3 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 가스는 삼염화붕소 또는 사염화탄소인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 가스는 염소, 사불화탄소, 육불화황, 불소, 삼불화질소 또는 삼불화염소인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 혼합 가스는 희석용의 제 3 가스를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 3 가스는 헬륨, 네온, 아르곤, 크립톤, 또는 크세논인 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 고유전율 절연막을 제거하는 공정에서는, 상기 고유전율 절연막의 표면에 이온 시스(ion sheath)가 형성되지 않는 조건 하에서 상기 혼합 가스에 의한 플라즈마를 발생시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 고유전율 절연막을 제거하는 공정에서는, 상기 반도체 기판 측에는 고주파 전력을 인가하지 않고, 상기 반도체 기판에 대향하는 상부 전극에 고주파 전력을 인가함으로써, 상기 혼합 가스에 의한 플라즈마를 발생시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 반도체 기판 위에 형성되며, 고유전율 절연막(14)으로 이루어지는 게이트 절연막과,
    상기 게이트 절연막 위에 형성된 게이트 전극(16)과,
    상기 게이트 전극의 측벽 부분에 형성된 측벽 절연막과,
    상기 게이트 전극의 양측의 상기 반도체 기판 내에 형성된 소스/드레인 영역(20)을 갖고,
    상기 게이트 절연막 바로 아래의 상기 반도체 기판의 표면과, 상기 측벽 절연막 바로 아래의 상기 반도체 기판의 표면과의 사이에 단차(段差)를 갖고 있는 것을 특징으로 하는 반도체 장치.
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