JP2006278496A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】トランジスタ特性の劣化を伴うことなく高誘電率絶縁膜をゲート絶縁膜に用いることができる半導体装置及びその製造方法を提供する。
【解決手段】ポリシリコン膜をパターニングすることにより、ゲート電極１６を形成し、シリコンと結合してシリコン基板１０及び素子分離膜１２を保護する保護層を形成する下地保護用ガスと、高誘電率絶縁膜１４をエッチングするエッチング用ガスとを含む混合ガスによるプラズマを用いたドライエッチングにより、ゲート電極１６の両側のシリコン基板１０上及び素子分離膜１２上の高誘電率絶縁膜１４を除去する。
【選択図】 図３
【解決手段】ポリシリコン膜をパターニングすることにより、ゲート電極１６を形成し、シリコンと結合してシリコン基板１０及び素子分離膜１２を保護する保護層を形成する下地保護用ガスと、高誘電率絶縁膜１４をエッチングするエッチング用ガスとを含む混合ガスによるプラズマを用いたドライエッチングにより、ゲート電極１６の両側のシリコン基板１０上及び素子分離膜１２上の高誘電率絶縁膜１４を除去する。
【選択図】 図３
Description
本発明は、半導体装置及びその製造方法に係り、特に高誘電率絶縁膜がゲート絶縁膜に用いられたＭＩＳトランジスタを有する半導体装置及びその製造方法に関する。
半導体装置の高集積化によるＭＩＳトランジスタの微細化に伴い、ゲート絶縁膜の薄膜化が進行している。従来、ゲート絶縁膜には、シリコン酸化膜、シリコン窒化酸化膜等のシリコン系酸化膜系の絶縁膜が用いられていた。しかし、シリコン酸化膜系の絶縁膜をゲート絶縁膜に用いた場合、ゲート絶縁膜の薄膜化に伴いトンネル効果に起因するゲートリーク電流が増大するため、その限界が指摘されている。
近年、シリコン酸化膜系の絶縁膜に代わり、ゲートリーク電流を抑制し、十分な絶縁耐圧を確保しうるゲート絶縁膜として、アルミナ（Ａｌ２Ｏ３）、ジルコニア（ＺｒＯ２）、ハフニア（ＨｆＯ２）、酸化タンタル（Ｔａ２Ｏ５）等の高誘電率材料よりなる絶縁膜が注目されている。中でもＨｆＯ２膜は、誘電率が高く、熱的に比較的安定であるためにゲート絶縁膜として有望視されている。シリコン酸化膜系の絶縁膜よりも誘電率の高い絶縁膜をゲート絶縁膜として用いることにより、同等のＭＩＳ容量を確保するためのゲート絶縁膜の物理的な膜厚を厚くすることができる。したがって、このような高誘電率絶縁膜をゲート絶縁膜に用いることにより、同等のトランジスタ特性を実現しつつ絶縁耐圧を向上することが期待できる。
上述した高誘電率絶縁膜は、従来のＬＳＩプロセスでは使用されていない材料から構成されている。このため、ゲート電極をパターニングした後に不要な部分の高誘電率絶縁膜を除去する必要がある。
高誘電率絶縁膜を除去する手段としては、溶液によるウェット処理と、ガスによるドライ処理とが考えられる。ドライ処理により高誘電率絶縁膜を除去する技術としては、ハロゲンガスプラズマを用いて、ゲート電極等をパターニングするとともに高誘電率絶縁膜の不要部分を除去する技術等が開示されている（特許文献１、２を参照）。
特開２００４−１５８４８７号公報
特開２００２−７５９７２号公報
しかしながら、高誘電率絶縁膜の除去にウェット処理を用いた場合、高誘電率絶縁膜を完全に除去することが困難なことがある。また、処理時間を長くするとゲート電極下の高誘電率絶縁膜までもが浸食される虞がある。
他方、従来のドライ処理を用いて高誘電率絶縁膜を除去すると、ソース／ドレイン領域のシリコン基板や、素子分離膜等の高誘電率絶縁膜の下地層にダメージを与えてしまうことがあった。
本発明の目的は、トランジスタ特性の劣化を伴うことなく高誘電率絶縁膜をゲート絶縁膜に用いることができる半導体装置及びその製造方法を提供することにある。
本発明の一観点によれば、半導体基板上に形成され、高誘電率絶縁膜よりなるゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の側壁部分に形成されたサイドウォール絶縁膜と、前記ゲート電極の両側の前記半導体基板内に形成されたソース／ドレイン領域とを有し、前記ゲート絶縁膜直下の前記半導体基板の表面と、前記サイドウォール絶縁膜直下の前記半導体基板の表面との段差が３ｎｍ以下になっている半導体装置が提供される。
また、本発明の他の観点によれば、シリコンを含む半導体基板上に、高誘電率絶縁膜を形成する工程と、前記高誘電率絶縁膜上に、導電膜を形成する工程と、前記導電膜をパターニングすることにより、ゲート電極を形成する工程と、シリコンと結合して前記半導体基板を保護する保護層を形成する第１のガスと、前記高誘電率絶縁膜をエッチングする第２のガスとを含む混合ガスによるプラズマを用いたドライエッチングにより、前記ゲート電極の両側の前記半導体基板上の前記高誘電率絶縁膜を除去する工程とを有する半導体装置の製造方法が提供される。
本発明によれば、シリコンを含む半導体基板のシリコンと結合して保護層を形成する第１のガスと、高誘電率絶縁膜をエッチングする第２のガスとを含む混合ガスによるプラズマを用いたドライエッチングにより高誘電率絶縁膜を除去するので、下地の半導体基板に対して高い選択比で、高誘電率絶縁膜を除去することができる。これにより、トランジスタ特性の劣化を伴うことなく、高誘電率絶縁膜をゲート絶縁膜として用いることができる。
［一実施形態］
本発明の一実施形態による半導体装置及びその製造方法について図１乃至図７を用いて説明する。図１は本実施形態による半導体装置の構造を示す断面図、図２、図３及び図７は本実施形態による半導体装置の製造方法を示す工程断面図、図４は本実施形態による半導体装置の製造方法における高誘電率絶縁膜のエッチングに用いられるプラズマエッチング装置を示す断面図、図５及び図６は高誘電率絶縁膜のエッチングに用いられる混合ガスにおけるＣｌ２とＢＣｌ３との流量比と、エッチングレートとの関係を示すグラフである。
本発明の一実施形態による半導体装置及びその製造方法について図１乃至図７を用いて説明する。図１は本実施形態による半導体装置の構造を示す断面図、図２、図３及び図７は本実施形態による半導体装置の製造方法を示す工程断面図、図４は本実施形態による半導体装置の製造方法における高誘電率絶縁膜のエッチングに用いられるプラズマエッチング装置を示す断面図、図５及び図６は高誘電率絶縁膜のエッチングに用いられる混合ガスにおけるＣｌ２とＢＣｌ３との流量比と、エッチングレートとの関係を示すグラフである。
まず、本実施形態による半導体装置の構造について図１を用いて説明する。
シリコン基板１０の主表面には、シリコン酸化膜よりなる素子分離膜１２が形成されている。素子分離膜１２により、シリコン基板１０の主表面に素子領域が画定されている。
素子領域が画定されたシリコン基板上１０に、高誘電率絶縁膜よりなるゲート絶縁膜１４が形成されている。ゲート絶縁膜１４としては、例えばハフニア（ＨｆＯ２）膜が用いられている。ゲート絶縁膜１４上には、ポリシリコン膜よりなるゲート電極１６が形成されている。ゲート電極１６の側壁部分には、サイドウォール絶縁膜１８が形成されている。
ゲート電極１６の両側のシリコン基板１０内には、エクステンション・ソース／ドレイン構造のソース／ドレイン領域２０が形成されている。
ここで、サイドウォール絶縁膜１８直下のソース／ドレイン領域２０のエクステンション領域が形成されたシリコン基板１０の表面の高さは、ゲート絶縁膜１４直下のチャネル領域となるシリコン基板１０の表面の高さとほぼ同程度又は僅かに低くなっている。ゲート絶縁膜１４直下のチャネル領域となるシリコン基板１０の表面と、サイドウォール絶縁膜１８直下のソース／ドレイン領域２０のエクステンション領域が形成されたシリコン基板の表面との段差は、例えば３ｎｍ以下と極めて小さくなっている。
こうして、シリコン基板１０に、ゲート電極１６と、ソース／ドレイン領域２０とを有し、ゲート絶縁膜１４として高誘電率絶縁膜が用いられたＭＩＳトランジスタが形成されている。
本実施形態による半導体装置は、ゲート絶縁膜１４として高誘電率絶縁膜が用いられているＭＩＳトランジスタにおいて、ゲート絶縁膜１４直下のシリコン基板１０の表面の高さとサイドウォール絶縁膜１８直下のシリコン基板１０の表面との段差が、例えば３ｎｍ以下と極めて小さくなっていることに主たる特徴がある。
後述するように、本実施形態による半導体装置の製造方法では、ゲート電極１６のパターニング後に、所定の混合ガスによるプラズマを用いたドライエッチングにより、シリコン基板１０及びシリコン酸化膜よりなる素子分離膜１２に対して高い選択比でゲート絶縁膜１４に用いられる高誘電率絶縁膜の不要部分を除去する。
このため、本実施形態による半導体装置では、素子領域のシリコン基板１０の表面において、ゲート絶縁膜１４直下のシリコン基板１０の表面の高さとサイドウォール絶縁膜１８直下のシリコン基板１０の表面との段差が、例えば３ｎｍ以下と極めて小さくなっている。したがって、本実施形態では、トランジスタ特性の劣化を伴うことなく、高誘電率絶縁膜がゲート絶縁膜１４に用いられたＭＩＳトランジスタが構成されている。
次に、本実施形態による半導体装置の製造方法について図２乃至図７を用いて説明する。
まず、シリコン基板１０に、例えばＳＴＩ（Shallow Trench Isolation）法により、シリコン酸化膜よりなる素子分離膜１２を形成する（図２（ａ）参照）。
次いで、例えばＲＣＡ洗浄等の薬液洗浄を用いて、素子分離膜１２が形成されたシリコン基板１０を洗浄する。
次いで、素子分離膜１２が形成されたシリコン基板１０の全面に、例えばＭＯＣＶＤ（Metal Organic Chemcal Vapor Deposition）法により、ゲート絶縁膜となる高誘電率絶縁膜１４を堆積する（図２（ｂ）参照）。高誘電率絶縁膜１４としては、例えば膜厚３．０ｎｍのＨｆＯ２膜を形成する。なお、高誘電率絶縁膜１４は、ＡＬＤ（Atomic Layer Deposition）法により堆積してもよい。
次いで、窒素雰囲気、又は窒素と酸素との混合雰囲気にて、例えば６００〜１１００℃、０〜３０秒間の熱処理を行う。
次いで、高誘電率絶縁膜１４上に、例えばＣＶＤ（Chemical Vapor Deposition）法により、例えば膜厚９０ｎｍのポリシリコン膜１６を堆積する（図２（ｃ）参照）。
次いで、フォトリソグラフィー及びドライエッチングによりポリシリコン膜１６をパターニングし、ポリシリコン膜よりなるゲート電極１６を形成する（図３（ａ）参照）。
次いで、ゲート電極１６をマスクとして、所定の混合ガスによるプラズマを用いたドライエッチングにより、ゲート電極１６両側のシリコン基板１０上及び素子分離膜１２上の不要な高誘電率絶縁膜１４を除去する（図３（ｂ）参照）。
本実施形態による半導体装置の製造方法では、シリコン基板１０のＳｉ原子及びシリコン酸化膜よりなる素子分離膜１２のＳｉ原子と結合して保護層を形成する下地保護用ガスと、高誘電率絶縁膜１４をエッチングするエッチング用ガスとを含む混合ガスによるプラズマを用いたドライエッチングにより高誘電率絶縁膜１４を除去する。以下、この混合ガスによるプラズマを用いたドライエッチングによる高誘電率絶縁膜１４の除去について詳述する。
ＨｆＯ２膜よりなる高誘電率絶縁膜１４のドライエッチングに用いる混合ガスを構成するガスとしては具体的に以下のものを用いる。
まず、シリコン基板１０のＳｉ原子及びシリコン酸化膜よりなる素子分離膜１２のＳｉ原子と結合して保護層を形成する下地保護用ガスとして、例えば三塩化ホウ素（ＢＣｌ３）を用いる。ＢＣｌ３のＢ原子は、シリコン基板１０のＳｉ原子及びシリコン酸化膜よりなる素子分離膜１２のＳｉ原子と結合してシリコン基板１０の表面及び素子分離膜１２の表面に保護層を形成することができる。この保護層により、エッチングされる高誘電率絶縁膜１４の下地であるシリコン基板１０及び素子分離膜１２がエッチングから保護される。なお、下地保護用ガスは、高誘電率絶縁膜１４と反応して高誘電率絶縁膜１４をエッチングから保護する保護層を形成することはない。
また、ＨｆＯ２膜よりなる高誘電率絶縁膜１４をエッチングするエッチング用ガスとしては、例えば塩素（Ｃｌ２）を用いる。
さらに、混合ガスを構成するガスとして、上記の下地保護用ガス及びエッチング用ガスのほかに希釈用ガスを用いる。希釈用ガスとしては、例えばアルゴン（Ａｒ）を用いる。この希釈用ガスは、高誘電率絶縁膜１４のエッチングレートを調整し、また、プラズマを安定的に生成させるためのものである。なお、希釈用ガスを用いずに、上記の下地保護用ガス及びエッチング用ガスのみからなる混合ガスをエッチングに用いてもよい。
図４は、高誘電率絶縁膜１４の除去に用いるプラズマエッチング装置の一例を示す断面図である。
図示するように、チャンバー２６内には、高誘電率絶縁膜１４の不要部分を除去すべきシリコン基板１０が搭載されるサセプタ２８が設けられている。
チャンバー２６内のサセプタ２８の上方には、シリコン基板１０に対向するように、上部電極３０が設けられている。上部電極２８には、上部電極２８に高周波電力を印加するための高周波電源３２が接続されている。
また、チャンバー２６には、上述した混合ガスをチャンバー２６内に供給する混合ガス供給器３４が接続されている。また、チャンバー２６には、チャンバー２６内のガスを排気する排気ポンプ３６が接続されている。
高誘電率絶縁膜１４をドライエッチングする際には、混合ガス供給器２４から上記の混合ガスをチャンバー２６内に供給するとともに、排気ポンプ３６による排気によりチャンバー２６内を一定の圧力に保つ。この状態で、高周波電源３２により上部電極３０に高周波電力を印加し、シリコン基板１０と上部電極３０との間に、混合ガスによるプラズマを発生させる。上部電極３０に印加する高周波電力は、例えば２００〜４００Ｗとする。なお、上部電極３０に印加する高周波電力はこの範囲に限定されるものではなく、例えば５０〜１０００Ｗとしてもよい。
このとき、シリコン基板１０側には電力は印加されない。このため、高誘電率絶縁膜１４が形成されたシリコン基板１０の表面にはイオンシースが形成されない。これにより、高誘電率絶縁膜１４は、リモートプラズマによりエッチングされる。このように、高誘電率絶縁膜１４の表面にイオンシースが形成されない条件下でプラズマを発生させることにより、高誘電率絶縁膜１４下のシリコン基板１０及び高誘電率絶縁膜１４下の素子分離膜１２に与えるダメージを抑制することができる。
なお、高誘電率絶縁膜１４の除去に用いるプラズマエッチング装置は、図４に示す構成に限定されるものではない。例えば、上部電極に加えて、シリコン基板１０側に高周波電力を印加するための下部電極を更に有する２周波型のプラズマエッチング装置を用いてもよい。この場合においては、下部電極には高周波電力を印加せずに、上部電極のみに高周波電力を印加してプラズマを発生させる。
さらに、本実施形態による半導体装置の製造方法では、高誘電率絶縁膜１４のドライエッチングに用いる混合ガスにおいて、下地保護用ガスの流量とエッチング用ガスの流量との合計流量に対するエッチング用ガスの流量の比を０．０１以上０．５以下に設定する。
図５及び図６は、混合ガスにおけるＣｌ２の流量とＢＣｌ３の流量との合計流量に対するＣｌ２の流量の比Ｃｌ２／（Ｃｌ２＋ＢＣｌ３）と、ポリシリコン膜、シリコン酸化膜、及びＨｆＯ２膜の各膜のエッチングレートとの関係を実験的に求めた結果を示すグラフである。グラフの横軸は混合ガスにおけるＣｌ２の流量とＢＣｌ３の流量との合計流量に対するＣｌ２の流量の比Ｃｌ２／（Ｃｌ２＋ＢＣｌ３）を示し、縦軸は各膜のエッチングレートを示している。
エッチングレートの測定は、いずれの膜についてもシリコンウェーハ上に形成されたものについて行った。ポリシリコン膜のエッチングレートは、シリコン基板のエッチングレートに近似しうるものとして測定した。エッチングに用いる混合ガスは、Ｃｌ２とＢＣｌ３とＡｒとの混合ガスとした。プラズマエッチング装置には、２周波型のプラズマエッチング装置を使用した。図５に示す場合には、上部電極に印加する高周波電力を４００Ｗとし、下部電極には高周波電力を印加しなかった。また、図６に示す場合には、上部電極に印加する高周波電力を２００Ｗとし、下部電極には高周波電力を印加しなかった。
図５及び図６に示すグラフから明らかなように、Ｃｌ２の流量とＢＣｌ３の流量との合計流量に対するＣｌ２の流量の比Ｃｌ２／（Ｃｌ２＋ＢＣｌ３）が０．５以下の範囲において、ポリシリコン膜のエッチングレート及びシリコン酸化膜のエッチングレートと比較して、ＨｆＯ２膜のエッチングレートが速くなっている。すなわち、図５及び図６に示すグラフから、Ｃｌ２の流量とＢＣｌ３の流量との合計流量に対するＣｌ２の流量の比Ｃｌ２／（Ｃｌ２＋ＢＣｌ３）を０．５以下に設定することにより、ポリシリコン膜及びシリコン酸化膜の両者に対して高い選択比でＨｆＯ２膜をエッチングすることができることが分かる。
なお、ＨｆＯ２膜については、ある程度のエッチングレートが得られるようにする必要がある。このような観点からは、Ｃｌ２の流量とＢＣｌ３の流量との合計流量に対するＣｌ２の流量の比Ｃｌ２／（Ｃｌ２＋ＢＣｌ３）を０．０１以上に設定することが望ましい。
上述のように、本実施形態による半導体装置の製造方法では、高誘電率絶縁膜１４のドライエッチングに用いる混合ガスにおいて、下地保護用ガスの流量とエッチング用ガスの流量との合計流量に対するエッチング用ガスの流量の比を０．０１以上０．５以下に設定する。これにより、シリコン基板１０及びシリコン酸化膜よりなる素子分離膜１２に対して高い選択比で高誘電率絶縁膜１４の不要部分をエッチング除去することができる。
この結果、ゲート絶縁膜１６に用いられる高誘電率絶縁膜の不要部分を除去する際に、高誘電率絶縁膜１４下のソース／ドレイン領域２０が形成されるシリコン基板１０がエッチングされてその表面の高さが低下するのが抑制される。さらに、高誘電率絶縁膜１４下のシリコン酸化膜よりなる素子分離膜１２がエッチングされてその表面の高さが低下するのが抑制される。
このため、素子領域のシリコン基板１０の表面においては、ゲート電極１６下、すなわちゲート絶縁膜１４直下のシリコン基板１０の表面の高さと、サイドウォール絶縁膜１８直下のシリコン基板１０の表面との段差が、例えば３ｎｍ以下と極めて小さなものとなる。
したがって、トランジスタ特性の劣化を伴うことなく、高誘電率絶縁膜１４をゲート絶縁膜として用いることができる。
上述のようにして高誘電率絶縁膜１４の不要部分を除去した後、ゲート電極１６をマスクとして、例えばイオン注入法により、ゲート電極１６の両側のシリコン基板１０にドーパント不純物を導入する。これにより、エクステンション・ソース／ドレイン構造のエクステンション領域を構成する浅い不純物拡散領域２２が形成される（図３（ｃ）参照）。
次いで、全面に、例えばＣＶＤ法により例えば膜厚７０ｎｍのシリコン酸化膜を形成し、例えばＲＩＥ（Reactive Ion etching）法により、このシリコン酸化膜を異方性エッチングする。これにより、ゲート電極１６の側壁部分にシリコン酸化膜よりなるサイドウォール絶縁膜１８が形成される（図７（ａ）参照）。なお、ここではサイドウォール絶縁膜１８の材料としてシリコン酸化膜を用いたが、サイドウォール絶縁膜１８の材料はシリコン酸化膜に限定されるものではなく、他のあらゆる絶縁膜を適宜用いることができる。
次いで、ゲート電極１６及びサイドウォール絶縁膜１８をマスクとして、例えばイオン注入法により、ゲート電極１６及びサイドウォール絶縁膜１８の両側のシリコン基板１０にドーパント不純物を導入する。これにより、ソース／ドレイン拡散層の深い領域を構成する不純物拡散領域２４が形成される（図７（ｂ）参照）。
次いで、所定の熱処理を行うことにより、不純物拡散領域２２、２４に導入されたドーパント不純物を活性化する。これにより、ゲート電極１６の両側のシリコン基板１０内に、エクステンション領域、すなわち浅い不純物拡散領域２２と、深い不純物拡散領域２４とにより構成されるソース／ドレイン領域２０が形成される（図７（ｃ）参照）。
こうして、ゲート絶縁膜１４に高誘電率絶縁膜を用いたＭＩＳトランジスタが形成される。
このように、本実施形態によれば、シリコン基板１０のＳｉ原子及びシリコン酸化膜よりなる素子分離膜１２のＳｉ原子と結合して保護層を形成する下地保護用ガスと、高誘電率絶縁膜１４をエッチングするエッチング用ガスとが所定の流量比で混合された混合ガスによるプラズマを用いて高誘電率絶縁膜１４の不要部分を除去するので、下地のシリコン基板１０及び素子分離膜１２に対して高い選択比で、高誘電率絶縁膜１４をエッチング除去することができる。これにより、トランジスタ特性の劣化を伴うことなく、高誘電率絶縁膜１４をゲート絶縁膜として用いることができる。
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、ゲート絶縁膜１４に用いる高誘電率絶縁膜として、ＨｆＯ２膜を形成する場合を例に説明したが、高誘電率絶縁膜はＨｆＯ２膜に限定されるものではない。ゲート絶縁膜１４に用いる高誘電率絶縁膜としては、アルミナ（Ａｌ２Ｏ３）膜、ジルコニア（ＺｒＯ２）膜、ハフニア（ＨｆＯ２）膜、酸化タンタル（Ｔａ２Ｏ５）膜等の金属酸化物よりなる高誘電率絶縁膜を用いることもできる。また、ゲート絶縁膜１４に用いる高誘電率絶縁膜として、ＨｆＳｉＯやＨｆＳｉＯＮ、ＨｆＯＮ等のシリコンや窒素を添加したＨｆ系化合物でもよい。
また、上記実施形態では、シリコン基板１０及び素子分離膜１２を保護する下地保護用ガスとしてＢＣｌ３を用いる場合を例に説明したが、下地保護用ガスはこれに限定されるものではない。下地保護用ガスとしては、四塩化炭素（ＣＣｌ４）等を用いることもできる。
また、上記実施形態では、高誘電率絶縁膜１４をエッチングするエッチング用ガスとしてＣｌ２を用いる場合を例に説明したが、エッチング用ガスはＣｌ２に限定されるものではない。エッチング用ガスとしては、四フッ化炭素（ＣＦ４）、六フッ化硫黄（ＳＦ６）、フッ素（Ｆ２）、三フッ化窒素（ＮＦ３）、三フッ化塩素（ＣｌＦ３）等を用いることもできる。
また、上記実施形態では、高誘電率絶縁膜１４のエッチングに用いられる混合ガスに含まれる希釈用ガスとしてＡｒを用いる場合を例に説明したが、希釈用ガスはＡｒに限定されるものではない。希釈用ガスは不活性なガスであればよく、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）等の希ガス、窒素（Ｎ２）等を用いることもできる。
また、上記実施形態では、ＳＴＩ法により素子分離膜１２を形成する場合を例に説明したが、素子分離膜１２の形成方法はＳＴＩ法に限定されるものでない。素子分離膜１２は、ＬＯＣＯＳ（Local Oxidation of Silicon）法等により形成してもよい。
また、上記実施形態では、シリコン基板１０上及びシリコン酸化膜よりなる素子分離膜１２上に高誘電率絶縁膜１４を形成する場合を例に説明したが、本発明は、シリコンを含む半導体基板上及びシリコンを含む素子分離膜上に形成された高誘電率絶縁膜を除去する場合に広く適用することができる。
以上詳述したように、本発明の特徴をまとめると以下のようになる。
（付記１）
シリコンを含む半導体基板上に、高誘電率絶縁膜を形成する工程と、
前記高誘電率絶縁膜上に、導電膜を形成する工程と、
前記導電膜をパターニングすることにより、ゲート電極を形成する工程と、
シリコンと結合して前記半導体基板を保護する保護層を形成する第１のガスと、前記高誘電率絶縁膜をエッチングする第２のガスとを含む混合ガスによるプラズマを用いたドライエッチングにより、前記ゲート電極の両側の前記半導体基板上の前記高誘電率絶縁膜を除去する工程と
を有することを特徴とする半導体装置の製造方法。
シリコンを含む半導体基板上に、高誘電率絶縁膜を形成する工程と、
前記高誘電率絶縁膜上に、導電膜を形成する工程と、
前記導電膜をパターニングすることにより、ゲート電極を形成する工程と、
シリコンと結合して前記半導体基板を保護する保護層を形成する第１のガスと、前記高誘電率絶縁膜をエッチングする第２のガスとを含む混合ガスによるプラズマを用いたドライエッチングにより、前記ゲート電極の両側の前記半導体基板上の前記高誘電率絶縁膜を除去する工程と
を有することを特徴とする半導体装置の製造方法。
（付記２）
付記１記載の半導体装置の製造方法において、
前記高誘電率絶縁膜を形成する工程では、前記半導体基板上、及び前記半導体基板上に形成されたシリコンを含む素子分離膜上に、高誘電率絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
付記１記載の半導体装置の製造方法において、
前記高誘電率絶縁膜を形成する工程では、前記半導体基板上、及び前記半導体基板上に形成されたシリコンを含む素子分離膜上に、高誘電率絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
（付記３）
付記１又は２記載の半導体装置の製造方法において、
前記第１のガスの流量と前記第２のガスの流量との合計流量に対する前記第２のガスの流量の比は、０．０１以上０．５以下である
ことを特徴とする半導体装置の製造方法。
付記１又は２記載の半導体装置の製造方法において、
前記第１のガスの流量と前記第２のガスの流量との合計流量に対する前記第２のガスの流量の比は、０．０１以上０．５以下である
ことを特徴とする半導体装置の製造方法。
（付記４）
付記１乃至３のいずれかに記載の半導体装置の製造方法において、
前記第１のガスは、三塩化ホウ素又は四塩化炭素である
ことを特徴とする半導体装置の製造方法。
付記１乃至３のいずれかに記載の半導体装置の製造方法において、
前記第１のガスは、三塩化ホウ素又は四塩化炭素である
ことを特徴とする半導体装置の製造方法。
（付記５）
付記１乃至４のいずれかに記載の半導体装置の製造方法において、
前記第２のガスは、塩素、四フッ化炭素、六フッ化硫黄、フッ素、三フッ化窒素、三フッ化塩素である
ことを特徴とする半導体装置の製造方法。
付記１乃至４のいずれかに記載の半導体装置の製造方法において、
前記第２のガスは、塩素、四フッ化炭素、六フッ化硫黄、フッ素、三フッ化窒素、三フッ化塩素である
ことを特徴とする半導体装置の製造方法。
（付記６）
付記１乃至５のいずれかに記載の半導体装置の製造方法において、
前記混合ガスは、希釈用の第３のガスを更に含む
ことを特徴とする半導体装置の製造方法。
付記１乃至５のいずれかに記載の半導体装置の製造方法において、
前記混合ガスは、希釈用の第３のガスを更に含む
ことを特徴とする半導体装置の製造方法。
（付記７）
付記６記載の半導体装置の製造方法において、
前記第３のガスは、ヘリウム、ネオン、アルゴン、クリプトン、又はキセノンである
ことを特徴とする半導体装置の製造方法。
付記６記載の半導体装置の製造方法において、
前記第３のガスは、ヘリウム、ネオン、アルゴン、クリプトン、又はキセノンである
ことを特徴とする半導体装置の製造方法。
（付記８）
付記１乃至７のいずれかに記載の半導体装置の製造方法において、
前記高誘電率絶縁膜を除去する工程では、前記高誘電率絶縁膜の表面にイオンシースが形成されない条件下で前記混合ガスによるプラズマを発生させる
ことを特徴とする半導体装置の製造方法。
付記１乃至７のいずれかに記載の半導体装置の製造方法において、
前記高誘電率絶縁膜を除去する工程では、前記高誘電率絶縁膜の表面にイオンシースが形成されない条件下で前記混合ガスによるプラズマを発生させる
ことを特徴とする半導体装置の製造方法。
（付記９）
付記８記載の半導体装置の製造方法において、
前記高誘電率絶縁膜を除去する工程では、前記半導体基板側には高周波電力を印加せずに、前記半導体基板に対向する上部電極に高周波電力を印加することにより、前記混合ガスによるプラズマを発生させる
ことを特徴とする半導体装置の製造方法。
付記８記載の半導体装置の製造方法において、
前記高誘電率絶縁膜を除去する工程では、前記半導体基板側には高周波電力を印加せずに、前記半導体基板に対向する上部電極に高周波電力を印加することにより、前記混合ガスによるプラズマを発生させる
ことを特徴とする半導体装置の製造方法。
（付記１０）
半導体基板上に形成され、高誘電率絶縁膜よりなるゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の側壁部分に形成されたサイドウォール絶縁膜と、
前記ゲート電極の両側の前記半導体基板内に形成されたソース／ドレイン領域とを有し、
前記ゲート絶縁膜直下の前記半導体基板の表面と、前記サイドウォール絶縁膜直下の前記半導体基板の表面との段差が３ｎｍ以下になっている
ことを特徴とする半導体装置。
半導体基板上に形成され、高誘電率絶縁膜よりなるゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の側壁部分に形成されたサイドウォール絶縁膜と、
前記ゲート電極の両側の前記半導体基板内に形成されたソース／ドレイン領域とを有し、
前記ゲート絶縁膜直下の前記半導体基板の表面と、前記サイドウォール絶縁膜直下の前記半導体基板の表面との段差が３ｎｍ以下になっている
ことを特徴とする半導体装置。
（付記１１）
付記１０記載の半導体装置において、
前記高誘電率絶縁膜は、ハフニア膜、アルミナ膜、ジルコニア膜、又は酸化タンタル膜である
ことを特徴とする半導体装置。
付記１０記載の半導体装置において、
前記高誘電率絶縁膜は、ハフニア膜、アルミナ膜、ジルコニア膜、又は酸化タンタル膜である
ことを特徴とする半導体装置。
１０…シリコン基板
１２…素子分離膜
１４…ゲート絶縁膜
１６…ゲート電極
１８…サイドウォール絶縁膜
２０…ソース／ドレイン領域
２２…不純物拡散領域
２４…不純物拡散領域
２６…チャンバー
２８…サセプタ
３０…上部電極
３２…高周波電源
３４…混合ガス供給器
３６…排気ポンプ
１２…素子分離膜
１４…ゲート絶縁膜
１６…ゲート電極
１８…サイドウォール絶縁膜
２０…ソース／ドレイン領域
２２…不純物拡散領域
２４…不純物拡散領域
２６…チャンバー
２８…サセプタ
３０…上部電極
３２…高周波電源
３４…混合ガス供給器
３６…排気ポンプ
Claims (10)
- シリコンを含む半導体基板上に、高誘電率絶縁膜を形成する工程と、
前記高誘電率絶縁膜上に、導電膜を形成する工程と、
前記導電膜をパターニングすることにより、ゲート電極を形成する工程と、
シリコンと結合して前記半導体基板を保護する保護層を形成する第１のガスと、前記高誘電率絶縁膜をエッチングする第２のガスとを含む混合ガスによるプラズマを用いたドライエッチングにより、前記ゲート電極の両側の前記半導体基板上の前記高誘電率絶縁膜を除去する工程と
を有することを特徴とする半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
前記高誘電率絶縁膜を形成する工程では、前記半導体基板上、及び前記半導体基板上に形成されたシリコンを含む素子分離膜上に、高誘電率絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。 - 請求項１又は２記載の半導体装置の製造方法において、
前記第１のガスの流量と前記第２のガスの流量との合計流量に対する前記第２のガスの流量の比は、０．０１以上０．５以下である
ことを特徴とする半導体装置の製造方法。 - 請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記第１のガスは、三塩化ホウ素又は四塩化炭素である
ことを特徴とする半導体装置の製造方法。 - 請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記第２のガスは、塩素、四フッ化炭素、六フッ化硫黄、フッ素、三フッ化窒素、三フッ化塩素である
ことを特徴とする半導体装置の製造方法。 - 請求項１乃至５のいずれか１項に記載の半導体装置の製造方法において、
前記混合ガスは、希釈用の第３のガスを更に含む
ことを特徴とする半導体装置の製造方法。 - 請求項６記載の半導体装置の製造方法において、
前記第３のガスは、ヘリウム、ネオン、アルゴン、クリプトン、又はキセノンである
ことを特徴とする半導体装置の製造方法。 - 請求項１乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記高誘電率絶縁膜を除去する工程では、前記高誘電率絶縁膜の表面にイオンシースが形成されない条件下で前記混合ガスによるプラズマを発生させる
ことを特徴とする半導体装置の製造方法。 - 請求項８記載の半導体装置の製造方法において、
前記高誘電率絶縁膜を除去する工程では、前記半導体基板側には高周波電力を印加せずに、前記半導体基板に対向する上部電極に高周波電力を印加することにより、前記混合ガスによるプラズマを発生させる
ことを特徴とする半導体装置の製造方法。 - 半導体基板上に形成され、高誘電率絶縁膜よりなるゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の側壁部分に形成されたサイドウォール絶縁膜と、
前記ゲート電極の両側の前記半導体基板内に形成されたソース／ドレイン領域とを有し、
前記ゲート絶縁膜直下の前記半導体基板の表面と、前記サイドウォール絶縁膜直下の前記半導体基板の表面との段差が３ｎｍ以下になっている
ことを特徴とする半導体装置。
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